JPH0685577B2

JPH0685577B2 - サブサンプル映像信号復調装置

Info

Publication number: JPH0685577B2
Application number: JP2007714A
Authority: JP
Inventors: 隆彦増本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-01-18
Filing date: 1990-01-17
Publication date: 1994-10-26
Anticipated expiration: 2009-10-26
Also published as: US4979040A; CA2008000A1; EP0379194A1; JPH02276387A; KR960008400B1

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、ライン間オフセットサブサンプリングにより
帯域圧縮したサブサンプル映像信号を復調するサブサン
プル映像信号復調装置に関する。

具体的には、静止画部分をフィールド間・フレーム間オ
フセットサブサンプリングによって帯域圧縮し、動画部
分をライン間オフセットサブサンプリングによって帯域
圧縮したMUSE信号を復調するMUSEデコーダに関する。特
に、MUSEデコーダの回路の内でも、動画部分を復調する
フィールド内内挿回路の改良に関する。

（ロ）従来の技術現在、高画質のテレビジョン放送が各種提案されてい
る。日本国のNHK（日本放送協会）が提案している高品
位テレビジョン（High-Difinition Televigion）は、ハ
イビジョン（Hi-Vision）と呼ばれている。このハイビ
ジョンの規格案によると、走査線数が1125本、フィール
ド周波数が60Hz、インタレース比が２対１、画面の縦横
比が９対16である。このハイビジョン信号のベースバン
ト信号帯域幅は、輝度信号が22MHz、２つの色差信号（R
-Y）（B-Y）が各7MHzである。

このように、ハイビジョン信号は、広帯域であるため、
このままでは、衛星放送の１チャンネルの帯域幅（27MH
z）では伝送不可能である。

このためNHKは、このハイビジョン信号を8MHzの信号に
変換する帯域圧縮伝送方式を提案している。この帯域圧
縮伝送方式は、MUSE方式（Multiple Sub-nyquist sampl
ing encoding）と呼ばれている。

このMUSE方式を用いると、帯域幅を8MHzまで圧縮するこ
とができ、衛星放送の１チャンネル帯で伝送することが
可能となる。

尚、MUSE方式に関しては、以下の文献に説明されてい
る。

（ａ）日経マグロウヒル社発行の雑誌（日経エレクトロ
ニクス、1984年３月12日号」の112〜116頁。

（ｂ）「NHK技研月報、1984年７月号」の275〜286頁の
「高品位テレビの新しい伝送方式」。

（ｃ）1987年発行の「NHK技術研究、第39巻、第２号、
通巻第172号」の18〜53頁の「MUSE方式の開発」。

（ｄ）「日経エレクトロニクス、1987年11月２日号」の
189〜212頁の「衛星を使うハイビジョン放送の伝送方式
MUSE」。

上記文献に記載されている様にMUSE方式は、映像信号の
相関性を利用した帯域圧縮技術である。

第10図にハイビジョン信号のサンプル点と、そのフィー
ルドごとのサンプル点を示す。第10図において、○印、
□印、●印、および■印は、それぞれ4n番目のフィール
ドのサンプリング点、（4n＋１）番目のフィールドのサ
ンプリング点、（4n＋２）番目のフィールドのサンプリ
ング点、および（4n＋３）番目のフィールドのサンプリ
ング点を示す。T₀は、サンプリング間隔を示し、伝送サ
ンプリングレート（16.2MHz）の逆数に相当する。

つまり、ハイビジョン信号をサンプリングする場合、こ
のサンプル点がフィールド間及びフレーム間ライン間で
重ならないようにサンプリング位相をフィールド間、フ
レーム間、ライン間でオフセットしている。つまり、サ
ンプリング位相が４フィールドで１巡するようにして、
ハイビジョン信号をサンプリングしてMUSE信号を作成す
る。

このMUSE信号を元のハイビジョン信号に復調するMUSEデ
コーダでは、静止部分と動画部分で異なる処理を行な
う。

静止部分の場合は、フィールド間・フレーム間で画面に
相関があるので現在伝送されている画素と画素の間の欠
落している画素は、１フィールド前及び１フレーム前に
伝送されている画素を利用して補間する。つまり、静止
部分は４フィールド期間に入力されるMUSE信号を用いて
再生を行なう。

又、動画部分は、時間的な相関つまりフィールド間・フ
レーム間の相関が無い。このため現在伝送されている現
フィールドのサンプリング点の画素信号データのみで再
生を行う。そして、現在伝送されている画素と画素の間
の欠落している画素は、ライン相関を利用し、少なくと
も上下のラインの画素を利用して補間する。

この様なMUSEデコーダを第11図乃至第13図を参照しつつ
説明する。第11図はMUSE信号の伝送信号形式を示す図、
第12図はコントロール信号内容を示す図である。第13図
はMUSEデコーダの概略図であり、説明を容易にするため
に、単純なものを示した。

第13図に於て、（10）はMUSE信号入力端子、（11）は8.
15MHzのローパスフィルタ、（12）は16.2MHzのクロック
でサンプリングするAD変換器である。（13）は静止画用
処理回路であり、（14）はフレーム間内挿回路、（15）
はサンプリング周波数変換回路、（16）はフィールド間
内挿回路である。（17）は動画用信号処理回路、（18）
はフィールド内内挿回路、（19）はサンプリング周波数
変換回路である。

（20）は動き検出回路である。（21）は混合回路であ
り、この混合回路（21）は静止画用処理回路（13）から
の信号と動画用信号処理回路（17）からの信号とを、動
き検出回路（20）で検出された動き量に応じて、混合比
を可変して混合する。（22）はTCIデコーダであり、ハ
イビジョン信号を出力する。（23）はコントロール信号
検出・同期検出回路である。このコントロール信号検出
・同期検出回路（23）は、水平・垂直同期信号の検出、
及び各種の周波数（16.2MHz,32.4MHz,48.6MHz等）のク
ロック信号の作成、及び第12図の動きベクトルデータ等
を含むコントロール信号の検出、及びこれらコントロー
ル信号の検出に基づく各回路の制御及びクロック信号の
供給等を行なう。

このMUSEデコーダでは、入力されたMUSE信号をA/D変換
器（12）でデジタルデータに変換した後に、静止画用処
理回路（13）及び動画用処理回路（17）で、夫々静止画
用、動画用の復調が為される。そして、これらの回路
（13）（17）からの信号は動き量に応じて混合回路（2
1）で混合される。この混合回路（21）の出力はTCIデコ
ーダ（22）に入力される。TCIデコーダ（22）はハイビ
ジョン信号を出力する。

第14図に従来のMUSEデコーダのフレーム間内挿回路（1
4）とフィールド内内挿回路（18）の一例を示す。な
お、この例ではフィールド内内挿回路（18）での処理に
時間がかかる。このため静止画信号処理系と動画信号処
理系のタイミングが大きくずれるのを補正するために、
フレーム間内挿回路（14）の出力をフィールド内内挿回
路（18）内の１ラインメモリ（24a）（24b）を介して、
遅延させた後にサンプリング周波数変換回路（15）へ出
力してタイミングのずれを補正している。

第14図に於いて、（S1）はフレーム間内挿用のスイッチ
である。このスイッチ（S1）のａ側には、第15図イに示
す様な現フィールドの画素信号○が入力される。又、ｂ
側には、第15図ロに示す様な１フレーム前の画素信号●
に２フレーム前の画素信号○が内挿された信号が入力さ
れる。そして、スイッチ（S1）は、ロに示す２フレーム
前の画素信号○の代わりにイに示す画素信号○が内挿さ
れる様に制御されてハに示す信号を出力する。（26）は
信号を約１フレーム期間遅延せしめる遅延回路を形成す
るフレームメモリである。（27）は１フィールド遅延回
路を形成するフィールドメモリ、（28）も１フィールド
遅延回路を形成するフィールドメモリである。この１フ
ィールドメモリ（28）は、動きベクトル補正のために、
動きベクトル信号により、その遅延時間が可変制御され
る。

（20′）は動き検出回路であり、現フレーム及び１フレ
ーム前、及び２フレーム前の信号を入力する。前述の如
く、MUSE信号のサンプリング点は２フレーム（４フィー
ルド）で１巡するので現在及び２フレーム前の画素信号
を比べて動き検出を行なっている（２フレーム間差動き
検出）。又、この２フレーム間差動き検出だけでは、動
き検出は不完全である。このため、現フレーム及び１フ
レーム前の画素信号を比べる動き検出も併用する。尚、
この１フレーム間の動き検出は、静止画に於いてサブサ
ンプリングにより発生する折り返し歪のない4.2MHz以下
の信号成分を比較することにより行なう。この２つの動
き検出動作により検出した動き量検出信号を混合回路
（21）へ出力して混合比を可変する。

（29）は16.2MHzのクロック信号入力端子である。（3
0）は、スイッチ（S₁）で２フレーム前の画素信号に代
えて現フレームの画素信号を内挿するための位相制御信
号が入力される端子である。この位相制御信号は、コン
トロール信号検出・同期検出回路（23）でコントロール
信号中の９ビット目のデータ及び水平・垂直同期信号に
より作成される。（39）はエクスクルシーブオア回路EX
−ORである。

（18′）はフィールド内内挿回路である。

ところで、周知の如く、MUSEデコーダのフィールド内内
挿回路（18′）では、伝送されて来た画素と画素の間の
欠落している画素をフィルタ処理により作成すると共
に、この伝送されて来た画素もフィルタ処理を行なって
映像信号の周波数特性の自由度を高めている。

（24a）（24b）（24c）（24d）は１水平走査期間遅延用
のラインメモリである。（S2a）（S2b）（S2c）（S2d）
（S2e）は現フレームの画素信号を残し、前フレームの
画素信号の代わりに接地信号（ゼロ信号）を挿入するス
イッチである。

（32a）（32b）（32c）（32d）（32e）は１次元トラン
スバーサルフィルタである。この１次元トランスバーサ
ルフィルタ（32a）〜（32e）は、同じ回路であり、その
設定されるタップ係数（a₁₁）〜（a₅₄）、（b₁₁）〜（b
₅₃）は異なるのみである。

（33a）（33b）（33c）（33d）（33e）（33f）は１画素
単位の遅延素子であり、この単位遅延素子（33a）〜（3
3f）はＤ型フリップフロップ（D-FF）により形成され
る。

（34a）（34b）（34c）（34d）（34e）（34f）（34g）
は乗算器であり、夫々異なるタップ係数（a11）（b11）
（a12）（b12）（a13）（b13）（a14）が与えられてい
る。尚、この乗算器（34a）〜（34g）は通常ROMで形成
される。（35）は加算器である。

（36）は１次元トランスバーサルフィルタ（32a）〜（3
2e）の出力を加算する加算器である。（37）は動画信号
処理用のサンプリング周波数変換回路（19）へ信号を出
力する出力端子である。（１）（38）は静止画信号処
理用のサンブリング周波数変換回路（15）へ信号を出力
する出力ライン及び出力端子である。

このフィールド内内挿回路（18′）のみの等価回路を第
16図に示す。この第16図の例では、ゼロ信号挿入用のス
イッチ（S3）を、このフィールド内内挿回路（18′）の
入力段に設けている。この様にすると、ゼロ信号挿入用
のスイッチ（S3）が１個で良いが、フレーム間内挿回路
（14）の出力を時間合わせのために２水平走査期間遅延
せしめるための、１ラインメモリ（図示せず）が別に２
個必要となる。フィールド内内挿回路の動作を第14図乃
至第17図を参照しつつ説明する。第17図は入力される画
素を示すものとし、現フレームの画素が白丸○で表わさ
れるものとする。

スイッチ（S3）はこの第17図の黒丸●の画素をゼロ信号
とする。

フィールド内内挿回路は、２次元フィルタ処理により、
この黒丸●の部分に画素信号を内挿すると共に、現フレ
ームの画素○に対してもフィルタ処理を行なう。

このフィールド内内挿回路は第14図及び第16図より理解
される様に、垂直方向に５次、水平方向に７次の２次元
フィルタ回路でもある。スイッチ（S3）により、現フレ
ーム画素○以外の画素●にはゼロが挿入される。

１次元トランスバーサルフィルタ（32a）〜（32e）及び
ラインメモリ（24a）〜（24d）は32.4MHzのクロックに
より動作する。よって、第14図、第16図の中央点（CENT
ER）に、現フレーム画素○が存在する時点では、タップ
係数がa11〜a54の乗算器（34a）（34c）（34e）（34g）
にはゼロ挿入された画素●が位置する。このため、結
局、タップ係数（b₁₁）〜（b₅₃）を用いたフィルタ処理
が行なわれることになる。

又、第14図、第16図の中央点（CENTER）にゼロ挿入され
た画素●が存在する時点では、タップ係数がb₁₁〜b₅₃の
乗算器（34b）（34d）（34f）にはゼロ挿入された画素
●が位置する。このため、結局、タップ係数a₁₁〜a₅₄を
用いたフィルタ処理が行なわれる。

例えば、第17図のゼロ挿入画素S₃₃●を内挿する演算は
次の様になる。

S33＝（a14S50＋a13S52＋a12S54＋a11S56） −（１）＋（a23S41＋a22S43＋a21S45） −（２）＋（a34S30＋a33S32＋a32S34＋a31S36） −（３）＋（a43S21＋a42S23＋a41S25） −（４）＋（a54S10＋a53S12＋a52S14＋a51S16） −（５）又、現フレームの画素S₃₄○をフィルタリングする演算
は次の様になる。

S34＝（b13S52＋b12S54＋b11S56） −（６）＋（b24S41＋b23S43＋b22S45＋b21S47） −（７）＋（b33S32＋b32S34＋b31S36） −（８）＋（b44S21＋b43S23＋b42S25＋b41S27） −（９）＋（b53S12＋b52S14＋b51S16） −（10）上記フィールド内内挿処理に於いては、第14図のスイッ
チ（S2a）〜（S2e）若しくは第16図のスイッチ（S3）で
前フレームの画素（第17図の黒丸●）にゼロを挿入して
いる。

そして回路の動作スピード（クロック）は、30nsec（3
2.4MHz）であり、回路の動作・スピード・演算応答性能
を高めなくてはならない。又、このゼロが挿入された画
素のデータをも遅延しなくてはならないため、メモリ容
量が多く必要となる。

つまり、従来に於いては、フィールド内内挿回路の動作
スピードが速く、遅延用のラインメモリ用のRAM及びタ
ップ係数乗算器用のROMを速く動作させなくてはならな
い。又、メモリ容量も多く必要とされる。

ところで、MUSEデコーダの実用化のために、これらフィ
ールド内内挿回路のIC化が切望されている。このIC化を
行う場合、大きな面積を必要とするRAM部分が少ない方
が良い。又、動作タイミングの余裕を広げて信頼性を高
めるために動作スピードは遅い方が良い。

このため、フィールド内内挿回路（18）に於ける、メモ
リ容量の削減及び動作スピードの低速化が望まれてい
る。

ところで、一般的な映像信号のフィールド内内挿回路と
して第18図ａの回路が知られている。このフィールド内
内挿回路は、第16図と同様に、ゼロ挿入用のスイッチ
（S3）を備えている。そして、この第18図ａの回路と等
価の処理を行ない且つ動作スピード、メモリ容量の少な
い回路として第18図ｂの回路が知られている。

（ハ）発明が解決しようとする課題この第18図ｂの回路をMUSEデコーダのフィールド内内挿
回路に用いれば、フィールド内内挿回路の動作スピード
を遅く出来る。しかし、MUSE信号は第10図に示す如くサ
ンプリング位相がライン間・フィールド間・フレーム間
で反転している。

このため、第18図ｂの回路をMUSEデコーダに適用するに
は、このサンプリング位相を異ならしめるというMUSE信
号の特性に合わせた補正を行なわなければならない。

このことを、第19図及び第20図を参照しつつ説明する。
第19図は、ある水平走査ライン期間における第18図の
（ａ）及び（ｂ）の回路の各点の波形を示している。第
20図は、第19図の状態の次の水平走査ライン期間におけ
る各点の波形を示している。

つまり、第18図ａの回路の出力（S₀₁）は、常に好まし
い信号となる（尚、ハッチで示された部分は内挿された
信号部分である）。

しかし乍ら、第18図ｂの回路の出力（S₀₂）は、第20図
のS₀₂に示される様に好ましくない。つまり、好ましく
は、第20図のS₀₂′に示される様な出力が要求される。

尚、この様な欠点を備えたMUSE信号受信機が特開昭62−
189886号に示されている。この公報には、MUSEデコーダ
のためのサブサンプルフィルタ回路が開示される。この
サブサンプルフィルタ回路は、第18図ｂに示した回路と
似た回路を直接的に適用されているので、上記の第19図
および第20図により説明された問題が発生する。

本発明の目的は、MUSE信号の様に帯域圧縮のために、少
なくともライン間オフセットサブサンプリングを行なっ
たサブサンプル映像信号を動作、スピードの遅い（クロ
ック周波数が低い）フィールド内内挿回路で処理するサ
ブサンプル映像信号復調装置を提供するものである。

具体的には、フィールド内内挿回路の大部分が16.2MHz
のクロック信号で動作するMUSEデコーダを提供すること
である。

（ニ）課題を解決するための手段本発明は帯域圧縮のためにライン間オフセットサブサン
プリングされたサブサンプル映像信号を復調する装置に
於いて、前記サブサンプル映像信号の画素信号を遅延せしめる遅
延回路（42a）〜（42h）、（33h）、（33i）、（33j）
と、この遅延回路から少なくとも連続するＭ個（Ｍは２以上
の整数）の画素信号を取り出して夫々にタップ係数を乗
じた後に加算して第１内挿画素信号を作成する第１演算
回路（44）と、前記遅延回路から少なくとも連続するＭ−１個又はＭ＋
１個の画素信号を取り出して夫々にタップ係数を乗じた
後に加算した第２内挿画素信号を出力する期間と、この
第２内挿画素信号を画素信号の１伝送レート分だけ遅延
した第２内挿画素信号を出力する期間がラインごとに切
り換わる第２演算回路（45）と、前記第１内挿画素信号に前記第２内挿画素信号を内挿す
るスイッチ手段（S5）（S5a）〜（S5e）とを備えることを特徴とする。

又、本発明はMUSE信号を元の高品位映像信号に復調する
サブサンプル映像信号復調装置に於いて、現フレームの画素信号間に１フレーム前の画素信号を内
挿するフレーム間内挿回路（S1.26）と、このフレーム間内挿回路からの画素信号のうち現フレー
ムの画素信号をラッチすることにより前記１フレーム前
の画素信号を除くラッチ回路（40）と、このラッチ回路からの画素信号を遅延せしめる遅延回路
（42a）〜（42d）（33h）（33i）（33j）と、この遅延回路から少なくとも連続する2N個（Ｎは自然
数）の画素信号を取り出して夫々にタップ係数を乗じた
後に加算する第１演算回路（44）と、前記遅延回路からの前記2N個の画素信号の内連続する
（2N−１）個を選択する２つの組み合わせを、ライン間
で反転して選択し、選択された画素信号を夫々タップ係
数を乗じた後に加算する第２演算回路（45）と、この第２演算回路から出力される画素信号に前記第１演
算回路から出力される画素信号を内挿するべく、画素信
号の倍の速度で且つライン間で位相が反転して制御さ
れ、前記第１、第２演算回路からの画素信号を選択的に
出力するスイッチ手段（S5）（S5a）〜（S5e）とを、備えることを特徴とする。

又、本発明は上記の前記フレーム間内挿回路の画素信号
のうち１フレーム前の画素信号をラッチすることにより
現フレームの画素信号又は２フレーム前の画素信号を除
く第２ラッチ回路（51）と、前記遅延回路から画素信号を引き出す引き出し線（l2）
と、前記引き出し線の画素信号にタイミングを合わすために
前記第２ラッチ回路からの画素信号を遅延せしめる第２
遅延回路（42e）（42f）と、前記引き出し線の画素信号に前記第２遅延回路からの画
素信号を内挿してフレーム間内挿された信号を出力する
第２スイッチ手段（S6）とを、備えることを特徴とする。

（ホ）作用上記の如く、本発明に依れば、スイッチ（S5a）〜（S5
e）のスイッチングの位相及び第２演算回路（45）の出
力をラインごとに切り換えて、ライン間オフセットサブ
サンプリングによるサブサンプル映像信号の内挿を行な
う。

（ヘ）実施例第１図及び第２図を参照しつつ本発明の第１実施例を説
明する。尚、第１図に於いて、第10図乃至第20図と同一
部分には同一符号を付した。

（40）はＤ−FFよりなるラッチ回路である。このラッチ
回路（40）は現フレームの画素信号（第17図の白丸○）
をラッチし、前フレームの画素信号を排除する。このラ
ッチ回路（40）への入力信号を第２図（ｂ）に示す。
又、出力を第２図（c1）に示す。（41）もＤ−FFよりな
るラッチ回路であり、第２図（d1）に示す様に画素信号
の出力タイミングをそろえる。

尚、上記説明は白丸○の画素信号が現フレームの場合で
あって、黒丸の画素信号が現フレームの場合は第２図
（c2）（d2）の信号をラッチ回路（40）（41）は出力す
る。

（42a）（42b）（42c）（42d）は１水平走査期間遅延回
路を形成する１ラインメモリである。このラインメモリ
（42a）〜（42d）は、16.2MHzのクロックで動作し、そ
の容量は第14図の１ラインメモリ（24a）〜（24d）の容
量の半分で良い。（43a）（43b）（43c）（43d）（43
e）は１次元トランスバーサルフィルタである。この１
次元トランスバーサルフィルタ（43a）〜（43e）は、タ
ップ係数が異なるのみで同じ回路構成である。（33h）
（33i）（33j）はＤ−FFよりなる１画素単位の遅延素子
であり、16.2MHzのクロックで動作する。（44）は連続
する４画素信号よりフィルタ演算を行なう第１演算回
路、（45）は連続する３画素信号よりフィルタ演算を行
なう第２演算回路である。（34a）（34b）（34c）（34
d）（34e）（34f）（34g）はROMを用いて形成されるタ
ップ係数乗算器である。（46）（47）は加算器である。
（48）（49）はＤ−FFよりなる１画素単位の遅延素子で
あり、16.2MHzのクロックで動作する。（S4a）（S4b）
（S4c）は１水平走査期間ごとに切り換わるスイッチで
ある。（11）はインバータである。

（S5a）（S5b）（S5c）（S5d）（S5e）は、30nsec（32.
4MHz）ごとに切り換わるスイッチである。（I2）はイン
バータである。このインバータ（I1）（I2）により、１
次元トランスバーサルフィルタ（43a）〜（43e）内のス
イッチが制御される。つまり、１次元トランスバーサル
フィルタ（43a）〜（43e）のスイッチの接続により、こ
の１次元トランスバーサルフィルタは（43a）（43c）
（43e）と（43b）（43d）に分けられる。

（51）はＤ−FFよりなるラッチ回路である。このラッチ
回路は前フレームの画素信号（第17図の黒丸●）をラッ
チし、現フレームの画素信号（第17図の白丸○）を排除
する。このラッチ回路（51）への入力信号を第２図
（ｂ）に示す。又、出力を第２図（c2）に示す。（52）
もＤ−FFよりなるラッチ回路であり、第２図（d2）に示
す様に画素信号の出力タイミングをそろえる。（42e）
（42f）は１水平走査期間遅延回路を形成する１ライン
メモリである。この１ラインメモリ（42e）（42f）は、
16.2MHzのクロックで動作し、その容量はラインメモリ
（42a）〜（42d）と同等である。（S6）は、フレーム間
補間信号再作成用のスイッチである。上記動作を説明す
る。

スイッチ（S1）からのフレーム間補間信号は、ラッチ回
路（40）に入力されて現フレームの画素信号のみがラッ
チされる。このラッチ回路（40）には、端子（30）から
入力されるライン間・フレーム間で反転する制御信号
と、16.2MHzのクロック信号がEX−ORされた16.2MHzの信
号が入力される。この様にして抜き出された現フレーム
の画素信号は次のラッチ回路（41）に入力されタイミン
グがそろえられる。

このことを、第２図を参照しつつ、詳しく説明する。第
２図（ｂ）に示す様な画素信号がラッチ回路（40）に入
力される。ラッチ回路（40）は現フレームの画素信号の
みをラッチして、第２図（c1）の信号を出力する。つま
り、ラッチ回路（40）は、第２図（ｂ）の前フレームの
画素S11、S13、S15、…S17、…S20、S22…を取り除く。
しかし、このままでは、１水平走査期間ごとに32.4MHz
の１クロック分のライン間オフセットが残っているの
で、第２図ａに示される16.2MHzのクロック信号を用い
て、再度ラッチ回路（41）でラッチする。このラッチに
より、第２図（d1）に示す様なタイミングの合った映像
信号となる。

尚、１フレーム期間後には、これと反対に、ラッチ回路
（40）は１フレーム期間後に於ける現フレーム画素信号
であるS11、S13、S15、S17…S20、S22…をラッチして、
画素S10、S12、S14、S16、…S21、S23…を取り除く。

このように、ラッチ回路（40）（41）により、現フレー
ムの画素信号のみがラッチされて、16.2MHzレートの映
像信号となり、ラインメモリ（42a）及び１次元トラン
スバーサルフィルタ（43a）の入力信号となる。このラ
インメモリ（42a）の１ライン遅延された映像信号はラ
インメモリ（42b）及び１次元トランスバーサルフィル
タ（43b）の入力信号となる。ラインメモリ（42b）の出
力は、ラインメモリ（42c）及び１次元トランスバーサ
ルフィルタ（43c）の入力信号となる。ラインメモリ（4
2c）の出力は、ラインメモリ（42d）及び１次元トラン
スバーサルフィルタ（43d）の入力信号となる。ライン
メモリ（42d）の出力は、１次元トランスバーサルフィ
ルタ（43e）の入力信号となる。

上記の１次元トランスバーサルフィルタ（43a）〜（43
e）の動作を説明する。

例えば、第２図（d1）に示される信号がラッチ回路（4
1）の出力として得られ、且つ、第１図のの各
点にそれぞれS56、S54、S52、S50の画素がある時の動作
を説明する。

このとき、点には、S47、S45、S43、S41、
点にはS36、S34、S32、S30、点にはS27、S
25、S23、S21、点にはS16、S14、S12、S10画素
が存在する。

１次元トランスバーサルフィルタ（43a）の各乗算器（3
4a）〜（34g）にはそれぞれタップ係数としてa14、a1
3、a12、a11、b13、b12、b11が与えられており、連続す
る４つの画素から加算器（46）の出力に（１）式で示さ
れる演算結果が得られる。又、スイッチ（S4a）（S4b）
（S4c）がｂ側に接続せられて連続する３つの画素S52、
S54、S56を乗算器（34e）（34f）（34g）に入力するこ
とで、加算器（47）出力には（６）式で示される演算結
果が得られる。この２つの加算器（46）（47）の演算結
果は夫々Ｄ−FF（48）（49）を介してスイッチ（S5a）
に入力される。

同様にして、第２の１次元トランスバーサルフィルタ
（43b）において第１の１次元トランスバーサルフィル
タ（43a）の乗算器（34a）〜（34g）に対応する乗算器
にはそれぞれタップ係数としてb24、b23、b22、b21、a2
3、a22、a21が、第３のトランスバーサルフィルタ（43
c）の対応する乗算器にはタップ係数a34、a33、a32、a3
1、b33、b32、b31が、第４のトランスバーサルフィルタ
（43b）の対応する乗算器にはタップ係数b44、b43、b4
2、b41、a43、a42、a41が、第５のトランスバーサルフ
ィルタ（43e）の対応する乗算器にはタップ係数a54、a5
3、a52、a51、b53、b52、b51が与えられている。トラン
スバーサルフィルタ（43b）（43c）（43d）（43e）の各
々の第１演算回路（44）の各出力にそれぞれ（７）、
（３）、（９）、（５）式の演算結果が得られる。

また第１のトランスバーサルフィルタ（43a）のスイッ
チ（S4a）（S4b）（S4c）に対応する第２、第３、第
４、第５のトランスバーサルフィルタ（43b）（43c）
（43d）（43e）の夫々の３つのスイッチはａ、ｂ、ａ、
ｂ側に接続される。つまり、第２、第３、第４、第５の
トランスバーサルフィルタ（43b）（43c）（43d）（43
e）の夫々の第２演算回路（45）の各出力は（２）
（８）（４）（10）式の演算結果が得られる。以上の説
明からわかるように、16MHzクロックの前半部の時間に
おいて、スイッチ（S5a）〜（S5e）がそれぞれａ、ｂ、
ａ、ｂ、ａ側に接続されて、それぞれの出力が加算器
（36）で加算されれば（１）から（５）式で示されるS3
3画素のフィールド内内挿出力が得られる。そして、16M
Hzクロックの後半部の時間において、スイッチ（S5a）
〜（S5e）がそれぞれ今度は反対にｂ、ａ、ｂ、ａ、ｂ
側に接続されて、それぞれの出力が加算器（36）で加算
されれば（６）〜（10）式で示されるS34画素のフィー
ルド内内挿出力が得られる。

このようにして、S33、S34、…画素のあるライン上の画
素をフィールド内内挿する１水平走査期間、スイッチ
（S4a）（S4b）（S4c）及びこれに対応する他のトラン
スバーサルフィルタ（43b）（43c）（43d）（43e）のス
イッチはそのままの接続状態で、スイッチ（S5a）〜（S
5e）のみが前述の位相で32.4MHzレートで切り換わるこ
とにより、加算器（36）出力に32.4MHz単位でフィール
ド内内挿された信号を得ることができる。

次に、この時点より、１水平走査期間経過した後の動作
を説明する。

この時、 ABCD各点にS67、S65、S63、S61画素が、 EFGH各点にS56、S54、S52、S50画素が、 IJKL各点にS47、S45、S43、S41画素が、 MNOP各点にS36、S34、S32、S30画素が、 QRST各点にS27、S25、S23、S21画素が存在する。

そして、この時、スイッチ（S4a）（S4b）（S4c）を制
御する信号は反転しているので、第１のトランスバーサ
ルフィルタ（43a）のスイッチ（S4a）（S4b）（S4c）を
ａ側に、これと対応する第２〜第５のトランスバーサル
フィルタ（43b）〜（43e）のスイッチをそれぞれｂ、
ａ、ｂ、ａ側というふうに前ラインの場合に対し逆端子
に接続される。

又、スイッチ（S5a）〜（S5e）を制御する16.2MHzの信
号の位相も反転しているため、このスイッチ（S5a）〜
（S5e）は16.2MHzの１クロックの前半期間に於いて、夫
々ｂ、ａ、ｂ、ａ、ｂ側に接続される。このため、加算
器（36）の出力は以下の如くなり、フィールド内内挿用
のフィルタ処理を成されたS43画素を得る。

S43＝b13S61＋b12S63＋b11S65 ＋b24S50＋b23S52＋b22S54＋b21S56 ＋b33S41＋b32S43＋b31S45 ＋b44S30＋b43S32＋b42S34＋b41S36 ＋b53S21＋b52S23＋b51S25 又、16.2MHzの１クロックの後半期間に於いて、スイッ
チ（S5a）〜（S5e）が夫々ａ、ｂ、ａ、ｂ、ａ側に接続
される。このため、加算器（36）の出力は、以下の如く
なり、フィールド内内挿用のフィルタ処理を為されたS4
4画素を得る。

S44＝a14S61＋a13S63＋a12S65＋a11S67 ＋a23S52＋a22S54＋a21S56 ＋a34S41＋a33S43＋a32S45＋a31S47 ＋a43S32＋a42S34＋a41S36 ＋a54S21＋a53S23＋a52S25＋a51S27 このようにして、S43、S44画素のあるライン上の画素を
フィールド内内挿する期間、第１のトランスバーサルフ
ィルタ（43a）のスイッチ（S4a）（S4b）（S4c）及びこ
れに対応する他のトランスバーサルフィルタ（43b）〜
（43e）のスイッチは前ラインに対し逆の連続状態のま
まであり、スイッチ（S5a）〜（S5e）が前ラインの場合
と反対の位相、すなわち、16.2MHzのクロックの前半期
間ｂ、ａ、ｂａ、ｂ側に後半期間ａ、ｂ、ａ、ｂ、ａ
側に、切り換わることにより、加算器（36）出力に32.4
MHz単位でフィールド内内挿された信号を得ることがで
きる。

ｎ＋２ライン上の画素S33、S34とｎ＋３ライン上の画素
S43、S44をフィールド内内挿演算するスイッチの状態を
比較すると、スイッチ（S4a）（S4b）（S4c）及びこれ
に対応する他のトランスバーサルフィルタ（43b）〜（4
3e）のスイッチも、スイッチ（S5a）〜（S5e）も共にラ
インで反転する関係にある。同様にｎ＋４ライン上の画
素を内挿するとき、ｎ＋３ラインに対して逆のスイッチ
制御、言い換えればｎ＋２ラインの画素を内挿するとき
と同じスイッチ制御が行なわれる。このようにラインご
とに互いに反転する位相でこれらのスイッチ（S4a）（S
4b）（S4c）は制御される。

次に、第２図（d2）に示される信号がラッチ回路（41）
の出力として得られる１フレーム後の動作を説明する。

各点にS57、S55、S53、S51画素が、各点にS46、S44、S42、S40画素が、各点にS37、S35、S33、S31画素が、各点にS26、S24、S22、S20画素が、各点にS17、S15、S13、S11画素があるとき、第１のトランスバーサルフィルタ（43a）のスイッチ（S
4a）（S4b）（S4c）はａ側に、これと対応する第２〜第
５のトランスバーサルフィルタ（43b）〜（43e）のスイ
ッチはそれぞれｂ、ａ、ｂ、ａ側に接続されるように制
御される。そして、スイッチ（S5a）〜（S5e）は16.2MH
zクロック前半においてそれぞれｂ、ａ、ｂ、ａ、ｂ側
に接続されるので、加算器（36）出力にフィールド内内
挿された以下の如きS33画素を得る。

S33＝b13S51＋b12S53＋b11S55 ＋b24S40＋b23S42＋b22S44＋b21S46 ＋b33S31＋b32S33＋b31S35 ＋b44S20＋b43S22＋b42S24＋b41S26 ＋b53S11＋b52S13＋b51S15 又、スイッチ（S5a）〜（S5e）は16.2MHzクロック後半
においてそれぞれａ、ｂ、ａ、ｂ、ａ側に接続される。
よって、加算器（36）出力にフィールド内内挿された以
下の如きS34画素を得ることができる。

S34＝a14S51＋a13S53＋a12S55＋a11S57 ＋a23S42＋a22S44＋a21S46 ＋a34S31＋a33S33＋a32S35＋a31S37 ＋a43S22＋a42S24＋a41S26 ＋a54S11＋a53S13＋a52S15＋a51S17 このS33、S34画素を求めるときのスイッチと１フレーム
前のS33、S34画素を求めるときのスイッチの状態を比較
すると逆になる。つまりスイッチ（S4a）（S4b）（S4
c）及びこれに対応するトランスバーサルフィルタ（43
b）〜（43e）のスイッチも、スイッチ（S5a）〜（S5e）
も共にライン間、フレーム間で反転するような位相で制
御され、加算器（36）出力に常に正常なフィールド内内
挿出力を得ることができる。

スイッチ（S4a）（S4b）（S4c）及びこれに対応するト
ランスバーサルフィルタ（43b）〜（43e）のスイッチは
1Hごとに接続点が切り換わり、スイッチ（S5a）〜（S5
e）は32.4MHzごとに切換わり、これらのラインごとフレ
ームごとの関係が反転する関係となるわけであるが、こ
のライン・フレーム間反転の制御信号は端子（30）から
入力されるサンプリング位相を用いて容易に得る。端子
（30）入力によりスイッチ（S4a）（S4b）（S4c）及び
トランスバーサルフィルタ（43c）（43e）の対応するス
イッチを制御し、インバータ（I1）により反転された信
号によりトランスバーサルフィルタ（43b）（43d）の対
応するスイッチを制御する。また、EX−OR（39）出力に
よりスイッチ（S5a）（S5c）（S5e）を制御し、EX−OR
（39）出力をインバータ（I2）により反転し、スイッチ
（S5b）（S5d）を制御するのである。つまり、第１、第
３、第５のトランスバーサルフィルタ（43a）（43c）
（43e）のスイッチ制御は等しく、第２、第４のトラン
スバーサルフィルタ（43b）（43d）のスイッチ制御は等
しく共通に行なう。

ラッチ回路（51）はラッチ回路（40）へ入力されるクロ
ックとは逆位相のクロックを入力される。このため、ラ
ッチ回路（40）より第２図（c1）の信号が出力されてい
る時、ラッチ回路（51）は前フレームの画素信号のみを
ラッチして第２図（C2）の信号を出力する。このラッチ
回路（51）の出力は、ラッチ回路（52）でタイミングが
そろえられ、第２図（d2）の信号が得られる。

こうして得られた16.2MHzレートの前フレームの信号は
ラインメモリ（42e）（42f）に入力されて２水平走査期
間遅延される。つまり、ライン（l2）の出力と、ライン
メモリ（42f）の出力とのタイミングが一致する。

そして、この２つの出力をスイッチ（S6）に入力すると
共に、このスイッチ（S6）をEX−OR（39）出力により制
御すれば、元の第２図（ｂ）の信号を得ることが出来
る。

即ちスイッチ（S6）は現フレーム画素タイミングには
（ｂ）へ、前フレーム画素タイミングには（ａ）へ32.4
MHz単位で切り換わり、これがライン間、フレーム間で
反転制御されるから、現、前フレーム信号が元のごとく
に内挿されるのである。

スイッチ（S6）の出力として端子（38）に得られた信号
は入力端子（25）からみてほぼ2H遅れた信号であり、一
方加算器（36）出力もほぼ2H遅れた信号であるので、タ
イミングがほぼ一致した信号を得ることができる。この
２つの信号は前者が静止画信号として、後者が動画信号
として用いられるものである。このようにわずかな回路
を追加し、ラインメモリ（42e）（42f）を前フレーム画
素のみの遅延に用いて、容易に動画出力とほぼ同タイミ
ングの静止画出力が得られる。

尚、第１実施例では、ラッチ回路（51）への入力は、ス
イッチ（S1）の出力としたが、これは第１図に破線（l
3）で示す様に前フレーム信号と２フレーム前信号とが
内挿された信号の内、前フレーム信号のみをラッチする
ようにしても良い。

第３図に本発明の第２実施例を示す。この第２実施例
は、フィールド内内挿回路への入力信号を入力端子（2
5）より入力される現フレーム信号を直接用いている例
である。尚、第１図と同一部分には同一符号を付した。

１フレーム前信号を現フレーム信号とフレーム間内挿さ
れたスイッチ（S1）出力又は２フレーム前信号とフレー
ム間内挿されたフレームメモリ（26）出力（破線で示
す）から、ラッチ回路（51）（52）によりラッチして、
ラインメモリ（42e）（42f）により2Hの遅延を施したの
ちスイッチ（S6）のａ端子へ入力する。一方、現フレー
ム信号はラインメモリ（42b）出力を遅延調整用のディ
レイ回路（53）によりスイッチ（S6）入力前フレーム信
号とタイミングを合わせたのち、スイッチ（S6）へ入力
する。スイッチ（S6）はEX−OR（39）出力により制御さ
れ端子（38）に静止画用信号が得られる。

第４図に本発明の第３実施例を示す。この第３実施例は
静止画処理用の信号の2H遅延をフィールド内内挿回路で
行うものである。

（40a）（40c）はEX−OR（39）出力をクロックとして、
現フレーム信号のみをラッチするラッチ回路である。
（40b）はインバータ（I2）出力をクロックとして、現
フレーム信号のみをラッチするラッチ回路である。（41
a）（41b）（41c）は16.2MHzのクロックが入力されるラ
ッチ回路である。（24a）（24b）は32.4MHzをクロック
として動作し、夫々1H遅延回路として働くラインメモリ
である。現フレーム信号と１フレーム前信号がフレーム
間内挿された32.4MHzの映像信号はラインメモリ（24a）
（24b）により2H遅延され、ラッチ回路（41c）により現
フレーム信号のみがラッチされて16.2MHzで動作するラ
インメモリ（42c）（42d）によりさらに2Hの遅延が施さ
れる。フィールド内内挿処理はスイッチ（S1）出力から
ラッチ回路（40a）（41a）により得た現フレーム信号
と、ラインメモリ（24a）出力からラッチ回路（40b）
（41b）により得た現フレーム信号と、ラッチ回路（40
c）（41c）出力、ラインメモリ（42c）（42d）出力に得
られる現フレーム信号とを、１次元トランスバーサルフ
ィルタ（43a）〜（43e）加算器（36）を用いて演算処理
することで得られる。

フィールド内内挿出力にタイミングのほぼ等しい静止画
用信号は直接ラインメモリ（24a）（24b）出力から得る
ことができる。

本実施例による特徴は、ラインメモリ（24a）や（24b）
はラインメモリ（42c）（42d）の倍の容量を有してお
り、動作スピードが16.2MHzから32.4MHzと高速化するこ
とになる。又、ラインメモリの全容量は第１、第２実施
例と等しい。しかし、ラインメモリの個数が２個減りラ
インメモリの制御用回路の個数を少なく出来る。又、ラ
インメモリ（24b）の出力をそのまま静止画用出力と出
来る。

第５図に本発明の第４実施例を示す。この実施例はフィ
ールド内内挿回路の第１図のタップ係数がタップ係数b3
2を中心に上下・左右対称な値を持つ場合の改良例であ
る。

第５図に於いて、（54a）（54b）（54c）（54d）（54
e）は加算器、（34d）はタップ係数a11の乗算器、（34
c）はタップ係数a12の乗算器、（34g）はタップ係数b11
の乗算器、（34f）はタップ係数b12の乗算器である。

上記の如く、タップ係数は上下・左右対称なので、 a11＝a14＝a51＝a54 b11＝b13＝b53＝b51 a12＝a13＝a52＝a53 b12＝b52 b21＝b24＝b41＝b44 a21＝a23＝a41＝a43 b22＝b23＝b42＝b43 a22＝a42 a31＝a34 b31＝b33 a32＝a33 b32 となる。

本実施例では、加算器（54a）（54b）により上下に相等
しいタップ係数の掛かる画素を加算したのち１次元トラ
ンスバーサルフィルタ（43f）〜（43h）に入力し、左右
に相等しいタップ係数の掛かる画素は加算器（54c）〜
（54e）及びフィルタ（43g）（43h）の対応する加算器
により加算したのち乗算器に入力することができる。こ
のとき、トランスバーサルフィルタ（43f）の乗算器（3
4d）（34c）（34g）（34f）に対応するフィルタ（43g）
の乗算器にはそれぞれタップ係数（b21）（b22）（a2
1）（a22）、フィルタ（43h）の乗算器にはそれぞれタ
ップ係数（a31）（a32）（b31）（b32）を与えればよ
い。その他スイッチの動作は第１の実施例と同じでよ
い。このようにタップ係数が対称な特性を持てば回路構
成は簡略化される。

第６図に本発明の第５実施例を示す。この実施例は１次
元トランスバーサルフィルタ用の遅延回路を１水平走査
遅延用の回路内に収めたものである。（42e）（42f）
（42g）（42h）は１水平遅延回路である。この回路（42
e）〜（42h）には、回路（42e）に示される様に（480−
３）単位遅延用の遅延回路（55a）（シフトレジスタ、
ラインメモリ等より為る）が、内蔵されている。又（56
a）（56b）（56c）（56d）（56e）は全て同一構成であ
る。

第７図に本発明の第６実施例を示す。この実施例は、第
１実施例に於いて、スイッチ（S4a）（S4b）（S4c）を
用いて行なっていた乗算器（34e）〜（34g）への入力の
切り換えの代わりに、乗算器の出力をスイッチ（S7）に
より遅延せしめるか否かで行うものである。

（S7）はスイッチ、（58）はＤ−FFより為る単位遅延素
子である。（43′ａ）（43′ｂ）（43′ｃ）（43′ｄ）
（43′ｅ）は一次元トランスバーサルフィルタであり、
タップ係数が異なるのみで全て同じ回路構成である。

第８図に本発明の第７実施例を示す。尚、第８図に於い
て、今まで説明した回路と同一部分には同一符号を付し
た。この例は、静止画の信号に巡回型ノイズリデュース
を行うものである。

第８図に於いて、（18″）はフィールド内内挿回路であ
り、（14″）はフレーム間内挿回路である。（60）は巡
回型ノイズリデューサ回路である。尚、巡回型ノイズリ
デュース回路は、特開昭63−287270（H04N5/21）にも示
される様に周知のものであるので、概略のみを示す。
（62）（63）（64）は周知の如く巡回型ノイズリデュー
サを形成する減算器、ROM、加算器である。尚、本実施
例ではROM制御回路（65）は、このROM（63）の入力・出
力特性を切り換えて、その時の入力信号に応じてノイズ
リデューサ回路の混合比を切り換えている。このROM制
御回路（65）には、コントロール信号を再生して検出し
た動き情報（ビット番号16、17、18）及び、この時入力
されているMUSE信号のSN比、ノイズリデュースコントロ
ール情報及びシーンチェンジ（動き情報の値が“3"時か
らの経過時間、及び、動き検出回路からの動き量情報に
応じて制御する。

つまり、シーンチェンジ時、ノイズが少ない時、シーン
チェンジ時よりいくらも時間が経過していない時、動き
部分の場合は、現フレーム信号の混合比率を高める。そ
して、それと反対の時、全体的に静止画時、ノイズが多
い時、シーンチェンジより時間が経過した時、静止画部
分の場合は、２フレーム前の信号の混合比率を高める。

尚、動き検出回路（20″）での動き検出には約2H期間の
時間遅れが発生する。このため、現フレーム、１フレー
ム前２フレーム前の信号は、夫々端子（25）、可変遅延
回路（66）より入力する。（27）は１フィールド遅延回
路である。（66）はフィールドメモリより成る可変遅延
回路である。この可変遅延回路（66）は、第14図のフィ
ールドメモリ（28）に比べて読み出しタイミングを2H早
めている。（68a）（68b）は2H遅延回路を形成するライ
ンメモリである。

この発明の第８実施例を第９図に示す。第９図に示した
回路は、第１図の第１実施例と比較すると、各トランス
バーサルフィルタ（43a,〜43e）内にスイッチ（S5a,〜S
5e）を設ける代わりに、１つのスイッチ（S5）がトラン
スバーサルフィルタの外側に設けられる。

スイッチ（S5）は、入力端子（ａ）が加算器（36a）の
出力に接続され、入力端子（ｂ）が加算器（36b）の出
力に接続される。加算器（36a）（36b）は、トランスバ
ーサルフィルタ（43a,〜43e）中に設けられたＤ型−フ
リップフロップ（48a,〜48e）および（49a,〜49e）から
の出力信号を選択的に受けるように接続される。第１図
に示した加算器（36）は、32.4MHzのクロック信号に応
答して動作していたが、第９図に示した２つの加算器
（36a）および（36b）は、16.2MHzのクロック信号に応
答して動作する。すなわち、半分の動作速度で加算処理
が行われる。

尚、第１図〜第９図の実施例においては５×７次の２次
元フィールド内内挿を例としたが、別に本発明はこれに
限られるものではない。

本実施例によれば、動画再生のためのフィールド内内挿
回路において、内挿処理には不要な前フレーム画素をラ
インメモリ上を遅延させることがなくなり、ラインメモ
リの容量が節約できる。即ち従来32MHzで１ライン960画
素であり、このうちＹ信号に760画素、線順次Ｃ信号に2
00画素とすると、ひとつのラインメモリ容量はY1H分、C
2H分で1,160×８＝9,280bit、これが4H分で37,120bitの
容量が必要であったが、本実施例によれば32MHzライン
メモリ２つ・16MHzラインメモリ２つで9,280×２＋4,64
0×２＝27,840bitで済むことになり、メモリ容量が25％
節約できる。

フィールド内内挿演算においてゼロ挿入を行なうことな
く現フレーム画素のみを用いてフィルタ演算を行なうこ
とができるので、演算スピードを従来の32MHzから16MHz
にすることができタイミング余裕、特にROMによる乗算
器のタイミング余裕が増え、信頼性が向上する。

（ト）発明の効果上記の如く、本発明に依れば、ライン間オフセットサブ
サンプリングされたサブサンプル映像信号をフィールド
内内挿回路でゼロ挿入を行うことなく処理する場合に、
ライン間でそのフィルタ処理用の演算出力をスイッチ手
段（S4a,S4b,S4c）（S7）により切り換えているので、
何ら不都合なく正規のフィールド内内挿処理が行なえ
る。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す図、第２図はその動
作を説明するための図である。第３図は本発明の第２実施例を示す図である。第４図は本発明の第３実施例を示す図である。第５図は本発明の第４実施例を示す図である。第６図は本発明の第５実施例を示す図である。第７図は本発明の第６実施例を示す図である。第８図は本発明の第７実施例を示す図である。第９図は本発明の第８実施例を示す図である。第10図乃至第20図は従来技術に関する。第10図はMUSE信号のサンプリング点を示す図である。第11図はMUSE信号の１フレーム内の信号割当てを示す図
である。第12図はコントロール信号内容を示す図である。第13図はMUSEデコーダの概略図である。第14図はMUSEデコーダのブロック図、第15図はその動作
を説明するための図である。第16図はフィールド内内挿回路の等価回路図、第17図は
その動作を説明するために画素の並び方を示す図であ
る。第18図は一般的なフィールド内内挿回路を示す図であ
る。第19図、第20図は第18図の回路の異なる水平走査ラ
イン期間に於ける各部の波形を示す図である。

Claims

【特許請求の範囲】

【請求項１】帯域圧縮のためにライン間オフセットサブ
サンプリングされたサブサンプル映像信号を復調する装
置に於いて、前記サブサンプル映像信号の画素信号を遅延せしめる遅
延回路と、この遅延回路から少なくとも連続するＭ個（Ｍは２以上
の整数）の画素信号を取り出して夫々にタップ係数を乗
じた後に加算して第１内挿画素信号を作成する第１演算
回路と、前記遅延回路から少なくとも連続するＭ−１個又はＭ＋
１個の画素信号を取り出して夫々にタップ係数を乗じた
後に加算した第２内挿画素信号を出力する期間と、この
第２内挿画素信号を画素信号の１伝送レート分だけ遅延
した第２内挿画素信号を出力する期間が、ラインごとに
切り換わる第２演算回路と、前記第１内挿画素信号に前記第２内挿画素信号を内挿す
るスイッチ手段とを、備えることを特徴とするサブサンプル映像信号復調装
置。
【請求項２】MUSE信号を元の高品位映像信号に復調する
サブサンプル映像信号復調装置に於いて、現フレームの画素信号間に１フレーム前の画素信号を内
挿するフレーム間内挿回路と、このフレーム間内挿回路からの画素信号のうち現フレー
ムの画素信号をラッチすることにより前記１フレーム前
の画素信号を除くラッチ回路と、このラッチ回路からの画素信号を遅延せしめる遅延回路
と、この遅延回路から少なくとも連続する2N個（Ｎは自然
数）の画素信号を取り出して夫々にタップ係数を乗じた
後に加算する第１演算回路と、前記遅延回路からの前記
2N個の画素信号の内連続する（2N−１）個を選択する２
つの組み合わせを、ライン間で反転して選択し、選択さ
れた画素信号に夫々タップ係数を乗じた後に加算する第
２演算回路と、この第２演算回路から出力される画素信号に前記第１演
算回路から出力される画素信号を内挿するべく、画素信
号の倍の速度で且つライン間で位相が反転して制御さ
れ、前記第１、第２演算回路からの画素信号を選択的に
出力するスイッチ手段とを、備えることを特徴とするサブサンプル映像信号復調装
置。
【請求項３】前記フレーム間内挿回路の画素信号のうち
１フレーム前の画素信号をラッチすることにより現フレ
ームの画素信号又は２フレーム前の画素信号を除く第２
ラッチ回路と、前記遅延回路から画素信号を引き出す引き出し線と、前記引き出し線の画素信号にタイミングを合わすために
前記第２ラッチ回路からの画素信号を遅延せしめる第２
遅延回路と、前記引き出し線の画素信号に前記第２遅延回路からの画
素信号を内挿してフレーム間内挿された信号を出力する
第２スイッチ手段とを備えることを特徴とする請求項２記載のサブサンプル映
像信号復調装置。