JPH0683297A

JPH0683297A - 表示制御装置およびその表示制御方法

Info

Publication number: JPH0683297A
Application number: JP4235691A
Authority: JP
Inventors: Yoshiyuki Nishizawa; 義志西沢
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1992-09-03
Filing date: 1992-09-03
Publication date: 1994-03-25
Also published as: US5574483A

Abstract

(57)【要約】【目的】表示する表示データのビデオＲＡＭからの読
み出し回数を減らし、表示制御装置の省電力化を図る。【構成】表示装置に画素表示される表示データを記憶
するビデオＲＡＭ等のメモリと、このメモリに記憶した
表示データを繰返し読み込む制御部とからなる表示制御
装置であり、制御部がメモリから一度に読み込む表示デ
ータの全てのビットが同一であるか否かを判別するビッ
ト判別部と、このビット判別部の判別結果と、同一であ
ると判別された表示データのビット種とを登録するステ
ータスメモリとを具備し、制御部は、ステータスメモリ
の登録内容を確認し、表示データの全てのビットが同一
である時には、ステータスメモリのビット種を読み込
む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置からの指
示に基づき、表示データを、ＬＣＤ（液晶ディスプレ
イ）等からなる表示装置に送出する表示制御装置に係わ
り、特に、バッテリー駆動の携帯型のワープロやパソコ
ンなど、低消費電力が必要な機器に適用するのに好適な
表示制御装置およびその表示制御方法に関するものであ
る。

【０００２】

【従来の技術】バッテリー駆動のパソコン（パーソナル
コンピュータ）やワープロ（ワードプロセッサ）などに
おいては、長時間の動作を可能とすることを目的とし
て、低消費電力化が図られている。

【０００３】図６は、従来のバッテリー駆動のパソコン
の構成を示すブロック図である。本図において、６１
は、ＣＰＵ６１ａやシステムメモリ６１ｂ、および、拡
張メモリ６１ｃ、システムコントローラ６１ｄ等からな
り、パソコン全体の制御を行なう中央処理装置、６２
は、ハードディスク装置（図中、ＨＤＤと記載）６２ａ
やフロッピディスク装置（図中、ＦＤＤと記載）６２ｂ
等からなり、プログラムファイルやデータファイルを格
納する外部記憶装置、６３は、ＣＦＬ（ＣｏｌｄＣａ
ｔｈｏｄｅＦｌｕｏｒｅｓｃｅｎｔＬａｍｐ、冷陰
極管）６３ａやＣＦＬインバータ６３ｂ等からなり、Ｌ
ＣＤなどからなる表示装置１２に光を当てるバックライ
ト装置、６４は、表示コントローラ６４ａとビデオＲＡ
Ｍ（図中、ＶＲＡＭと記載）６４ｂからなり、表示装置
１２でのデータの表示を制御する表示制御装置、６５
は、メインバッテリー６５ａやサブバッテリー６５ｂ、
および、ＤＣ／ＤＣコンバータ６５ｃからなり、安定し
た直流電力を供給する電源装置である。これらの中央処
理装置６１や、外部記憶装置６２、バックライト装置６
３、および、表示制御装置６４は、それぞれ、電源装置
６５で供給される電力を多く消費する。

【０００４】また、本図において、６６は、プリンタや
ＲＳ２３２Ｃ、モデムとの接続を制御する入出力コント
ローラ、６７は、キーボードや、１７キーパッド、マウ
スなどからの入力制御を行なうキーボードコントロー
ラ、６８は、プリンタや外部記憶装置６２などを制御す
るプログラムを格納するＢＩＯＳＲＯＭ、６９は、外部
記憶装置６２とのデータの入出力制御を行なうディスク
コントローラ、６０は、文字コードに対応するドットパ
ターンを格納する文字発生器（図中、ＣＧＲＯＭと記
載）である。これらの入出力コントローラ６６や、キー
ボードコントローラ６７、ＢＩＯＳＲＯＭ６８、ディス
クコントローラ６９、および、文字発生器６０による電
源装置６５の消費電力は少ない。

【０００５】以下、特に、表示制御装置６４の電力消費
に関して説明を行なう。表示制御装置６４は、一般に、
表示装置１２により定められたある一定の周期で、制御
信号や表示データを、表示装置１２に対して転送する必
要がある。また、表示装置１２に転送するための表示デ
ータは、ビデオＲＡＭ６４ｂの中に格納されている。そ
して、表示コントローラ６４ａが、ビデオＲＡＭ６４ｂ
を読み、格納されている表示データを、表示装置１２が
要求するデータの形に変換して、表示装置１２に送る。

【０００６】図７は、図６における表示制御装置の構成
例を示すブロック図である。本図において、１および２
は、表示装置１２に、表示データや制御信号を、所定の
周期で転送するための基本となるクロック信号を生成す
る発振部および基本信号発生回路、３は、このクロック
信号に基づき、表示装置１２に対する制御信号を生成す
る表示装置制御信号発生部、４ａおよび５は、それぞ
れ、表示データを順々に送り出すために必要なビデオＲ
ＡＭ（図中、ＶＲＡＭと記載）７ａ〜７ｃへの制御信号
とアドレスを生成するビデオＲＡＭ制御信号発生部およ
びビデオＲＡＭアドレスカウンタ、６は、表示の内容を
変更するときに、ビデオＲＡＭ７ａ〜７ｃのアドレス
を、ビデオＲＡＭアドレスカウンタ５からのアドレス
と、中央処理装置（図中、ＭＰＵと記載）からのアドレ
スとで切り替えるマルチプレクサ、７ａ〜７ｃは、表示
データを格納するビデオＲＡＭ、８ａ〜８ｃは、表示用
のデータと中央処理装置のデータバスがぶつからないよ
うにするためのドライバーレシーバ回路、９ａ〜９ｃ
は、ビデオＲＡＭ７ａ〜７ｃから順々に出力された各表
示データをラッチするラッチ回路、１０ａ〜１０ｃは、
ラッチ回路９ａ〜９ｃでラッチされた表示データをパラ
レルからシリアルに変換するパラレル／シリアル変換
器、１１は、シリアル変換された表示データから色選択
を行ない、表示装置１２に送出するパレットである。
尚、本図におけるビデオＲＡＭ７ａ〜７ｃと表示装置１
２とを除く各部品により、図６における表示コントロー
ラ６４ａが構成される。

【０００７】以下、このような構成の表示制御装置の動
作を説明する。まず、発振部１と基本信号発生回路２に
より、表示装置１２に対応した所定のクロック信号を生
成し、このクロック信号に基づき、表示装置制御信号発
生部３により、表示装置１２に対する制御信号を生成す
る。また、表示データを順々に送るため、ビデオＲＡＭ
制御信号発生部４ａにより、ビデオＲＡＭ７ａ〜７ｃへ
の制御信号を生成し、ビデオＲＡＭアドレスカウンタ５
で必要なアドレスを生成する。

【０００８】表示装置１２に表示する内容を変更すると
きには、図６の中央処理装置６１から変更を行なうた
め、ビデオＲＡＭ７ａ〜７ｃのアドレスを、マルチプレ
クサ６で、ビデオＲＡＭアドレスカウンタ５からのアド
レスと、中央処理装置からのアドレスとで切り替える。
今、表示に注目すると、マルチプレクサ６において、ビ
デオＲＡＭアドレスカウンタ５のアドレスが、ビデオＲ
ＡＭ７ａ〜７ｃのアドレスに接続される。ビデオＲＡＭ
７ａ〜７ｃは、アドレスカウンタに従って、順々に、表
示データを出力し、各表示データは、ラッチ回路９ａ〜
９ｃでラッチされる。ラッチされた表示データを、パラ
レル／シリアル変換器１０ａ〜１０ｃで、シリアルに変
換する。パレット１１は、それらのデータから色選択を
行ない、表示装置１２に送る。

【０００９】このような、表示装置１２への表示データ
の出力制御において、表示制御装置は、ビデオＲＡＭ７
ａ〜７ｃの内容（表示装置１２に表示されている内容）
に係わらず、常に、ビデオＲＡＭ７ａ〜７ｃをアクセス
している。そして、このビデオＲＡＭ７ａ〜７ｃを読み
込む動作により、表示制御装置は、多くの電力を消費す
る。

【００１０】表示制御装置による消費電力を抑えるため
の従来技術としては、例えば、特開平５９−２０８１号
公報に記載のものがある。この技術では、セグメント表
示とドットマトリックス表示等の複数の表示を具備する
複合表示プラズマディスプレイパネル（ＰＤＰ）の各表
示の制御を一括で制御し、省電力化を図ったものであ
る。また、中央処理装置によるビデオＲＡＭへのアクセ
スに対する表示制御装置の制御動作に関しては、例え
ば、特開平２−２９２６２９号公報に記載のように、ビ
デオＲＡＭのアドレスを頻繁に変えながら表示データを
アクセスする場合の速度を改善したものがある。

【００１１】しかし、これらの従来技術では、同じ内容
が連続する表示データに対するビデオＲＡＭへのアクセ
ス制御が考慮されていない。例えば、ワープロで作成し
た文書が、左側に文字が片寄って、右側が空白であった
りする場合や、表計算ソフトを用いた場合に、文字が、
全体にまばらに存在する場合などでは、表示装置の画面
においては、連続したドットが、同じ色である場合いが
多いが、従来技術では、このような、連続して同じ色が
続いている部分に対しても、ビデオＲＡＭからの読み出
しを行なっており、多くの電力を消費している。

【００１２】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、表示装置に表示データを出力す
る場合には、表示されている内容、すなわち、ビデオＲ
ＡＭの内容に係わらず、常に、ビデオＲＡＭをアクセス
して行なわれており、ビデオＲＡＭへのアクセスによる
消費電力を軽減することができない点である。本発明の
目的は、これら従来技術の課題を解決し、連続して同じ
内容が続いている部分を、ビデオＲＡＭから読み出すこ
とを不要とし、ビデオＲＡＭへのアクセス回数を減らす
ことにより、省電力化を可能とする表示制御装置および
その表示制御方法を提供することである。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の表示制御装置およびその表示制御方法は、
（１）表示装置に画素表示される表示データを記憶する
メモリと、表示装置への出力時に、このメモリに記憶し
た表示データを繰返し読み込む制御部とからなる表示制
御装置であり、制御部がメモリから一度に読み込む表示
データの全てのビットが同一であるか否かを判別するビ
ット判別部と、このビット判別部の判別結果と、同一で
あると判別された表示データのビット種とを記憶するス
テータスメモリとを具備し、制御部は、ステータスメモ
リの登録内容を確認し、表示データの全てのビットが同
一である時には、メモリに記憶した表示データの代わり
に、ステータスメモリに登録したビット種を読み込むこ
とを特徴とする。また、（２）上記（１）に記載の表示
制御装置において、制御部と、ステータスメモリとを、
一つのＩＣチップで構成することを特徴とする。また、
（３）上記（１）、もしくは、（２）のいずれかに記載
の表示制御装置の表示制御方法において、ステータスメ
モリの登録を、メモリへの表示データの記憶時に行なう
ことを特徴とする。

【００１４】

【作用】本発明においては、表示制御装置は、表示装置
に表示データを出力する際に、ステータスメモリの登録
内容に基づき、表示データの全てのビットが同一である
か否かを確認する。表示データの全てのビットが
「１」、もしくは、「０」で同一であれば、メモリから
の表示データの読み出しを停止し、ステータスメモリに
登録したデータ（「１」、もしくは、「０」）の読み出
しを行なう。このことにより、メモリをアクセスする必
要が無いため、メモリの消費電力、および、メモリのデ
ータをシリアルデータに変換するまでの、高周波で動く
部分での消費電力を減少させることができる。また、ス
テータスメモリは容量が小さくてすむため、他の構成部
品と共に表示コントローラとして、一つのＩＣに組み込
むことができる。このことにより、ステータスメモリに
対する出力ドライバが不要となり、ステータスメモリの
データを読み込むための消費電力を減少させることがで
きる。また、表示データのステータスメモリへの登録
を、メモリからの読み出し時ではなく、メモリへの記録
時のタイミングで行なうことにより、消費電力を少なく
させることができる。

【００１５】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の表示制御装置の本発明に係
わる構成の一実施例を示すブロック図である。本図にお
いて、４は、表示データを順々に送り出すために必要な
ビデオＲＡＭ（図中、ＶＲＡＭと記載）７ａ〜７ｃへの
制御信号を生成する本発明の制御部としての動作を行な
うビデオＲＡＭ制御信号発生部、１３は、ビデオＲＡＭ
７ａ〜７ｃの状態を格納する本発明のステータスメモリ
としてのステータスＲＡＭ、１４ａ〜１４ｃ、および１
５は、本発明のビット判別部を構成するものであり、各
ビデオＲＡＭ７ａ〜７ｃのビットが一致しているか否か
を検出し、一致しているか否かを示す一致信号と、一致
しているときには、一致している表示データが、「０」
か「１」かを示すデータラインを出力する一致検出回路
（図中、検出と記載）と、これらの一致検出回路１４ａ
〜１４ｃからの一致信号を入力し、各ビデオＲＡＭ７ａ
〜７ｃに対する一致検出回路１４ａ〜１４ｃからの全て
の一致信号が一致していることを示しているか否かを確
認し、その確認結果情報を、ステータス信号として、ス
テータスＲＡＭ１３に送出する合成回路（図中、合成と
記載）、１６は、ステータスＲＡＭ１３からのデータを
ラッチするラッチ回路、１７ａ〜１７ｃは、表示装置１
２に出力するデータを選択するセレクタであり、本実施
例の表示制御装置は、これらの回路を、図７で示した従
来の表示制御装置に、新たに設けた構成となっている。

【００１６】尚、発振部１、基本信号発生回路２、表示
装置制御信号発生部３、ビデオＲＡＭアドレスカウンタ
５、マルチプレクサ（図中、ＭＵＸと記載）６、ビデオ
ＲＡＭ（図中、ＶＲＡＭと記載）７ａ〜７ｃ、ドライバ
ーレシーバ回路（図中、Ｄ／Ｒと記載）８ａ〜８ｃ、ラ
ッチ回路（図中、ラッチと記載）９ａ〜９ｃ、パラレル
／シリアル変換器（図中、Ｐ／Ｓと記載）１０ａ〜１０
ｃ、および、パレット１１のそれぞれは、図７における
従来技術で説明したものと同じであり、冗長な説明を避
けるため、ここでは、それらの説明は行なわない。ま
た、本図において、ビデオＲＡＭ７ａ〜７ｃ、および、
表示装置１２を除く部品により、図６で示すような表示
コントローラが構成される。

【００１７】以下、本実施例の表示制御装置の本発明に
係わる動作を説明する。最初に、図示いていない中央処
理装置（ＭＰＵ）は、表示データを、ビデオＲＡＭ７ａ
〜７ｃに書く。その際、一致検出回路１４ａ〜１４ｃ
は、ビデオＲＡＭ７ａ〜７ｃの表示データを取り込み、
中央処理装置が書いた表示データの全てのビットが一致
しているか否かをチェックする。同時に、ビデオＲＡＭ
制御信号発生部４は、ステータスＲＡＭ１３へ、書き込
み制御信号を与え、一致検出回路１４ａ〜１４ｃからの
情報を、ステータスＲＡＭ１３に書き込む。この時、ス
テータスＲＡＭ１３のアドレスは、マルチプレクサ６を
通して、中央処理装置からのアドレス（図中、ＭＰＵア
ドレス）を示している。

【００１８】中央処理装置から、全アドレス（後述の図
３では、１〜１９２００）に対して表示データが書かれ
たときに、ステータスＲＡＭ１３にも、全アドレスに対
して正しい情報が書き込まれる。通常、電源オン時に、
中央処理装置は、画面をクリアするため、その時に、ス
テータスＲＡＭ１３が、全アドレスに対して、正しい情
報になる。以降も、中央処理装置からのビデオＲＡＭ７
ａ〜７ｃの書き換えがある度に、同様にして、ステータ
スＲＡＭ１３も書き換えられる。

【００１９】一方、表示出力時には、ビデオＲＡＭアド
レスカウンタ５は、アドレスを出力し、マルチプレクサ
６を通じてステータスＲＡＭ１３へアドレスを与え、そ
して、ビデオＲＡＭ制御信号発生部４は、ステータスＲ
ＡＭ１３の読み出し制御信号を出力して、ステータスＲ
ＡＭ１３から出力されるステータス信号を読み取る。も
し、そのステータス信号が「１」であれば、ビデオＲＡ
Ｍ制御信号発生部４は、ビデオＲＡＭ７ａ〜７ｃへの読
み出し制御信号を出力しない。そして、ラッチ回路１６
により、ステータスＲＡＭ１３から出力されるデータを
ラッチし、セレクタ１７ａ〜１７ｃにより、ラッチ回路
１６のデータを、表示装置１２へ出力させる。また、ス
テータス信号が「０」であれば、ビデオＲＡＭ制御信号
発生部４は、ビデオＲＡＭ７ａ〜７ｃへの読み出し制御
信号を出力し、表示データは、従来通り、ビデオＲＡＭ
７ａ〜７ｃから出力され、ラッチ回路９ａ〜９ｃ、およ
び、パラレルシリアル変換器１０ａ〜１０ｃを介して出
力される。この場合、セレクタ１７ａ〜１７ｃにより、
パラレルシリアル変換器１０ａ〜１０ｃからのデータ
が、表示装置１２へ出力される。

【００２０】以上のようにして、各ビデオＲＡＭ７ａ〜
７ｃのビットが一致するときには、表示装置１２への表
示データの送出を、各ビデオＲＡＭ７ａ〜７ｃにアクセ
スせずに行なうことができる。ビデオＲＡＭ７ａ〜７ｃ
から、パラレルシリアル変換器１０ａ〜１０ｃで表示デ
ータをシリアルにするまでの回路は、高周波で動くた
め、消費電力が大きい。しかし、本実施例の表示制御装
置においては、ステータスＲＡＭ１３が、「１」を出力
しているときは、その消費電力を無くすことができる。

【００２１】尚、この表示制御装置の動作として、例え
ば、表示データの読み出し時に、とりあえず、一度、全
ての図１におけるビデオＲＡＭ７ａ〜７ｃを読んで、そ
の時に、図１におけるステータスＲＡＭ１３の登録内容
を書き込むことができるが、これは、中央処理装置か
ら、ビデオＲＡＭの内容が書き換えられたときに、とり
あえず、ステータスＲＡＭの一致信号（後述の図６のｂ
３）だけを「０」に書き換えて対応する。ところが、こ
の場合に、中央処理装置から書き込まれた値が、ステー
タスＲＡＭの一致信号が「１」になるようなデータであ
っても、一度「０」になってしまい、無駄に、ビデオＲ
ＡＭを読んでしまう。従って、次の図２で示すように、
中央処理装置が、ビデオＲＡＭ７ａ〜７ｃに書き込むタ
イミングで、ステータスＲＡＭ１３の内容を書き換える
方が、電力が少なくなる。

【００２２】図２は、図１における表示制御装置の本発
明に係わる処理動作の一実施例を示すフローチャートで
ある。本図は、図１におけるステータスＲＡＭ１３への
登録タイミングを示すものであり、中央処理装置が、ビ
デオＲＡＭに表示データを書き込むと（ステップ２０
１）、図１における一致検出回路１４ａ〜１４ｃは、ビ
デオＲＡＭ７ａ〜７ｃの表示データを取り込み、中央処
理装置が書いた表示データの全てのビットが一致してい
るか否かをチェックする（ステップ２０２）。このチェ
ック結果を、図１のステータスＲＡＭ１３に、図１のビ
デオＲＡＭ制御信号発生部４からの制御信号に基づき書
き込む（ステップ２０３）。

【００２３】図３は、図１におけるビデオＲＡＭと表示
装置の画面との対応例を示す説明図である。本例では、
図１における表示装置１２の画面３１のサイズとして、
６４０×４８０ドットを示す。図１における表示装置１
２は、画面３１の１ライン目の左側から順々に表示を行
なうため、図１における表示制御装置は、１ライン目の
左側に対応するビデオＲＡＭ７ａ〜７ｃから、順々にデ
ータを読み、それを、図１の表示装置１２が要求するデ
ータに変換して、図１の表示装置１２に送る。従って、
図１の表示装置１２は、ビデオＲＡＭ７ａ〜７ｃを、ア
ドレス「１、２、３、・・・、１９２００」と、順々に
読む。そして、アドレス「１９２００」まで読むと、再
度、アドレス「１」から順に読む。このビデオＲＡＭ７
ａ〜７ｃを読み込む動作により、図１における表示制御
装置は、多くの電流を消費する。ここで、ビデオＲＡＭ
７ａ〜７ｃは、次の図４で示すように、画面３１の内容
を１ドットずつ制御できるようになっている。

【００２４】図４は、図１におけるビデオＲＡＭと表示
装置の画面との具体的な数値での対応例を示す説明図で
ある。本図では、画面３１の１ライン目は、１ドットず
つ色が異なり、２ライン目は、黄色が連続している場合
を示す。実際に画面３１を見たときには、１ドット毎に
色が異なるのは、文字を表示している部分や、背景をあ
る模様で表している場合である。

【００２５】ところが、画面３１全体が文字で埋められ
ている場合はまれである。例えば、ワープロで文書を作
成する場合、空白行を設けたり、文字を表示しても、左
側に文字が片寄って、右側が空白であったりする。ま
た、表計算ソフトを用いる場合には、文字が、全体にま
ばらに存在する。また、文字が片寄っている場合におい
ても、文字と文字の区別を付けるために、必ず、空白ラ
インが存在する。さらに、背景も、余り細かく模様を表
示すると、目には、ちらついてみえ、非常に見にくくな
るため、通常は、ある色のべたパターンの組み合わせで
表示している場合が多い。

【００２６】以上のように、通常、画面３１において
は、２ライン目に示すように、連続したドットが、同じ
色である場合（ここでは黄色）が多い。図１における本
実施例の表示制御装置では、このように、連続して同じ
色が続いている部分を、ビデオＲＡＭ７ａ〜７ｃからの
読み込みをすること無く、表示装置への表示データを作
成し、省電力化を図る。

【００２７】図５は、図１におけるステータスＲＡＭの
登録内容の一実施例を示す説明図である。本図におい
て、ｂ３には、図１における各々のビデオＲＡＭ７ａ〜
７ｃのビット情報が全て同じであることを示すビット
（ｂｉｔ）が登録される。例えば、全て同じであれば
「１」が、異なれば「０」が登録される。また、ｂ２、
ｂ１、ｂ０のそれぞれには、ｂ３が「１」の場合に、図
１における各々のビデオＲＡＭ７ａ〜７ｃのビットの種
類が登録される。

【００２８】例えば、一度に読み出される図４における
画面３１の２ライン目の先頭を示すビデオＲＡＭ７ａ〜
７ｃの４１番地は、ビデオＲＡＭ７ａ（赤）が全て
「１」、ビデオＲＡＭ７ｂ（緑）が全て「１」、ビデオ
ＲＡＭ７ｃ（青）が全て「０」であり、図１のステータ
スＲＡＭ１３の４１番地におけるｂ３のビットは「１」
になる。また、図４における画面３１の１ライン目の先
頭を示すビデオＲＡＭ７ａ〜７ｃの１番地は、各ビデオ
ＲＡＭ７ａ〜７ｃの中での１６ビットが同じでないた
め、図１のステータスＲＡＭ１３の１番地におけるｂ３
のビットは「０」になる。

【００２９】このようにして低減される消費電力量に関
して説明する。ＲＡＭの電力は、読み出すビット数によ
り決まるため、図１のステータスＲＡＭ１３を読み出す
電力は、図１のビデオＲＡＭ７ａ〜７ｃを読み出す電力
に較べて、「４／（１６×３）＝１／１２」であるた
め、非常に小さい。例えば、図１のステータスＲＡＭ１
３は、図２の画面構成では、「１９２００×４ビット＝７６．８ｋビット」一方、ビデオＲＡＭ７ａ〜７ｃは、各々、１９２００×１６ビット＝３０７．２ｋビットで、さらに、赤、緑、青を合計すると、３０７．２ｋビット×３＝９２１．６ｋビットである。

【００３０】さらに、このような図１のステータスＲＡ
Ｍ１３の容量は、図１のビデオＲＡＭ７ａ〜７ｃの容量
に較べて小さいため、図１のビデオＲＡＭ７ａ〜７ｃの
ように、図１のビデオＲＡＭ制御信号発生部４などの他
の制御部品と別にする必要が無く、表示制御装置の制御
部に内蔵する形で、同じＩＣの中に組み込むことができ
る。このように、同一ＩＣに組み込むことにより、ＲＡ
Ｍをアクセスするためのデータ線およびアドレス線に必
要なドライブ電力も小さくできるので、さらに、電力を
小さくすることができる。

【００３１】以上、図１〜図５を用いて説明したよう
に、本実施例の表示制御装置では、一度に読み出される
表示データの全てのビットが同一であれば、ビデオＲＡ
Ｍからの表示データの読み出しを停止し、ステータスＲ
ＡＭのデータの読み出しを行なう。このことにより、ビ
デオＲＡＭをアクセスすることが無いため、ビデオＲＡ
Ｍの消費電力、および、ビデオＲＡＭのデータをシリア
ルデータに変換するまでの、高周波で動く部分での消費
電力を減少させることができる。また、制御部品とステ
ータスＲＡＭを同一のＩＣに組み込むことができるため
に、ステータスＲＡＭをアクセスする時の、消費電流の
多いＩＣの出力ドライバが不要であり、ステータスＲＡ
Ｍをアクセスするための電力を、別々のＩＣで構成する
よりも、減少させることができる。尚、本発明は、図１
〜図５を用いて説明した実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
ある。

【００３２】

【発明の効果】本発明によれば、表示装置に表示データ
を出力する場合に、連続して同じ表示内容が続いている
部分に対しては、ビデオＲＡＭからの読み出しを行なわ
ず、ビデオＲＡＭへのアクセス回数を減らすことがで
き、省電力化が可能である。

【００３３】

【図面の簡単な説明】

【図１】本発明の表示制御装置の本発明に係わる構成の
一実施例を示すブロック図である。

【図２】図１における表示制御装置の本発明に係わる処
理動作の一実施例を示すフローチャートである。

【図３】図１におけるビデオＲＡＭと表示装置の画面と
の対応例を示す説明図である。

【図４】図１におけるビデオＲＡＭと表示装置の画面と
の具体的な数値での対応例を示す説明図である。

【図５】図１におけるステータスＲＡＭの登録内容の一
実施例を示す説明図である。

【図６】従来のバッテリー駆動のパソコンの構成を示す
ブロック図である。

【図７】図６における表示制御装置の構成例を示すブロ
ック図である。

【符号の説明】

１発振部２基本信号発生回路３表示装置制御信号発生部４、４ａビデオＲＡＭ制御信号発生部５ビデオＲＡＭアドレスカウンタ６マルチプレクサ７ａ〜７ｃビデオＲＡＭ８ａ〜８ｃドライバーレシーバ回路９ａ〜９ｃラッチ回路１０ａ〜１０ｃパラレル／シリアル変換器１１パレット１２表示装置３１画面６０文字発生器６１中央処理装置６１ａＣＰＵ６１ｂシステムメモリ６１ｃ拡張メモリ６１ｄシステムコントローラ６２外部記憶装置６２ａハードディスク装置６２ｂフロッピディスク装置６３バックライト装置６３ａＣＦＬ６３ｂＣＦＬインバータ６４表示制御装置６４ａ表示コントローラ６４ｂビデオＲＡＭ６５電源装置６５ａメインバッテリー６５ｂサブバッテリー６５ｃＤＣ／ＤＣコンバータ６６入出力コントローラ６７キーボードコントローラ６８ＢＩＯＳＲＯＭ６９ディスクコントローラ

Claims

【特許請求の範囲】

【請求項１】表示装置に画素表示される表示データを
記憶するメモリと、上記表示装置への出力時に、該メモ
リに記憶した表示データを繰返し読み込む制御手段とか
らなる表示制御装置であり、上記制御手段が、上記メモ
リから一度に読み込む表示データの全てのビットが同一
であるか否かを判別するビット判別手段と、該ビット判
別手段の判別結果と、同一であると判別された表示デー
タのビット種とを記憶するステータスメモリとを具備
し、上記制御手段は、上記ステータスメモリの登録内容
を確認し、上記表示データの全てのビットが同一である
時には、上記メモリに記憶した表示データの代わりに、
上記ステータスメモリに登録したビット種を読み込むこ
とを特徴とする表示制御装置。
【請求項２】請求項１に記載の表示制御装置におい
て、上記制御手段と、上記ステータスメモリとを、一つ
のＩＣチップで構成することを特徴とする表示制御装
置。
【請求項３】請求項１、もしくは、請求項２のいずれ
かに記載の表示制御装置の表示制御方法において、上記
ステータスメモリの登録を、上記メモリへの表示データ
の記憶時に行なうことを特徴とする表示制御装置の表示
制御方法。