JPH0680414B2 - Digital thermometer - Google Patents
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- JPH0680414B2 JPH0680414B2 JP17904684A JP17904684A JPH0680414B2 JP H0680414 B2 JPH0680414 B2 JP H0680414B2 JP 17904684 A JP17904684 A JP 17904684A JP 17904684 A JP17904684 A JP 17904684A JP H0680414 B2 JPH0680414 B2 JP H0680414B2
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- G01—MEASURING; TESTING
- G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
- G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
- G01K7/16—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements
- G01K7/22—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a non-linear resistance, e.g. thermistor
- G01K7/24—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a non-linear resistance, e.g. thermistor in a specially-adapted circuit, e.g. bridge circuit
- G01K7/245—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a non-linear resistance, e.g. thermistor in a specially-adapted circuit, e.g. bridge circuit in an oscillator circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル温度計に関し、特にその感温部から
のデータのデジタル処理に関する。TECHNICAL FIELD The present invention relates to a digital thermometer, and more particularly to digital processing of data from a temperature sensing unit thereof.
従来のデジタル温度計の回路図を第２図に示す。この回
路図は特願昭58−160698に記載したが、この回路図に示
される様な温度測定の概念は一般的に知られている。A circuit diagram of a conventional digital thermometer is shown in FIG. This circuit diagram is described in Japanese Patent Application No. 58-160698, but the concept of temperature measurement as shown in this circuit diagram is generally known.
第３図について説明すると、感温素子５を使って温度測
定する場合には、一定期間の可変抵抗２と容量１による
充放電回数と、感温素子５と容量１による充放電回数の
比をデジタル処理する。このデジタル温度計の回路は、
メインコントローラ12からの各種コントロール信号で制
御している。この信号のうちφ1,φ２は、MOSトランジ
スタ6,3,4のゲート信号であり、上述した充放電動作を
行わせるものである。ここで上述した可変抵抗２と容量
１による充放電期間をフェイズＩと称し、感温素子５と
容量１による充放電期間をフェイズIIと称することとす
る。Referring to FIG. 3, in the case of measuring the temperature using the temperature sensitive element 5, the ratio of the number of times of charging / discharging by the variable resistor 2 and the capacity 1 and the number of times of charging / discharging by the temperature sensitive element 5 and the capacity 1 in a certain period is calculated. Digitally process. The circuit of this digital thermometer is
It is controlled by various control signals from the main controller 12. Of these signals, φ1 and φ2 are the gate signals of the MOS transistors 6, 3, and 4 and perform the above-mentioned charging / discharging operation. Here, the charging / discharging period of the variable resistor 2 and the capacitor 1 described above is referred to as a phase I, and the charging / discharging period of the temperature sensitive element 5 and the capacitor 1 is referred to as a phase II.
（Ｉ）フェイズＩによる充放電モード φ１とＢ点が高レベル、φ２が低レベルの場合で、この
とき容量１の容量値をC,可変抵抗２の値をRvとすると、
容量１は時定数Ｃ×Rvにより充電される。インバータ７
はＡ点のレベルがロジックレベル1/2VDDを越えると反転
し、その反転信号をインバータ70により反転しトランジ
スタ４のゲートに入力すると、ただちにトランジスタ４
はオンし、Ａ点はトランジスタ４を介してGNDにショー
トされる。この波形を第３図のＡのフェイズＩに示す。
インバータ７による波形Ｂは、同じく第３図のＢに示さ
れており、フェイズＩの期間をT1とすると、このT1間で
の波形Ｂのパルス数N1とT1との関係は次式により表すこ
とができる。(I) Charge / discharge mode by phase I In the case where φ1 and point B are high level and φ2 is low level, and the capacitance value of capacitance 1 is C and the value of variable resistor 2 is Rv,
The capacitance 1 is charged by the time constant C × Rv. Inverter 7
Is inverted when the level at point A exceeds the logic level 1/2 V DD , the inverted signal is inverted by the inverter 70 and input to the gate of the transistor 4, and immediately the transistor 4 is turned on.
Turns on, and point A is shorted to GND via transistor 4. This waveform is shown in Phase I of FIG. 3A.
Waveform B is by the inverter 7, the same is shown in B of FIG. 3, the relationship when the period for Phase I and T 1, the pulse number N 1 and T 1 of the waveform B in between this T 1 following It can be represented by a formula.
T1＝（Ｃ×Rvln2）×N1 ……（１） （II）フェイズIIによる充放電モード φ１が低レベル、φ２と点Ｂが高レベルの場合で、この
とき感温素子５の抵抗値をRsとすると、容量Ｉは時定数
Ｃ×Rsで充電される。（Ｉ）の説明と同じく、Ａ点がイ
ンバータ７のロジックレベル1/2VDDに達すると、トラン
ジスタ４がオンして、Ａ点は、GNDにショートされ、第
３図のＡのフェイズIIで示した波形となる。インバータ
７を介したＢ点には、第３図で示したＢのパルスが発生
する。フェイズIIの期間をT2とすると、このT2間での波
形Ｂのパルス数N2とT2との関係は、次式により表すこと
ができる。T 1 = (C × Rvln 2) × N 1 (1) (II) Charge / discharge mode by phase II When φ1 is at low level and φ2 and point B are at high level, at this time, the resistance value of the temperature sensitive element 5 Is Rs, the capacitance I is charged with a time constant C × Rs. Similar to the explanation of (I), when the point A reaches the logic level 1 / 2V DD of the inverter 7, the transistor 4 is turned on and the point A is short-circuited to GND, as shown in Phase II of A in FIG. It becomes a waveform. The B pulse shown in FIG. 3 is generated at the point B via the inverter 7. When the duration of Phase II and T 2, the relationship between the pulse number N 2 and T 2 of the waveform B in between this T 2 are, can be expressed by the following equation.
T2＝（Ｃ×Rsln2）×N2 ……（２） フェイズＩでは、インバータ７による波形出力は、AND
回路８を経由して第１のパルスとしてT1カウンタ14に入
力される。ここで、T1カウンタ14は、あらかじめ定めら
れた値N1まで（例えば5,100カウント）カウントする。T 2 = (C × Rsln2) × N 2 (2) In Phase I, the waveform output by the inverter 7 is AND
The first pulse is input to the T1 counter 14 via the circuit 8. Here, the T1 counter 14 counts up to a predetermined value N1 (for example, 5,100 counts).
一方、T1＝T2カウンタ13は、同時にメインカウンタ11か
ら出力される基準クロックをカウントする。On the other hand, the T1 = T2 counter 13 simultaneously counts the reference clock output from the main counter 11.
T1カウンタ14が第１のパルスをN1だけカウントアップ
（ここでは5,100カウント終了）すると、T1＝T2カウン
タ13へカウントアップ信号を出力する。T1＝T2カウンタ
13では、このカウントアップ信号を受け、基準クロック
によるカウントをストップし、この基準クロックのスト
ップまでのカウント数（N3）を記憶する。When the T1 counter 14 counts up the first pulse by N1 (5,100 count ends here), a count-up signal is output to T1 = T2 counter 13. T1 = T2 counter
At 13, the count-up signal is received, the count by the reference clock is stopped, and the count number (N3) until the stop of the reference clock is stored.
このT1の計測（N3の計測）が終了すると、フェイズＩが
終了し、フェイズIIが始まる。When the measurement of T1 (measurement of N3) ends, Phase I ends and Phase II begins.
フェイズIIでは、インバータ７による波形出力は、AND
回路９を経由して第２のパルスとしてT2カウンタ15に入
力される。In Phase II, the waveform output from the inverter 7 is AND
The second pulse is input to the T2 counter 15 via the circuit 9.
一方、T1＝T2カウンタ13は、同時にメインカウンタ11か
ら出力される基準クロック（フェイズＩで述べたクロッ
ク）をカウントする。On the other hand, the T1 = T2 counter 13 simultaneously counts the reference clock (clock described in Phase I) output from the main counter 11.
T1＝T2カウンタ13のカウントが進み、基準クロックカウ
ント数がフェイズＩでのカウント数N3と一致したら、T1
＝T2カウンタ13は、T2計測終了信号をメインコントロー
ラ12を介してT2カウンタ15に出力する。T2カウンタ15
は、計測終了信号を受け、第２のパルスによるカウント
をストップし、この第２のパルスのストップまでのカウ
ント数（N2）を出力する。T1 = T2 When the counter 13 counts up and the reference clock count number matches the count number N3 in phase I, T1
= T2 counter 13 outputs a T2 measurement end signal to T2 counter 15 via main controller 12. T2 counter 15
Receives the measurement end signal, stops counting by the second pulse, and outputs the count number (N2) until the second pulse is stopped.
ここで、基準クロックの周波数は一定であるため、フェ
イズＩでのカウント数N3までの時間T1と、フェイズIIで
のカウント数N3までの時間T2は同一である。したがっ
て、（１）式の右辺と（２）式の右辺は等しく、次のよ
うに表すことができる。Here, since the frequency of the reference clock is constant, the time T1 up to the count number N3 in phase I and the time T2 up to the count number N3 in phase II are the same. Therefore, the right side of the equation (1) and the right side of the equation (2) are equal and can be expressed as follows.
（Ｃ×Rvln2）×N1 ＝（Ｃ×Rsln2）×N2 ……（３） よって N2＝Rv/Rs×N1 ……（４） また、感温素子にサーミスタを用いると、そのＴ℃時の
抵抗値Rsは、次式になる。（R0,Bは固有定数、T0は基準
温度） Rs＝R0ExpB（1/T−1/T0） ……（５） これを（４）式に代入すると、 N2＝Rv/｛R0ExpB（1/T−1/T0）｝×N1 ……（６） となり、Ｔ℃の時のカウント数N2が計測される。(C × Rvln2) × N1 = (C × Rsln2) × N2 ...... (3) Therefore N 2 = Rv / Rs × N 1 ...... (4) In addition, the use of thermistors in the temperature sensing element, when the T ° C. The resistance value Rs of is as follows. (R 0 , B is an intrinsic constant, T 0 is a reference temperature) Rs ＝ R 0 ExpB (1 / T−1 / T 0 ) …… (5) Substituting this into Eq. (4), N 2 ＝ Rv / {R 0 ExpB (1 / T-1 / T 0 )} × N 1 (6), and the count number N 2 at T ° C is measured.
しかしながら従来技術では、第４図（従来技術の充放電
波形の波形図）のように、充放電の波形において、放電
（円弧状の部分）と充電（直線的な部分）の切り替え目
にパルス71が発生した。However, in the conventional technique, as shown in FIG. 4 (waveform diagram of the charge / discharge waveform of the conventional technique), in the waveform of the charge / discharge, the pulse 71 is applied to the switching (discharge) (arc-shaped portion) and charge (linear portion). There has occurred.
パルス71の発生は、デジタル処理のための可変抵抗と容
量の充放電、感温素子と容量の充放電の放電と充電の切
り替え目において、容量の電荷を放電させる役目のスイ
ッチ素子のMOSトランジスタ（以下放電トランジスタと
する）が、MOSトランジスタ自身の持つゲート・ドレイ
ンの寄生容量により、容量と放電トランジスタのドレイ
ンの接続点に電荷を流出入させることによる。このよう
な原因により、デジタル処理の変換式（６）式N2＝Rv/
｛R0ExpB（1/T−1/T0）｝×N2は誤差要因αを持つ次式
（ａ）となる。The pulse 71 is generated by switching the MOS transistor of the switch element (charging / discharging of the variable resistance and capacitance for digital processing, switching the charging / discharging of the temperature sensitive element and capacitance and discharging / charging). (Hereinafter referred to as a discharge transistor) causes the charge to flow into and out of the connection point between the capacitance and the drain of the discharge transistor due to the gate-drain parasitic capacitance of the MOS transistor itself. Due to such a cause, the conversion formula (6) of digital processing N 2 = Rv /
{R 0 ExpB (1 / T−1 / T 0 )} × N 2 is the following expression (a) having an error factor α.
N2＝Rv/｛R0ExpB（1/T−1/T0）｝×N2＋α ……（ａ） においてα（定数）が加わる為、デジタル処理の精度が
悪くなるという問題点があった。N 2 = Rv / {R 0 ExpB (1 / T−1 / T 0 )} × N 2 + α ...... (a) is added with α (constant), so there is a problem that the accuracy of digital processing deteriorates. It was
そこで本発明は、このような問題点を解決するもので、
その目的とすることは、デジタル処理の精度のよいデジ
タル温度計を提供することにある。Therefore, the present invention solves such a problem,
An object of the invention is to provide a digital thermometer with high accuracy in digital processing.
本発明のデジタル温度計は放電トランジスタによって起
こる電荷の流出入を、放電トランジスタに対して逆相で
オンするMOSトランジスタ（以下補償トランジスタとす
る）を容量と放電トランジスタのドレインの接続点に付
加することにより、補償することを特徴とする。In the digital thermometer of the present invention, the inflow and outflow of electric charge caused by the discharge transistor is added to the connection point of the capacitor and the drain of the discharge transistor with a MOS transistor (hereinafter referred to as a compensation transistor) that turns on in a reverse phase with respect to the discharge transistor. It is characterized in that it is compensated by.
すなわち、本発明のデジタル温度計は、 感温素子（５）に対して直列に接続した容量素子（１）
と、 前記感温素子に対して並列に接続した可変抵抗素子
（２）とを有するデジタル温度計において、 前記感温素子に対して直列に接続し、前記容量素子の第
１の充電路を構成する第１のスイッチ素子（６）と、 前記可変抵抗に対して直列に接続し、前記容量素子の第
２の充電路を構成する第２のスイッチ素子（３）と、 前記容量素子に対して並列に接続し、後段の第１、第２
の反転素子によりオンオフ制御され前記容量素子の放電
路を構成する第１のMOSトランジスタ（４）と、 前記容量素子に充電された充電電圧を反転出力する第１
の反転素子（７）と、 前記第１の反転素子の出力と前記第１のMOSトランジス
タのゲートとの間に接続し、前記第１の反転素子の反転
出力をさらに反転させる第２の反転素子（70）と、 前記第１のMOSトランジスタのドレインと前記第１の反
転素子の出力との間に接続し、前記第１のMOSトランジ
スタの寄生容量による電荷の流出入を補償する第２のMO
Sトランジスタ（22）を設けたことを特徴とする。That is, the digital thermometer of the present invention comprises the capacitive element (1) connected in series to the temperature sensitive element (5).
And a variable resistance element (2) connected in parallel to the temperature sensitive element, wherein the digital thermometer is connected in series to the temperature sensitive element to form a first charging path of the capacitive element. And a second switch element (3) that is connected in series to the variable resistor and that forms a second charging path of the capacitive element, and Connected in parallel to the first and second stages
A first MOS transistor (4) that is on / off controlled by the inverting element to configure a discharge path of the capacitive element; and a first MOS transistor (4) that inverts and outputs a charging voltage charged in the capacitive element.
An inversion element (7), and a second inversion element connected between the output of the first inversion element and the gate of the first MOS transistor to further invert the inversion output of the first inversion element. (70) and a second MO that is connected between the drain of the first MOS transistor and the output of the first inverting element and compensates the inflow and outflow of charges due to the parasitic capacitance of the first MOS transistor.
An S transistor (22) is provided.
上記のように補償トランジスタが容量と放電トランジス
タのドレインの接続点（以下接続点とする）に付加され
ると、放電トランジスタがオフからオンした場合、放電
トランジスタより（−）の電荷が接続点に放出されたと
すると補償トランジスタより（＋）の電荷が接続点に放
出され、電荷が相殺され接続点に発生するパルスは小さ
くなる。このように放電トランジスタによって起こる電
荷の流出入を補償することができる。When the compensation transistor is added to the connection point between the capacitor and the drain of the discharge transistor (hereinafter referred to as the connection point) as described above, when the discharge transistor is turned on, the charge of (-) is applied from the discharge transistor to the connection point. If discharged, the (+) charge is discharged from the compensation transistor to the connection point, the charges are canceled, and the pulse generated at the connection point becomes small. In this way, the inflow and outflow of charges caused by the discharge transistor can be compensated.
以下、本発明について実施例に基づいて説明する。第１
図は、本発明の１実施例である温度計のの回路図で、第
２図の回路をさらに改良したものである。トランジスタ
22の他は第２図と同様である。よって本願の最大の特徴
である放電トランジスタによって起こる電荷の流出入の
補償のみを説明し、その他は第２図と同様であるので割
愛する。Hereinafter, the present invention will be described based on examples. First
The drawing is a circuit diagram of a thermometer which is an embodiment of the present invention, which is a further improvement of the circuit of FIG. Transistor
22 is the same as that of FIG. Therefore, only the compensation of the inflow and outflow of charges caused by the discharge transistor, which is the main feature of the present application, will be described, and the other points are the same as those in FIG.
第１図において、感温素子５に対して容量１は直列に接
続され、感温素子５に対して可変抵抗２は並列に接続さ
れる。第１のスイッチ（Ｐ−チャンネルMOSトランジス
タ６）は感温素子５に対して直列に接続され、感温素子
５と容量１との充電路を構成する。第２のスイッチ（Ｐ
−チャンネルMOSトランジスタ３）は可変抵抗２に対し
て直列に接続され、可変抵抗２と容量１との充電路を構
成する。第１のMOSトランジスタ（Ｎ−チャンネルMOSト
ランジスタ４）は容量１に対して並列に接続され、容量
１の放電路を構成する。第２のMOSトランジスタ（Ｎ−
チャンネルMOSトランジスタ22）は容量１とＮ−チャン
ネルMOSトランジスタ４のドレインとの接続点に付加さ
れ、Ｎ−チャンネルMOSトランジスタ４に対して逆相で
オンしての寄生容量による電荷の流出入を補償する。In FIG. 1, the capacitance 1 is connected in series to the temperature sensitive element 5, and the variable resistor 2 is connected in parallel to the temperature sensitive element 5. The first switch (P-channel MOS transistor 6) is connected in series to the temperature sensitive element 5 and forms a charging path between the temperature sensitive element 5 and the capacitor 1. Second switch (P
The channel MOS transistor 3) is connected in series with the variable resistor 2 and forms a charging path for the variable resistor 2 and the capacitor 1. The first MOS transistor (N-channel MOS transistor 4) is connected in parallel with the capacitor 1 and constitutes a discharge path of the capacitor 1. Second MOS transistor (N-
The channel MOS transistor 22) is added to the connection point between the capacitor 1 and the drain of the N-channel MOS transistor 4, and compensates the inflow and outflow of charges due to the parasitic capacitance when the N-channel MOS transistor 4 is turned on in the opposite phase. To do.
充放電時において、容量１が可変抵抗２ないし、感温素
子５によってVDDに充電されて行きインバータ７のロジ
ックレベルを越えるとインバータ７は反転し、その反転
信号はインバータ70を更に反転させる。このとき、Ｎ−
チャンネルMOSトランジスタ４のゲートはGNDレベルより
VDDレベルへと反転する。この為Ｎ−チャンネルMOSトラ
ンジスタ４の寄生容量ゲート・ドレイン容量により、Ｎ
−チャンネルMOSトランジスタ４のドレインと容量１の
接続点（以下Ａ点とする）には（＋）の電荷が放出され
る。しかしこの電荷はこのときＮ−チャンネルMOSトラ
ンジスタ４がオン状態にあるのですぐにGND点に流れ込
んでしまい問題はない。次にＮ−チャンネルMOSトラン
ジスタ４がオンしたため容量１は放電してしまい容量１
の電圧はゼロに近くなる。この為インバータ７は反転し
VDDレベルとなる。続いてインバータ70も反転するため
今度はＮ−チャンネルMOSトランジスタ４のゲートはVDD
レベルからGNDレベルに反転する。このときＮ−チャン
ネルMOSトランジスタ４の寄生容量のためＡ点に（−）
の電荷が放出される。このとき、NMOSトランジスタ４は
オフのため、この電荷が消えず、第４図に示すように、
波形が乱れてしまう。これがデジタル処理での精度の悪
い原因である。During charging / discharging, when the capacitance 1 is charged to V DD by the variable resistor 2 or the temperature sensitive element 5 and exceeds the logic level of the inverter 7, the inverter 7 is inverted and the inverted signal further inverts the inverter 70. At this time, N-
The gate of the channel MOS transistor 4 is above the GND level
Inverts to V DD level. Therefore, due to the parasitic capacitance gate / drain capacitance of the N-channel MOS transistor 4,
A (+) charge is discharged to the connection point (hereinafter referred to as point A) between the drain of the −channel MOS transistor 4 and the capacitor 1. However, this charge flows into the GND point immediately because the N-channel MOS transistor 4 is in the on state at this time, and there is no problem. Next, since the N-channel MOS transistor 4 is turned on, the capacitor 1 is discharged and the capacitor 1
The voltage at is close to zero. Therefore, the inverter 7 is inverted
It becomes V DD level. Then, since the inverter 70 is also inverted, the gate of the N-channel MOS transistor 4 is V DD this time.
Invert from level to GND level. At this time, due to the parasitic capacitance of the N-channel MOS transistor 4, (-) is set at point A.
Is discharged. At this time, since the NMOS transistor 4 is off, this charge does not disappear, and as shown in FIG.
The waveform is disturbed. This is the cause of poor accuracy in digital processing.
本発明の動作を第５図を用いて説明する。The operation of the present invention will be described with reference to FIG.
第５図は、本発明の補償トランジスタ22と、NMOSトラン
ジスタ４の動作を示すタイミングチャートである。第５
図において、第１図のＡ点（感温素子５と容量素子１の
接続点）の充放電波形は第４図のような波形（ａ）であ
り、第１図のＢ点（インバータ７の出力と補償トランジ
スタ22のゲートの接続点；補償トランジスタ22のゲート
グランド間電圧）の電圧波形を（ｂ）、第２図のＣ点
（NMOSトランジスタ４のゲートとインバータ70の接続
点;MMOSトランジスタ４のゲートグランド間電圧）の電
圧波形を（ｃ）に示す。FIG. 5 is a timing chart showing the operations of the compensation transistor 22 and the NMOS transistor 4 of the present invention. Fifth
In the figure, the charge / discharge waveform at point A (connection point between the temperature sensitive element 5 and the capacitive element 1) in FIG. 1 is a waveform (a) as shown in FIG. 4, and at point B in FIG. The connection point between the output and the gate of the compensation transistor 22; the voltage waveform of the gate-ground of the compensation transistor 22 is shown in (b), point C in FIG. 2 (the connection point between the gate of the NMOS transistor 4 and the inverter 70; the MMOS transistor 4). (C) shows the voltage waveform of the gate-to-ground voltage.
（１）NMOSトランジスタ４がオフ→オンするのタイミ
ングでは、補償トランジスタ22のゲート電圧は、正（VD
D）→負（GND）となり、補償トランジスタ22のゲートド
レイン間容量（C22）に対し、（＋）電荷はＡ点からチ
ャージされる。（前述した、（−）電荷がＡ点に放出さ
れることと同義である。）一方、NMOSトランジスタ４の
ゲートは、負（GND）→正（VDD）となり、NMOSトランジ
スタ４のゲートドレイン間容量（C4）に対し、（＋）電
荷をＡ点に放出する。(1) The gate voltage of the compensation transistor 22 is positive (VD
D) → Negative (GND), and the (+) charge is charged from the point A to the gate-drain capacitance (C22) of the compensation transistor 22. (It is synonymous with the above-mentioned (-) charge is discharged to the point A.) On the other hand, the gate of the NMOS transistor 4 changes from negative (GND) to positive (VDD), and the gate-drain capacitance of the NMOS transistor 4 is increased. For (C4), (+) charge is released to point A.
（２）NMOSトランジスタ４がオン→オフするのタイミ
ングでは、補償トランジスタ22のゲート電圧は、負（GN
D）→正（VDD）となり、補償トランジスタ22のゲートド
レイン間容量（C22）に対し、（＋）電荷をＡ点に放出
する。一方、NMOSトランジスタ４のゲートは、正（VD
D）→負（GND）となり、NMOSトランジスタ４のゲートド
レイン間容量（C4）に対し、（−）電荷をＡ点に放出す
る。（つまり、（＋）電荷がＡ点からチャージされる） 従って、本発明では、NMOSトランジスタ４がオン→オフ
するのタイミングで、NMOSトランジスタ４のゲートド
レイン間容量（C4）によるＡ点からの（−）電荷の放出
を、補償トランジスタ22のゲートドレイン間容量（C2
2）からの該Ａ点からの（＋）電荷の放出により中和・
補償することができる。(2) The gate voltage of the compensation transistor 22 is negative (GN
D) → positive (VDD), and (+) charges are discharged to the point A with respect to the gate-drain capacitance (C22) of the compensation transistor 22. On the other hand, the gate of the NMOS transistor 4 is positive (VD
D) becomes negative (GND), and (-) charge is discharged to the point A with respect to the gate-drain capacitance (C4) of the NMOS transistor 4. (That is, the (+) charge is charged from the point A). Therefore, in the present invention, at the timing when the NMOS transistor 4 is turned on and off, the gate-drain capacitance (C4) of the NMOS transistor 4 from the point A ( −) The discharge of the charge is controlled by the capacitance (C2
Neutralization by release of (+) charge from point A from 2)
Can be compensated.
この結果、Ａ点では電荷が相殺され、波形の乱れが著し
く改善される。このように放電トランジスタ４によって
おきる電荷の流出入の補償が行われる。このように本実
施例では前述の（ａ）式の誤差要因αを小さくできる
為、デジタル処理の精度が向上し、より正確な温度測定
が実現できる。As a result, the charges are canceled at the point A, and the disturbance of the waveform is remarkably improved. In this way, the charge inflow and outflow caused by the discharge transistor 4 is compensated. As described above, in the present embodiment, the error factor α in the equation (a) can be reduced, so that the accuracy of digital processing is improved and more accurate temperature measurement can be realized.
なおＮ−チャンネルMOSトランジスタ22の付加の仕方と
しては、ソースとドレインをショートして付加したが、
回路の特性に合わせてドレインのみをＡ点に接続する方
法もある。The N-channel MOS transistor 22 is added by shorting the source and drain,
There is also a method of connecting only the drain to the point A according to the characteristics of the circuit.
以上述べたように本発明によれば、電荷の流出入を補償
するMOSトランジスタを付加したので、電荷の流出入の
補償が行えて接続点に発生するパルスが小さくなり、き
わめて簡単な回路構成で精度のよいデジタル処理が実現
できる。As described above, according to the present invention, since the MOS transistor for compensating the inflow / outflow of the charge is added, the inflow / outflow of the charge can be compensated and the pulse generated at the connection point becomes small, and the circuit configuration is extremely simple. Accurate digital processing can be realized.
第１図は本発明のデジタル温度計の要部回路図。 第２図は従来技術の回路図。 第３図は従来技術のタイムチャート。 第４図は従来技術の充放電波形の波形図。 第５図は、本発明のタイムチャート。 〔符号の説明〕 １……容量 ２……可変抵抗 ３……第２のスイッチ （Ｐ−チャンネルMOSトランジスタ） ４……第１のMOSトランジスタ （Ｎ−チャンネルMOSトランジスタ） ５……感温素子 ６……第１のスイッチ （Ｐ−チャンネルMOSトランジスタ） 7,70……インバータ 8,9……ナンド回路 10……発振器 11……メインカウンタ 12……メインコントローラ 13……T1＝T2カウンタ 14……T1カウンタ 15……T2カウンタ 16……ラッチ 17……ROM 18……デコーダー 19……ドライバー 20……表示部 22……第２のMOSトランジスタ （Ｎ−チャンネルMOSトランジスタ） FIG. 1 is a circuit diagram of essential parts of a digital thermometer according to the present invention. FIG. 2 is a circuit diagram of a conventional technique. FIG. 3 is a time chart of the prior art. FIG. 4 is a waveform diagram of a charge / discharge waveform of a conventional technique. FIG. 5 is a time chart of the present invention. [Description of symbols] 1 ... Capacity 2 ... Variable resistance 3 ... Second switch (P-channel MOS transistor) 4 ... First MOS transistor (N-channel MOS transistor) 5 ... Temperature sensitive element 6 …… First switch (P-channel MOS transistor) 7,70 …… Inverter 8,9 …… Nand circuit 10 …… Oscillator 11 …… Main counter 12 …… Main controller 13 …… T1 = T2 counter 14 …… T1 counter 15 …… T2 counter 16 …… Latch 17 …… ROM 18 …… Decoder 19 …… Driver 20 …… Display 22 …… Second MOS transistor (N-channel MOS transistor)
Claims (1)
と、 前記感温素子に対して並列に接続した可変抵抗素子とを
有するデジタル温度計において、 前記感温素子に対して直列に接続し、前記容量素子の第
１の充電路を構成する第１のスイッチ素子と、 前記可変抵抗に対して直列に接続し、前記容量素子の第
２の充電路を構成する第２のスイッチ素子と、 前記容量素子に対して並列に接続し、後段の第１、第２
の反転素子によりオンオフ制御され前記容量素子の放電
路を構成する第１のMOSトランジスタと、 前記容量素子に充電された充電電圧を反転出力する第１
の反転素子と、 前記第１の反転素子の出力と前記第１のMOSトランジス
タのゲートとの間に接続し、前記第１の反転素子の反転
出力をさらに反転させる第２の反転素子と、 前記第１のMOSトランジスタのドレインと前記第１の反
転素子の出力との間に接続し、前記第１のMOSトランジ
スタの寄生容量による電荷の流出入を補償する第２のMO
Sトランジスタとを設けたことを特徴とするデジタル温
度計。1. A digital thermometer having a capacitive element connected in series with a temperature-sensitive element and a variable resistance element connected in parallel with the temperature-sensitive element, wherein the digital thermometer is connected in series with the temperature-sensitive element. A first switch element that is connected to the variable resistance and that is connected in series with the first switch element that forms the first charging path of the capacitive element, and that forms the second charge path of the capacitive element. And a capacitor connected in parallel to the capacitive element,
A first MOS transistor that is on / off controlled by the inverting element to configure a discharge path of the capacitive element; and a first MOS transistor that inverts and outputs a charging voltage charged in the capacitive element.
An inversion element, and a second inversion element connected between the output of the first inversion element and the gate of the first MOS transistor to further invert the inversion output of the first inversion element, A second MO that is connected between the drain of the first MOS transistor and the output of the first inverting element and compensates the inflow and outflow of charges due to the parasitic capacitance of the first MOS transistor.
A digital thermometer characterized by having an S-transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17904684A JPH0680414B2 (en) | 1984-08-28 | 1984-08-28 | Digital thermometer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17904684A JPH0680414B2 (en) | 1984-08-28 | 1984-08-28 | Digital thermometer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6156929A JPS6156929A (en) | 1986-03-22 |
| JPH0680414B2 true JPH0680414B2 (en) | 1994-10-12 |
Family
ID=16059174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17904684A Expired - Lifetime JPH0680414B2 (en) | 1984-08-28 | 1984-08-28 | Digital thermometer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680414B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5736744B2 (en) * | 2010-01-26 | 2015-06-17 | セイコーエプソン株式会社 | Thermal sensor device and electronic equipment |
-
1984
- 1984-08-28 JP JP17904684A patent/JPH0680414B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6156929A (en) | 1986-03-22 |
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|---|---|---|---|
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