JPH0679345B2

JPH0679345B2 - プログラマブル・メンバーシップ関数装置ならびにそれを用いたファジィ推論方法および装置

Info

Publication number: JPH0679345B2
Application number: JP4135721A
Authority: JP
Inventors: 烈山川
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1992-04-30
Filing date: 1992-04-30
Publication date: 1994-10-05
Anticipated expiration: 2009-10-05
Also published as: JPH05159085A

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は，プログラマブル・メンバーシ
ップ関数装置ならびにそれを用いたファジィ推論方法お
よび装置に関する。

【０００２】

【発明の背景】モードで動作する新しいファジィ論理回
路ファジィ論理はファジネスすなわち「あいまいさ」を
取扱う論理である。人間の思考や行動にはあいまいさが
つきまとっている。そこで，このようなあいまいさを数
量化したり理論化できれば，交通管制，緊急，応用医療
体制等の社会システム，人間を模倣してつくられるロボ
ット等の設計に応用できる筈である。1965年にL. A. Za
deh によってファジィ集合の概念が提唱されて以来，こ
のような観点から「あいまいさ」を取扱う一つの手段と
してファジィ論理およびファジィ推論の研究が行なわれ
てきた。

【０００３】ファジィ推論は，最も一般的には，いわゆ
るIf,then ルールにしたがって行なわれる。If,then ル
ールは次のように定式化される。

【０００４】If ｘ＝Ａ，ｙ＝Ｂ，then ｚ＝Ｃ

【０００５】ここでｘ，ｙは入力変数，ｚは出力変数で
ある。Ａ，ＢおよびＣはファジィ集合を表わし，一般に
メンバーシップ関数を用いて表現される。

【０００６】人間の経験則，ノウハウ等は上述したIf,t
hen ルールの集合（ルール群）によって適切に表現され
る。一旦設定したルール群が正しいかどうかはファジィ
推論結果またはそれに基づく対象物の制御結果によって
検証される。

【０００７】検証の結果，ルール群に不充分さ，誤り等
がある場合にはルール群の一部を削除，追加，修正する
ことにより，より適切なルール群が形成されていくこと
になる。ルール群の一部の修正にはメンバーシップ関数
の修正ないしは調整が含まれ，これはメンバーシップ関
数のパラメータを変えることにより実現される。メンバ
ーシップ関数のパラメータの種類はメンバーシップ関数
の定義の仕方に依存するが，とくにメンバーシップ関数
の最大値（グレードの最大値）を表わす値は重要であ
る。このメンバーシップ関数の最大値はメンバーシップ
関数の重みともいわれる。

【０００８】

【発明の開示】この発明は，パラメータ可変なメンバー
シップ関数を生成する装置，とくに上述した重みが可変
なプログラマブル・メンバーシップ関数装置，ならびに
それを用いた学習可能なファジィ推論方法および装置を
提供するものである。

【０００９】この発明によるプログラマブル・メンバー
シップ関数装置は，メンバーシップ関数の最大値を表わ
す重み信号の発生回路，および上記発生回路の重み信号
が与えられ，所定の形状をもちかつ上記重み信号によっ
て最大値が規定されたメンバーシップ関数を表わす信号
を出力するメンバーシップ関数回路から構成され，上記
発生回路の重み信号によって表わされるメンバーシップ
関数の最大値が可変であることを特徴とする。

【００１０】この発明によるファジィ推論方法は，設定
されたファジィ・ルールにしたがうメンバーシップ関数
を用い，入力信号を上記メンバーシップ関数に作用させ
ることにより上記ファジィ・ルールにしたがうファジィ
推論演算を行い，ファジィ推論演算結果を参照値と比較
し，比較結果に応じて上記メンバーシップ関数の重みを
変更するものである。

【００１１】この発明によるファジィ推論装置は，設定
されたルールにしたがうメンバーシップ関数が設定され
ており，上記メンバーシップ関数の入力に応じたグレー
ドを出力するとともに，上記メンバーシップ関数の少な
くとも最大グレードを変えることが可能なメンバーシッ
プ関数値発生手段，上記メンバーシップ関数値発生手段
から出力されるグレードを用いて上記ルールにしたがう
ファジィ推論演算を実行する手段，および上記メンバー
シップ関数値発生手段における上記メンバーシップ関数
の最大グレードを制御する手段を備えている。

【００１２】この発明によるとメンバーシップ関数の最
大値，すなわち重みを変えることができるので，とくに
ファジィ推論結果またはそれに基づく制御結果を人間の
経験則，ノウハウ，期待値，目標値等と比較して検証し
たときに，より良いファジィ推論結果が得られるように
メンバーシップ関数の重みを変えることによりルールの
修正が可能となる。

【００１３】

【実施例】以下，この発明の実施例について詳述する。
以下の実施例では主に電流モードで動作する回路が示さ
れているが，この発明は電圧モードを含むアナログ回路
アーキテクチャのみならず，コンピュータを含むディジ
タル回路アーキテクチャ，およびソフトウェア処理によ
っても実現可能であるのはいうまでもない。

【００１４】(1) メンバーシップ関数回路とファジィ制
御システムの概念（図１，図２）ファジィ集合Ａはメンバーシップ関数μ_A(x) によって
特性づけられる。メンバーシップ関数μ_A(x) とはその
変数ｘがファジィ集合Ａに属している度合いを表わすも
のであり，この度合いは０から１までの区間の連続的な
値［０，１］によって表わされる。メンバーシップ関数
μ_A(x) の一例が図１(A) に示されている。

【００１５】メンバーシップ関数回路は，ある値の変数
ｘが入力として与えられたときに，その変数ｘがファジ
ィ集合Ａに属する度合いを表わす値μ_A(x) を出力する
回路である。

【００１６】ファジィ論理回路（または装置）およびメ
ンバーシップ関数回路（または装置）を用いたファジィ
制御システムの概念の一例が図２に示されている。

【００１７】ファジィ制御の応用の一例として，従来か
ら人間が豊富な経験と感とに基づいて操作ないしは制御
していた系の制御を自動化することが考えられている。
人間の行なってきた制御の大系はきわめて複雑である
が，それを単純化していくと，いくつかのまたは数多く
の経験則の組合せとして把握することができる。この経
験則は，「〇〇（の状態等）が××であるならば，△△
（の状態等）を□□せよ」と端的に表現することができ
る。この経験則をもう少し複雑にして，「〇〇が××
で，かつ（または）〇×が×〇であるならば，△△を□
□せよ」と発展させるとより一般的となる。この一般的
な経験則の命題形式をファジィ制御システムでは制御則
またはファジィ推論ルールもしくはIf,then ルールと呼
ぶ。

【００１８】フィードバック制御システムの用法にした
がって，被制御系の出力ｅおよびその偏差Δｅを制御入
力とし，被制御系に与える制御出力をΔｕとする。

【００１９】図２において，制御則の一例として，制御
則１「ｅが負の小さな値で，かつΔｅが正の小さな値な
らば，Δｕを正の小さな値にせよ」が与えられている。
この制御則１を，ｅ＝ＮＳ and Δｅ＝ＰＳ → Δｕ＝ＰＳと表現する。ここでＮＳは負の小さな値（negative sma
ll）を，ＰＳは正の小さな値（positive small）を，an
d は「かつ」をそれぞれ意味している。

【００２０】制御則２として「ｅが正の小さな値で，か
つΔｅが負の小さな値ならば，Δｕを負の小さな値にせ
よ」が与えられている。これは次のように表現される。

【００２１】ｅ＝ＰＳ and Δｅ＝ＮＳ → Δｕ＝ＮＳ

【００２２】その他にもいくつかの，ないしは多数の制
御則が設定されている。

【００２３】制御則１における「ｅが負の小さな値」を
判断する上で，与えられた制御入力ｅ＝ｅ₀がどの程度
の度合いで負の小さな値であるといえるのか，という設
問に対する答がメンバーシップ関数１_A＜ＭＳ関数１_A
＞によって与えられる。メンバーシップ関数１_Aはメン
バーシップ関数回路（図示略）から得られ，制御入力ｅ
が「負の小さな値の集合」に属する度合いを表わしてい
る。図２にはメンバーシップ関数１_Aとして，ｅが負の
ある値でピークをもつ三角形状の関数が与えられてお
り，この関数１_Aによると，ある制御入力ｅ＝ｅ₀＝-
0.2がこの集合に属する度合い（適合度）は 0.8であ
る。

【００２４】同じように，制御入力Δｅが「正の小さな
値の集合」に属する度合いを表わすメンバーシップ関数
１_B＜ＭＳ関数１_B＞が図２に示されている。この関数
１_BもまたΔｅがある正の値のときにピークとなる三角
形状のものである。図示しないメンバーシップ関数回路
から出力されるこのメンバーシップ関数１_Bによると，
ある制御入力Δｅ＝Δｅ₀＝+0.1がこの集合に属する度
合いは0.6 である。

【００２５】制御則１における「ｅが負の小さな値でか
つΔｅが正の小さな値」の「かつ」の条件は一般にはフ
ァジィ論理積(MIN) で演算される。この演算MIN は，具
体的には，その２つの変数のうちの小さい方を選択する
ものである。したがって，上述のメンバーシップ関数１
_Aの値0.8 と同１_Bの値0.6 とから，MIN の演算結果を
表わすものとして0.6 が得られる。

【００２６】制御則１における「Δｕを正の小さな値に
せよ」という指令もまたメンバーシップ関数＜原指令１
＞で与えられる。この原指令１を表わす関数もまた，Δ
ｕがある正の値のときにピーク値１となる三角形状のも
のが一例として示されている。原指令１を表わす関数
は，メンバーシップ関数発生回路（図示略）から発生す
る。

【００２７】制御則１における「ならば」は，たとえば
乗算によって実行される。上述のMIN 演算によって値0.
6 が得られている。原指令１の関数にこの0.6 を乗じる
と，ピーク値が0.6 の三角形状の関数＜指令１＞がつく
られる。

【００２８】「ならば」の演算をMIN によって行なうよ
うにしてもよい。この場合には，破線で示すような台形
状の関数が指令１として得られるであろう。

【００２９】制御則２においても同じように，与えられ
た制御入力ｅおよびΔｅにこの制御則２を適用すること
により，＜指令２＞が作成される。他の制御則の適用に
よって同じように他の指令も作成されよう。

【００３０】１つの被制御系に対して上述のように複数
の制御則が設定されるのが一般的である。これらの制御
則から導かれたそれぞれの指令が，制御出力Δｕを最終
的に得るために利用される。そこで，各制御則から導か
れた指令についてファジィ論理和(MAX) の演算が行なわ
れる。図２に示された＜推論結果＞のグラフは，＜指令
１＞と＜指令２＞のMAX 演算結果を示している。そのう
ち実線のグラフは，各制御則の「ならば」の条件として
乗算が用いられたもの，破線のグラフは「ならば」の条
件としてMIN の演算が行なわれたものをそれぞれ示して
いる。

【００３１】このような推論結果を用いて，最後に制御
出力Δｕが決定される。これをデファジフィケーション
（defuzzification)という。メンバーシップ関数の生成
を含めて上述の各演算は，ファジィ論理にしたがって
「あいまいさ」を包含した状態で行なわれているが，こ
の段階においては確定した１つの値をもつ制御出力Δｕ
を決定しなければならない。

【００３２】デファジフィケーションは，たとえば＜推
論結果＞を示す関数の重み付き平均をとることによっ
て，すなわち重心の位置を求めることによって行なうこ
とができる。この実施例では，最終的に制御出力Δｕ＝
Δｕ₀＝+0.1に決定されている。「ならば」の演算とし
てMIN が行なわれた場合にも，ほぼ同じ結果が得られる
であろう。

【００３３】＜指令１＞の重心の位置と＜指令２＞の重
心の位置とを先に求め，これら２つの位置のさらに重み
つき平均をとることによってデファジフィケーションを
行なってもよい。

【００３４】メンバーシップ関数１_A，１_B等は可変で
あることが好ましい。すなわち，上述のようにして決定
された制御出力Δｕによって被制御系の制御を継続する
過程において，制御が適確に行なわれているかどうかを
監視する。もし最適な制御が行なわれていなければ，メ
ンバーシップ関数（その値またはグラフの形）を変更し
て，最適な制御を可能とするメンバーシップ関数を追求
していく。これを一般に「学習機能」という。

【００３５】(2) 学習機能を備えたファジィ・システム
の概念（図３）図３は，上述したような学習機能を備えたファジィ・シ
ステムの一例を概略的に示している。

【００３６】何らかの物理的入力，たとえば上述の制御
入力やキー入力されたデータ等が，入力変換回路11によ
って必要に応じて正規化され，または適当な形態の信号
に変換される。この変換回路11は場合によっては不要と
なろう。

【００３７】メンバーシップ関数回路群12には，パラメ
ータ可変のメンバーシップ関数回路が多数設けられてお
り，変換回路11からの入力信号に応じて所定のものが１
または複数個選択され，かつ入力信号に応じたメンバー
シップ関数を表わす信号が出力される。

【００３８】他方，１または複数のメンバーシップ関数
を発生する回路15が設けられている。これらの回路12お
よび15からのメンバーシップ関数出力はファジィ論理回
路網13に入力し，ここで所定のファジィ論理にしたがっ
た演算が行なわれ，その演算結果が出力される。この回
路網13の論理およびメンバーシップ関数発生回路15のパ
ラメータも必要に応じて変更できるものであることが好
ましい。

【００３９】ファジィ論理回路網13から出力されるファ
ジィ情報はそのまま出力となることもあるが，場合によ
っては上述のデファジフィケーション回路14によって何
らかの決定が行なわれ，これが出力となる。

【００４０】この出力は，表示されたり，上述の制御出
力Δｕとなったり，種々の用途に用いられよう。

【００４１】ファジィ論理回路網13またはデファジフィ
ケーション回路14の出力は，参照（基準，標準）入力と
比較される。この参照入力は，学習の正解を表わすもの
であり，たとえば熟練したエキスパート，ディジタル・
コンピュータによるシミレーション等によって与えられ
るであろう。

【００４２】制御，記憶回路16は，上記比較結果に応じ
て，その偏差が零になるように，メンバーシップ関数回
路群12およびメンバーシップ関数発生回路15の各メンバ
ーシップ関数の形状や重みを含むパラメータ等を変えた
り，ファジィ論理回路網13内の論理関数の種類や接続を
変更したりする。

【００４３】このようにして，このファジィ・システム
は学習することによって，常に正しい出力（正解）を発
生するように調整，変更されていく。

【００４４】(3) 種々のタイプのメンバーシップ関数と
それらの定義（図４）メンバーシップ関数は，一般的には，図１(A) にその一
例が示されているように，曲線で表現されることが多
い。しかし，曲線で表現されるべきかどうかはメンバー
シップ関数にとって本質的なことではない。メンバーシ
ップ関数のより重要な特徴は，それが０〜１までの連続
的な値をとるということである。

【００４５】他方，実際上の観点からいうと，図１(B)
に示されているように，メンバーシップ関数を直線の折
線で表現する方が取扱いが容易であり，少数のパラメー
タでメンバーシップ関数を特性づけることができ，さら
に設計，設定も簡単となる。しかも，メンバーシップ関
数を折線で表わしても，上記の特徴が失なわれることは
ない。

【００４６】したがって，以下の説明では，すべてのメ
ンバーシップを直線またはその折線で表現することとす
る。

【００４７】図１(B) に示されたメンバーシップ関数は
一例にすぎない。メンバーシップは他に多くのタイプの
ものがある。以下にそれらの定義について説明する。

【００４８】図４および図５には，10種類のメンバーシ
ップ関数が示されている。

【００４９】第１のものは（図４(A) ），変数ｘの値に
関係なく常に０の値をとる関数であり，これをφ関数と
定義する。

【００５０】第２のものは（図４(B) ），常に１の値を
とる１関数と定義されるものである。

【００５１】第３のものは（図４(C) ），変数ｘが小さ
い領域では１の値をとり，ある値Ｚ_Bに達すると，一定
の勾配で減少し，遂に０に達し，ｘがそれよりも大きい
領域では常に０の値をとる関数である。すなわち変数Ｘ
軸上に１つの下り勾配をもつ。これはＺ関数と名付けら
れる。ｘ＝Ｚ_Bをブレーク・ポイントと呼ぶ。勾配は任
意の値をとりうる。Ｚ関数はブレーク・ポイントＺ_Bと
勾配とによって規定することができる。Ｚ_B＝０，Ｚ_B
＜０であっても，これをＺ関数に含ませる。

【００５２】第４のものは（図４(D) ），Ｚ関数を反転
した形のものであり，これをＳ関数と定義する。すなわ
ち，Ｘ軸上に１つの上り勾配をもつ。Ｓ関数もブレーク
・ポイントＳ_Bと勾配とによって規定される。

【００５３】第５のものは（図４(E) ），π関数と呼ば
れるもので，変数ｘがある領域にあるときに１の値をと
り，ｘがブレーク・ポイントＳ_B2より小さくなるかまた
はＺ_B2より大きくなると一定の勾配で減少し，遂には０
の値をとり，それよりもｘが小さいおよび大きい領域で
は常に０である関数である。台形状の関数ということも
できる。π関数は２つのブレーク・ポイントＳ_B2，Ｚ_B2
と勾配とによって特徴づけられる。

【００５４】特殊な場合にはＳ_B2＝Ｚ_B2となり，鎖線で
示すように三角形状になる。

【００５５】第６のものは（図５(F) ），π関数を反転
したＵ関数と定義されるものである。１つの谷をもつ関
数ということもできる。Ｕ関数は，２つのブレーク・ポ
イントＺ_B1，Ｓ_B1および勾配によって規定される。特殊
な場合には鎖線で示す形となる（Ｚ_B1＝Ｓ_B1）。

【００５６】メンバーシップ関数の形はさらに複雑にな
る。

【００５７】第７番目のものは（図５(G) ），台形関数
（π関数）に，それよりもｘの大なる領域において上り
勾配の関数（Ｓ関数）を組合せたものであり，Ｎ関数と
定義される。これはまた見方をかえて，谷をもつ関数
（Ｕ関数）に，それよりもｘの小なる領域において上り
勾配の関数（Ｓ関数）を組合せたものということもでき
る。いずれにしても，このＮ関数は３つのブレーク・ポ
イントＳ_B2，Ｚ_B2，Ｓ_B1および勾配によって規定され
る。

【００５８】第８番目のものは（図５(H) ），Ｎ関数を
反転したものであってИ関数と定義される。これもまた
３つのブレーク・ポイントＺ_B1，Ｓ_B2，Ｚ_B2および勾配
によって規定される。

【００５９】第９番目のものは（図５(I) ），Ｗ関数と
呼ばれ，これは，谷をもつ関数（Ｕ関数）を２つ組合せ
たものということもできるし，台形の関数（π関数）に
下り勾配をもつ関数（Ｚ関数）と上り勾配をもつ関数
（Ｓ関数）を組合せたものということもできるし，さら
にＮ関数にＺ関数を組合せたものまたはИ関数にＳ関数
を組合せたものということも可能である。いずれにして
もＷ関数は，４つのブレーク・ポイントＺ_B1，Ｓ_B2，Ｚ
_B2，Ｓ_B1および勾配によって規定される。

【００６０】最後のものは（図５(J) ），Ｗ関数を反転
したもので，Ｍ関数と定義される。これもまた４つのブ
レーク・ポイントＳ_B1，Ｚ_B2，Ｓ_B2，Ｚ_B1および勾配に
よって規定される。

【００６１】さらに上記の２以上の関数を適宜組合せる
ことにより，一層複雑にしたメンバーシップ関数も定義
されうることは容易に理解できよう。

【００６２】図４および図５においては，変数ｘの正の
領域のみが図示されているが，ｘの負の領域にも拡張で
きることはいうまでもない。この場合に，上述のブレー
ク・ポイントも一般的には負の値をとりうる。

【００６３】上り勾配，下り勾配，台形，谷等の勾配は
任意にとることが可能であるが，回路設計上は勾配を１
（または−１）とすることが最も簡素となる。後述する
ように勾配が１であっても，回路を使用するときに縦軸
および横軸のレンジを変えることにより任意の勾配を得
ることができる。勾配をあらかじめ定めておくと，上述
の10の関数は１または複数のブレーク・ポイントのみに
よって一義的に定めることが可能となる。

【００６４】(4) Ｚ関数回路（図６〜図９）図６はＺ関数を出力するメンバーシップ関数回路の一例
を示している。ここでは入力変数はＺ，Ｚ関数はｆ_Zで
表わされている。また，この回路は電流モードで動作
し，吸い込み入力，吐き出し出力の回路である。吸い込
み入力とは入力電流が回路に流入する形態であり，吐き
出し出力とは出力電流が回路から流出する形態をいう。
電流モードにおいては，変数および関数の正，負は電流
の方向によって，それらの絶対値は電流値によってそれ
ぞれ表わされる。

【００６５】図６のメンバーシップＺ関数回路は，ブレ
ーク・ポイントＺ_Bを表わす電流を与える電流源（回路
に吐き出し入力電流を与える）23と，電流ミラー（Ｃ
Ｍ）25と，１の値の電流を与える電流源（回路に吸い込
み入力電流を与える）26と，ダイオード28とから構成さ
れている。電流ミラー25は２個のＮ−MOS FET により構
成されている。図６の回路の各部分を流れる電流を表わ
すグラフが，電流の向きを示す矢印に対応して示されて
いる。また，出力電流ｆ_Zのグラフは図７に示されてい
る。

【００６６】入力端子21には入力変数Ｚ（Ｚ≧０とす
る）の値を表わす電流が流入している。入力端子21と電
流ミラー25の入力側との間にはワイヤードＯＲ24によっ
て電流源23が接続され，このワイヤードＯＲ24から値Ｚ
_B（Ｚ_B≧０とする）の電流が流出する。したがって，
ワイヤードＯＲ24から電流ミラー25に向かってＺとＺ_B
との差（Ｚ−Ｚ_B）を表わす電流が流れようとするが，
実際は電流ミラー25が逆方向電流に対して電流阻止ダイ
オードとして働くので，限界差（Ｚ＜ＢＤ＞Ｚ_B）の電
流が流れることになる（グラフ参照）。ここで＜ＢＤ＞
はファジィ限界差の演算を表わし（ただし，図面では通
常の用法にしたがってマイナスの符号を丸で囲んで示
す），限界差は次の内容をもつ。

【００６７】

【数１】

【００６８】電流ミラー25の出力側からは同じ値の吸い
込み電流が出力される。電流ミラー25の出力側と出力端
子22との間には電流源26がワイヤードＯＲ27によって接
続されている。したがって，ワイヤードＯＲ27では１−
（Ｚ＜ＢＤ＞Ｚ_B）の演算が行なわれ，この値の電流が
出力端子22から吐き出されるかまたは吸い込まれようと
する（グラフ参照）。しかしながら，ワイヤードＯＲ27
と出力端子22との間には，吐き出し出力に対して順方向
となるダイオード28が接続されているので，端子22に現
われようとする吸い込み出力電流は０となる。これは１
＜ＢＤ＞（Ｚ＜ＢＤ＞Ｚ_B）の演算と等価である。

【００６９】以上の動作をまとめると次のようになる。

【００７０】

【数２】

【００７１】この動作をグラフで表わしたのが，図７で
ある。このＺ関数の下り勾配は−１である。

【００７２】なお，ダイオード28はダイオード接続MOS
FET で代えることができる。

【００７３】入力電流Ｚが負の場合には（ただしＺ_B≧
０），電流ミラー25からワイヤードＯＲ24に向かって
（Ｚ＋Ｚ_B）の電流が流れようとするが，電流ミラー25
がこの電流の流出を阻止するので，電流ミラー25とワイ
ヤードＯＲ24との間に流れる電流は０である。したがっ
て，電流ミラーの出力電流も０であり，出力端子22には
電流源26の１の値の電流がそのまま吐き出される。

【００７４】ブレーク・ポイントＺ_Bが負の場合（ただ
しＺ≧０）には，ワイヤードＯＲ24から電流ミラー24に
（Ｚ＋｜Ｚ_B｜）の電流が流入するので，電流ミラー25
の吸い込み出力電流も（Ｚ＋｜Ｚ_B｜）となる。したが
って，出力は次のように表わされる。

【００７５】

【数３】

【００７６】式３は，Ｚ_Bが負側にくるように図７のグ
ラフをそのまま左シフトした動作を表わしている。

【００７７】ブレーク・ポイントＺ_Bおよび入力電流Ｚ
がともに負の場合には，ワイヤードＯＲ24から電流ミラ
ー25に向かって（｜Ｚ_B｜＜ＢＤ＞｜Ｚ｜）の電流が流
入する。したがって，電流ミラー25の吸い込み出力電流
も（｜Ｚ_B｜＜ＢＤ＞｜Ｚ｜）で与えられ，吐き出し出
力電流は次式で表現される。

【００７８】

【数４】

【００７９】式４もまた，図７のグラフを左側にシフト
した状態を表現している。

【００８０】このようにして，図６の回路はすべてのＺ
の値およびＺ_Bの値に対して適用可能である。

【００８１】図８は，バイポーラ・トランジスタ・アレ
イ（ROHM社製TA78）を用いて実現したＺ関数回路を示し
ている。図６の電流源，電流ミラー等に対応する回路に
は同一符号が付けられている。また，図６の入力端子21
に代えて入力回路21Ａが，出力端子22に代えて出力回路
22Ａが設けられている。ダイオード28としては，NPNト
ランジスタ（TA78中の１個）のベース・エミッタ間のダ
イオードが利用されている。

【００８２】図９は，図８の回路を用いて測定した実験
結果を示している。３つの異なるＺ_B（パラメータ）に
ついて実験が行なわれた。入力電流Ｚ，ブレーク・ポイ
ント電流Ｚ_B，１の値の電流および出力電流ｆ_Zは，そ
れぞれの回路における抵抗の降下電圧として測定され
た。ｆ_Z＝10μA がμ＝１に，ｆ_Z＝０μA がμ＝０に
それぞれ対応している。

【００８３】このグラフから分るように，図８の回路は
きわめてすぐれた直線性を有しているとともに，回路構
成も簡素である。このようなすぐれた直線性は，電圧モ
ードの簡単な回路では実現不可能であり，これが，電流
モードの回路でメンバーシップ関数回路を実現した大き
な理由でもある。また，図８の回路では電流ミラーが使
用されているので温度安定性がよく，電流源を除いて抵
抗を使用していないから集積化に適している等の特徴が
ある。

【００８４】また，図８および図９からも分るように，
Ｚ関数回路はMOS FET のみならずバイポーラ素子によっ
ても，実用性のきわめて高いものが実現できる。

【００８５】(5) Ｓ関数回路（図10〜図13）メンバーシップＳ関数回路の一例が図10に示されてい
る。入力変数（入力電流）はＳで，Ｓ関数出力（出力電
流）はｆ_Sでそれぞれ示されている。ブレーク・ポイン
トを表わす電流Ｓ_Bは電流源33によって，値１を表わす
電流は電流源36によってそれぞれ与えられる。

【００８６】Ｓ関数回路とＺ関数回路との基本的な相違
は，ワイヤードＯＲ34（図６のワイヤードＯＲ24に対
応）に入力する電流の向きにある。このワイヤードＯＲ
34には，入力電流Ｓが吐き出し入力として，またブレー
ク・ポイント電流Ｓ_Bが吸い込み入力として与えられて
いる。このために，入力端子31に与えられる吸い込み入
力電流は電流ミラー39によってその向きが反転されてい
る。また，ブレーク・ポイント電流源33は回路に対して
吸い込み入力を与えるものとなっている（図６の電流源
23と比較せよ）。

【００８７】ワイヤードＯＲ34と電流ミラー35とにより
Ｓ_B＜ＢＤ＞Ｓの演算が行なわれる。さらに，ワイヤー
ドＯＲ37によって１−（Ｓ_B＜ＢＤ＞Ｓ）の演算が行な
われる。ダイオードとして作用するダイオード接続MOS
FET 38によって吸い込み出力方向の電流が阻止されるか
ら，結局出力電流としてｆ_S＝１＜ＢＤ＞（Ｓ_B＜ＢＤ
＞Ｓ）を表わす吐き出し出力電流が得られる。この出力
電流のグラフが図11に示されている。

【００８８】このＳ関数回路において，ブレーク・ポイ
ントＳ_Bを負の値に設定することも可能であるが，Ｓ_B
＜０の場合には，Ｓ≧０の領域では出力電流ｆ_Sは常に
１の値をとるので，Ｓ_Bを負に設定することに格別の意
味を見い出すことはできない。Ｓ_B＝０とすれば足り
る。

【００８９】バイポーラ・トランジスタを用いて実現し
たＳ関数回路が図12に示されている。この図において
も，図10に示すものと同一機能をもつ回路については同
一符号が付けられている。符号31Ａは入力端子31に対応
する入力回路であり，符号32Ａは出力端子32に対応する
出力回路である。図12の回路の測定された特性（Ｓ_Bを
パラメータとする）が図13に示されている。このＳ関数
回路もすぐれた直線を有していることが分る。

【００９０】 (6) 使用時における勾配の任意設定（図14，図15）図３において変換回路11が示されているように，一般に
メンバーシップ関数の議論においては，物理的量の入力
値をその最大値（または回路の許容値）を用いて正規化
し，その正規化された値が入力値として用いられる。た
とえば，身長Ｈを取扱う場合には，その最大値（たとえ
ば２ｍ）Ｈ_maxを用いて，身長入力が，Ｈ／Ｈ_maxで正
規化される。

【００９１】一例として，集合「背の高い人」のメンバ
ーシップ関数μ_SHが図14(A) にＳ関数として，集合「背
の低い人」のメンバーシップ関数μ_ZHが図14(B) にＺ関
数としてそれぞれ示されている。これらのメンバーシッ
プ関数の横軸（変数）はＳ＝Ｈ／Ｈ_max，Ｚ＝Ｈ／Ｈ
_maxとして表現されている。

【００９２】したがって，回路上において，最大値Ｈ
_maxを何μＡに対応させ，関数のグレード１を何μＡに
対応させるかによって，メンバーシップ関数の実効的な
勾配，すなわちＳ関数の上り勾配およびＺ関数の下り勾
配を任意の値に設定することが可能である。上述した電
流ミラーを用いたＺ関数回路およびＳ関数回路では，
（出力電流）／（入力電流）の勾配は必ず−１または１
となっているが，その使い方次第で任意の勾配を得るこ
とができる訳である。

【００９３】勾配を実質的に変化させた例がＺ関数を用
いて図15に示されている。図15(A)は，Ｈ_maxを100 μ
Ａに，グレード１を10μＡにそれぞれ対応させたときの
集合「背の低い人」のメンバーシップ関数を示してい
る。このようなメンバーシップ関数に対して勾配をその
1/2 にしたいときには，図15(B) に示すように，Ｈ_max
を50μＡに対応させればよい。また，勾配を1/4 にした
いときには，図15(C) に示すように，Ｈ_maxを25μＡに
対応させればよい。

【００９４】以上のようにして，上述したメンバーシッ
プ関数発生回路の勾配が＋１または−１に固定されてい
たとしても，その使い方次第で任意の勾配を設定できる
ことが分る。

【００９５】(7) 勾配の切替制御（図16〜図19）回路構成上においてメンバーシップ関数の勾配を変化さ
せることも可能であることを次に説明する。

【００９６】図16は，図６に示されたＺ関数回路におけ
る電流源23，ワイヤードＯＲ24および電流ミラー25を取
出し，電流ミラー25を変形して電流ミラー25Ａとした構
成を示している。

【００９７】電流ミラー25Ａは，面積の等しい２つの出
力用ドレインをもつ電流ミラー41と，これら２つの出力
用ドレインの並列接続をスイッチングするためのＮ−MO
S FET 42とから構成されている。FET 42は制御端子43に
与えられる制御信号Ｖ_Cによってオン，オフ制御され
る。

【００９８】この電流ミラー25Ａの出力信号Ｚ＜ＢＤ＞
Ｚ_Bのグラフが図17に示されている。制御信号Ｖ_CをＬ
レベルにすると，FET 42はオフであるから，電流ミラー
25Ａの出力電流の勾配は１である。この場合には，電流
ミラー25Ａは図６に示された電流ミラー25と同じ機能を
もつ。制御信号Ｖ_CをＨレベルにすると，FET 42がオン
となり，電流は２つの出力用ドレインに流れ，結果的に
２倍の出力電流が流れることになるから，その勾配は２
となる。

【００９９】したがって，このような電流ミラー25Ａを
図６の電流ミラー25に代えて用いると，制御信号Ｖ_Cの
レベルによって勾配を切替えることのできるＺ関数回路
が実現する。勾配が２となったときのＺ関数回路の入，
出力特性が図７に破線で示されている。

【０１００】２種類の勾配に限られることなく任意の数
の勾配を切替えることが可能である。図18は，Ｓ関数回
路の一部を示すものであり，ここでは図10の電流ミラー
35が電流ミラー35Ａで置替えられている。電流ミラー35
Ａにおいて，電流ミラー44は３つの出力用ドレインをも
ち，これらの出力用ドレインは並列に接続されていると
ともに，そのうちの２つにスイッチング素子としてのFE
T 45，46が接続されている。FET 45，46はそれらの制御
端子47，48に与えられる制御信号Ｖ_C1，Ｖ_C2によってオ
ン，オフ制御される。

【０１０１】図19に示すように，２つのFET 45，46の両
方がオフ（Ｖ_C1＝Ｖ_C2＝Ｌ）の場合には出力電流の勾配
は−１であり，いずれか一方がオンとなると（Ｖ_C1＝
Ｈ，Ｖ_C2＝ＬまたはＶ_C1＝Ｌ，Ｖ_C2＝Ｈ）勾配は−２，
両方がオンになると（Ｖ_C1＝Ｖ_C2＝Ｈ）勾配は−３とな
る。

【０１０２】(8) プログラマブル・マルチ・メンバーシ
ップ関数回路（図20〜図22）上述した10個のファジィ・メンバーシップ関数のうちＭ
関数を除く９個の関数を自由にプログラムできる（また
は外部から制御できる）マルチ・メンバーシップ関数回
路が図20に示されている。この関数回路は，マルチ・フ
ァンアウト回路50，第１のＺ関数回路（No.1）51，第２
のＺ関数回路（No.2）52，第１のＳ関数回路（No.1）5
3，第２のＳ関数回路（No.2）54，MIN （ファジィ論理
積）回路55およびMAX （ファジィ論理和）回路56から構
成されている。変数（入力）はｘで，最終的に得られる
関数（出力）はｆ_Xで与えられている。

【０１０３】マルチ・ファンアウト回路50は，１つの入
力電流ｘから，これと同じ値でかつ同じ向きの複数（こ
こでは４つ）の電流ｘを生成するものであり，その具体
的構成の一例が図21に示されている。この回路は，入力
電流の向きを反転するための電流ミラー58と，この電流
ミラー58の出力側に接続され，入力電流と同じ値でかつ
逆向きの複数（４つ）の出力電流を発生する多出力（マ
ルチ・ドレイン）電流ミラー59とから構成されている。

【０１０４】マルチ・ファンアウト回路50の４つの出力
電流ｘはそれぞれＺ関数回路51，52，Ｓ関数回路53，54
に入力している。Ｚ関数回路51，52はそれぞれ図６に示
すものと同じであり，それらのブレーク・ポイントはＺ
_B1，Ｚ_B2で，出力電流はｆ_ZX1，ｆ_ZX2でそれぞれ表わ
されている。Ｓ関数回路53，54はそれぞれ図10に示すも
のと同じであり，それらのブレーク・ポイントはＳ_B1，
Ｓ_B2で，出力電流はｆ_SX1，ｆ_SX2でそれぞれ表現され
ている。したがって，勾配はここでは１，−１である。

【０１０５】第２のＺ関数回路52の出力ｆ_ZX2および第
２のＳ関数回路54の出力ｆ_SX2はMIN 回路55に与えられ
る。図22(A) に示されているように，これらの回路52，
54のブレーク・ポイントがＳ_B2≦Ｚ_B2の条件を満たした
とすると，これらの回路52，54の出力のMIN 演算結果は
台形上の関数すなわちπ関数となる。このπ関数（MIN
回路55の出力）をｆ_πxで表わす。MIN 演算は，複数の
入力値（ここでは２入力値）のうち最も小さい値（小さ
い方の値）を選択する演算であるからである。

【０１０６】MIN 回路55の出力ｆ_πx，ならびに第１の
Ｚ関数回路51の出力ｆ_ZX1および第１のＳ関数回路53の
出力ｆ_SX1はMAX 回路56に与えられる。MAX は複数の入
力値の最も大きい値を選択する演算である。関数のグレ
ード１に対応する電流値をＩ_Oとする。図22(A) を再び
参照して，Ｚ_B1＋２Ｉ_O≦Ｓ_B2，Ｚ_B2≦Ｓ_B1−２Ｉ_Oの
条件を満足するようにこれらのブレーク・ポイントを選
択すると，MAX 回路56の出力はＷ関数を表わす。

【０１０７】これらの関数回路51〜54における電流ミラ
ー（図６の符号25，図10の符号35）を，勾配の切替可能
な電流ミラー（図16の電流ミラー25Ａなど）に置き換え
ることが可能である。このようにした場合の制御端子に
与えられる制御信号が図20にはＶ_Z1，Ｖ_Z2，Ｖ_S1，Ｖ_S2
で与えられている。これらの制御信号のレベル設定によ
って，たとえば図22(B) に示すようにＷ関数の４つの勾
配の任意のものを独立に１以外の値にすることが可能で
ある。図22(B) はＶ_Z1＝Ｖ_S2＝Ｈ，Ｖ_Z2＝Ｖ_S1＝Ｌに設
定した状態を示している。勾配の切替は以下に述べる任
意の関数においても可能であることはいうまでもない。

【０１０８】次に，図20の回路がブレーク・ポイント値
の設定に応じて９個のファジィ・メンバーシップ関数を
実現できることを示す。図４，図５および図22(A) を参
照して話を進める。

【０１０９】また，以下の説明でＨ_Iは入力電流の最大
値に上述のＩ_O（たとえば10μＡ）を加えた値（［最大
入力電流値］＋Ｉ_O）よりも大きな値に設定することを
意味し，Ｌ_Iは−Ｉ_O以下の値に設定することを意味す
る。D.C.はドント・ケア（Don't Care），すなわちいか
なる値でもよいことを示す。

【０１１０】図20の回路が９個の関数回路のそれぞれを
実現する条件は次の通りである。

【０１１１】φ関数Ｚ_B1＝Ｌ_I，Ｓ_B1＝Ｈ_I，Ｓ_B2＝Ｈ_I，Ｚ_B2＝D.C. または，Ｚ_B1＝Ｌ_I，Ｓ_B1＝Ｈ_I，Ｚ_B2＝Ｌ_I，Ｓ_B2＝D.C. １関数Ｚ_B1＝Ｈ_I，他（すなわちＺ_B2，Ｓ_B1，Ｓ_B2）はD.C. （ここでＺ_B1は，最大入力電流値よりも大きければよい
が，制御信号の種類を増大させないようにするために充
分条件としてＺ_B1＝Ｈ_Iとした。）または，Ｓ_B1＝Ｌ_I，他はD.C. （Ｓ_B1は０Ａ以下であればよいが，制御信号の種類の増
大を抑える意味でＳ_B1＝Ｌ_Iとした。）または，Ｓ_B2＝Ｌ_I，Ｚ_B2＝Ｈ_I，他はD.C. （上記と同じように，Ｓ_B2は０Ａ以下であればよく，Ｚ
_B2は最大入力電流以上であればよい。）Ｚ関数Ｓ_B1＝Ｈ_I，Ｓ_B2＝Ｈ_I，Ｚ_B2＝D.C. （この場合，Ｚ_B1がブレーク・ポイントとなる。）または，Ｓ_B1＝Ｈ_I，Ｚ_B2＝Ｌ_I，Ｓ_B2＝D.C. （この場合もＺ_B1がブレーク・ポイントとなる。）または，Ｓ_B1＝Ｈ_I，Ｓ_B2＝Ｌ_I，Ｚ_B1＝Ｌ_I （この場合，Ｚ_B2がブレーク・ポイントとなる。また，
Ｓ_B2は０Ａ以下であればよい。）Ｓ関数Ｚ_B1＝Ｌ_I，Ｚ_B2＝Ｌ_I，Ｓ_B2＝D.C. （この場合，Ｓ_B1がブレーク・ポイントとなる。）または，Ｚ_B1＝Ｌ_I，Ｓ_B2＝Ｈ_I，Ｚ_B2＝D.C. （この場合もＳ_B1がブレーク・ポイントとなる。）または，Ｚ_B1＝Ｌ_I，Ｓ_B1＝Ｈ_I，Ｚ_B2＝Ｈ_I （この場合はＳ_B2がブレーク・ポイントとなる。Ｓ_B2は
最大入力電流値よりも大きな値であればよい。） π関数Ｚ_B1＝Ｌ_I，Ｓ_B1＝Ｈ_I，Ｓ_B2≦Ｚ_B2 （ブレーク・ポイントはＳ_B2とＺ_B2である。Ｓ_B2＝Ｚ_B2
の場合には，図４(E) に鎖線で示すように三角形状とな
る。）Ｕ関数Ｓ_B2＝Ｈ_I，Ｚ_B2＝D.C. Ｚ_B1＋Ｉ_O≦Ｓ_B1−Ｉ_O （ブレーク・ポイントはＺ_B1とＳ_B1である。Ｚ_B1＋Ｉ_O
＝Ｓ_B1−Ｉ_Oの場合には，図５(F) に鎖線で示す形とな
る。）または，Ｚ_B2＝Ｌ_I，Ｓ_B2＝D.C. Ｚ_B1＋Ｉ_O≦Ｓ_B1−
Ｉ_O Ｎ関数Ｚ_B1＝Ｌ_I，Ｓ_B2≦Ｚ_B2≦Ｓ_B1−２Ｉ_O （ブレーク・ポイントはＳ_B2，Ｚ_B2，Ｓ_B1である。） И関数Ｓ_B1＝Ｈ_I，Ｚ_B1＋２Ｉ_O≦Ｓ_B2≦Ｚ_B2 （ブレーク・ポイントはＺ_B1，Ｓ_B2，Ｚ_B2である。）Ｗ関数Ｚ_B1＋２Ｉ_O≦Ｓ_B2≦Ｚ_B2≦Ｓ_B1−２Ｉ_O （上述した通りである。）

【０１１２】図20において，符号55で示された回路をMA
X 回路に，同56をMIN 回路にそれぞれ置きかえることに
よって，図４および図５の10関数のうちＷ関数を除く９
関数を実現できることは容易に理解できよう。

【０１１３】(9) MIN 回路とMAX 回路（図23〜図29）図20のプログラマブル・マルチ・メンバーシップ関数回
路で用いられているMIN （ファジィ論理積）回路および
MAX （ファジィ論理和）回路の詳細は，出願人による出
願（たとえば特願昭59−57121)に記載されているが，こ
こに簡単に説明しておく。

【０１１４】MIN 演算は次のように定義される

【０１１５】

【数５】

【０１１６】ここでμ_X，μ_Yはメンバーシップ関数を
それぞれ表わしている。

【０１１７】MIN 回路をMOS FET で実現した回路が図23
に示されている。入力電流は便宜的にμ_X，μ_Yで表わ
され，出力電流（MIN 演算結果）はμ_Zで与えられてい
る。

【０１１８】入力電流μ_Xは電流ミラー61でその向きが
反転される。入力電流μ_Yは電流ミラー66と67とからな
るマルチ・ファンアウト回路に入力し，これによって等
しい値の２つの電流μ_Yが生成される。

【０１１９】ワイヤードＯＲ62には吐き出し入力電流μ
_Xと吸い込み入力電流μ_Yとが与えられ，このワイヤー
ドＯＲ62は電流ミラー63に接続されている。電流ミラー
63はダイオードとしても作用し，ワイヤードＯＲ62と電
流ミラー63とによってファジィ限界差回路が構成されて
いる。したがって，電流ミラー63の吸い込み出力電流は
次式で与えられる。

【０１２０】

【数６】

【０１２１】同じように，ワイヤードＯＲ64とダイオー
ド65とによって限界差回路が構成され，このMIN 回路の
吐き出し出力電流は次式で与えられる。

【０１２２】

【数７】

【０１２３】式７は式５と同じである。

【０１２４】MIN 回路をパイポーラ・トランジスタによ
って構成した例が図24に示されている。図23の回路との
対比から，図24の回路がMIN 演算を行なうことは容易に
理解できよう。

【０１２５】図25は図24の回路の入出力特性の測定結果
を示している。一方の入力μ_Yがパラメータとして用い
られている。図24の回路において，PNP トランジスタと
してはTA57が，NPNトランジスタとしてはTA78がそれぞ
れ使用された。

【０１２６】図20において，MAX 回路56の入力は３つで
ある。一般に２入力のMAX 回路は簡単に構成することが
できる。３入力のMAX 回路を構成するには，図26に示さ
れているように，２入力のMAX 回路56Ａ，56Ｂを２段に
接続すればよい。

【０１２７】図27は，２入力のMAX 回路（56Ａまたは56
Ｂ）をMOS FET を用いて構成した例を示している。ファ
ジィMAX 演算は次式で定義される。

【０１２８】

【数８】

【０１２９】入力電流μ_Yは２出力電流ミラー71に入力
し，これによって入力電流と方向が逆の２つの電流μ_Y
が生成され，一方はワイヤードＯＲ72に入力し，他方は
電流ミラー75でその向きが再び反転されワイヤードＯＲ
74に与えられる。

【０１３０】ワイヤードＯＲ72には入力電流μ_Xも入力
している。ワイヤードＯＲ72とダイオード73とにより限
界差回路が構成されダイオード73からは次式で与えられ
る電流が出力され，ワイヤードＯＲ74に流れていく。

【０１３１】

【数９】

【０１３２】ワイヤードＯＲ74において，この電流μ_X
＜ＢＤ＞μ_Yに電流μ_Yが加算されるから，結局，出力
電流μ_Zは次のようになる。

【０１３３】

【数１０】

【０１３４】式10は式８と同じ内容を表わしている。

【０１３５】図28は，MAX 回路をバイポーラ・トランジ
スタで構成した例を示している。図28において，図27に
示すものと対応するものには同じ符号にＡを付けて示し
てある。図28の回路は図27の回路と全面的には対応して
いない。図27の２つの電流ミラー71，75が図28では３つ
の電流ミラー76，77，78によって置換されている。

【０１３６】複数のコレクタをもつバイポーラ・トラン
ジスタによって多出力電流ミラーを構成した場合に，い
ずれか少なくとも１つの出力用コレクタが開放されると
そのコレクタに飽和が生じ，他の出力用コレクタの出力
電流に誤差が生じる。いかなる場合にも多出力電流ミラ
ーのコレクタに飽和を生じさせないようにするために
は，ある程度のコレクタ・エミッタ電圧を確保すること
が必要である。図28の回路は，電流ミラー78のような入
力抵抗の小さい回路を多出力電流ミラー77のコレクタに
接続することにより，コレクタの飽和を防止している。
多出力電流ミラーにおけるコレクタの飽和を回避するた
めの対策については，出願人による特許出願，特願昭59
−263386に詳述されている。

【０１３７】図28のMAX 回路のμ_Yをパラメータとする
入出力特性の測定結果の一例が図29に示されている。

【０１３８】(10)簡略化されたプログラマブル・マルチ
・メンバーシップ関数回路（図30，図31）図30は，Ｓ関数回路を基調として簡略化されたプログラ
マブル・マルチ・メンバーシップ関数回路を示してい
る。ここでは，Ｐ−MOS FET が使用されている。したが
って，図10に示すＳ関数回路とは電流の向きが逆になっ
ている。また，入力電流はｘ_i，出力電流はＺで示され
ている。

【０１３９】多出力電流ミラー81は１つの入力電流ｘ_i
からこれと同じ値でかつ向きが逆の３つの電流ｘ_iを生
成する。これらの電流ｘ_iは以下に述べる３つの回路の
入力電流となる。

【０１４０】第１のＳ関数回路は，ワイヤードＯＲ84，
電流ミラー85，ワイヤードＯＲ87およびダイオード接続
MOS FET 88から構成されている。図10と対比すると，こ
れらの素子はワイヤードＯＲ34，電流ミラー35，ワイヤ
ードＯＲ37およびダイオード接続MOS FET 38にそれぞれ
対応する。ワイヤードＯＲ84にはブレーク・ポイントと
してｘ₁＋１の値の吐き出し入力電流が与えられてい
る。図10との対比から，および図30の電流の向きを示す
矢印に対応して表わされたグラフから，この第１のＳ関
数回路の動作は容易に理解できよう。

【０１４１】第２のＳ関数回路は，ワイヤードＯＲ94，
電流ミラー95，ワイヤードＯＲ97および電流ミラー98か
ら構成されている。電流ミラー98はダイオード作用とと
もに電流の向きを反転する作用をもつ。ブレーク・ポイ
ントはｘ₂であり，説明の便宜上，ｘ₂−１≧ｘ₁＋１
の条件を満たすものとする。

【０１４２】さらに，ブレーク・ポイントｘ₃（ｘ₃≧
ｘ₂）から上り勾配（勾配は１）の値をもつ関数（以
下，これを上り勾配関数という）を発生する回路が設け
られ，この回路は，ワイヤードＯＲ92とダイオード接続
MOS FET 93とから構成されている。ワイヤードＯＲ92
に，ｘ₃の値の吐き出し入力電流が与えられている。

【０１４３】この上り勾配関数回路の出力電流は，ワイ
ヤードＯＲ96において第２のＳ関数回路に入力してい
る。このワイヤードＯＲ96では，上り勾配関数回路の出
力電流が減算され，かつ電流ミラー98によって逆方向電
流が阻止されるので，電流ミラー98の出力電流はπ関数
を表わすものとなる（ブレーク・ポイントｘ₂，
ｘ₃）。

【０１４４】このπ関数を表わす電流は，ワイヤードＯ
Ｒ86において第１のＳ関数回路に入力し，そこを流れる
電流から減算される。したがって，出力電流Ｚは，あた
かもＳ関数からπ関数が減算された形となり，これはＮ
関数を表わしている。

【０１４５】図30の回路において，ダイオード接続MOS
FET 99および89が追加されている。これらのFET は次の
ように働く。すなわち，電流ミラー81とダイオード接続
MOSFET 93のソース・ドレイン間には，電流ミラー98お
よびダイオード接続MOS FET99のソース・ゲート間のし
きい値電圧が加わり，これらの正常な動作を可能にす
る。また，ダイオード接続MOS FET 99と電流ミラー98の
ソース・ドレイン間には２個のダイオード接続MOS FET
88と89のソース・ドレイン間の電圧（すなわち，これら
のしきい値の和）が加わり，正常な動作を可能にしてい
る。

【０１４６】図30の回路は，上述した10個の関数のうち
И関数，Ｗ関数およびＭ関数を除く７個の関数を，次の
ようにして実現することができる。

【０１４７】φ関数ｘ₁＝Ｈ_I，ｘ₂，ｘ₃＝D.C. （Ｈ_Iは，［最大入力電流］＋Ｉ₀に設定することを意
味する。Ｉ₀はグレード１に対応する電流値である。φ
関数の場合には，ｘ₁≧［最大入力電流］であればよ
い。）または，ｘ₂＝Ｌ_I，ｘ₃＝Ｈ_I，ｘ₁＝D.C. （Ｌ₁は−Ｉ₀に設定することを意味する。φ関数の場
合にはｘ₂≦０であればよい。またｘ₃≧［最大入力電
流］であればよい。）１関数ｘ₁＝Ｌ_I，ｘ₂＝Ｈ_I，ｘ₃＝D.C. または，ｘ₁＝Ｌ_I，ｘ₃＝Ｌ_I，ｘ₂＝D.C. Ｚ関数ｘ₁＝Ｌ_I，ｘ₃＝Ｈ_I （ｘ₃≧［最大入力電流］であればよい。ｘ₂−１がブ
レーク・ポイントとなる。）Ｓ関数ｘ₂＝Ｈ_I，ｘ₃＝D.C. （ｘ₁＋１がブレーク・ポイントとなる。）または，ｘ₁＝Ｌ_I，ｘ₂＝Ｌ_I （ｘ₂≦０であればよい。ｘ₃＋１がブレーク・ポイン
トとなる。） π関数ｘ₃＝Ｈ_I （ｘ₃≧［最大入力電流］であればよい。ｘ₁＋１，ｘ
₂−１がブレーク・ポイント。）Ｕ関数ｘ₁＝Ｌ_I （ｘ₂，ｘ₃がブレーク・ポイント。）Ｎ関数上述の条件，すなわちｘ₁＋２≦ｘ₂≦ｘ₃＋２

【０１４８】図30の回路はＳ関数回路を基調としてい
る。Ｚ関数回路を基調とすることによっても，簡略化さ
れたプログラマブル・マルチ・メンバーシップ関数回路
を実現することができる。すなわち，図31(A) に示すよ
うな値をもちかつｘ₁をブレーク・ポイントとするＺ関
数回路を上述の第１のＳ関数回路に代えて設ける。そし
て，このＺ関数から，図31(B) に示すようなπ関数を減
算すれば，図31(C) に示すようにИ関数出力が得られ
る。ただし，ｘ₂≦ｘ₃≦ｘ₁−１が条件である。

【０１４９】このような回路においては，ｘ₁，ｘ₂，
ｘ₃の条件を変えることにより，上記10関数のうちИ関
数，Ｗ関数およびＭ関数を除く７種類の関数が実現でき
るのは容易に理解できよう。

【０１５０】(11)拡張されたプログラマブル・マルチ・
メンバーシップ関数回路（図32〜図34）図32は，図30のメンバーシップ関数回路を拡張したもの
である。拡張には２つの意味がある。その１つは，２種
類のグレードα，βを設けた点である。上述のすべての
回路においては，最大グレード（メンバーシップ関数値
の最大値）は常に１に固定されていたが，１〜０の間で
可変な値α，βが新たなグレード・パラメータとして用
意されている。もう１つは，図32の出力電流Ｚのグラフ
からも分るように，新たなグレード・パラメータの導入
にともなってＭ型の変形ともいうべき新しいメンバーシ
ップ関数形態を創設した点にある。

【０１５１】図32において，図30に示すものと同一素子
には同一符号にＡを添えて示してある。以下，図30に示
すものと異なる点についてのみ説明する。

【０１５２】多出力電流ミラー81Ａは４つの入力電流ｘ
_iを生成するものとなっている。

【０１５３】第１のＳ関数回路において，ワイヤードＯ
Ｒ84Ａには値ｘ₁の吐き出し入力電流が与えられてい
る。ワイヤードＯＲ87Ａには電流源（図示略）からαの
値の吐き出し入力電流が与えられている。

【０１５４】第１のＳ関数回路の２つのワイヤードＯＲ
87Ａと86Ａとの間に，新たにワイヤードＯＲ89が設けら
れここに，新たに設けられた上り勾配関数回路（第１の
上り勾配関数回路）の出力電流が流入している。この第
１の上り勾配関数回路は，ワイヤードＯＲ82とダイオー
ド接続MOSFET 83とからなり，そのブレーク・ポイント
はｘ₄である。

【０１５５】したがって，第１のＳ関数回路と第１の上
り勾配関数回路とによって，第１のπ関数（ブレーク・
ポイントｘ₁，ｘ₄，グレードはα）が生成される。

【０１５６】第２のＳ関数回路において，そのワイヤー
ドＯＲ94Ａにはｘ₂＋βの吐き出し入力電流が与えら
れ，ワイヤードＯＲ97Ａにはβの吐き出し入力電流が与
えられている。

【０１５７】このＳ関数回路に付属した上り勾配関数回
路（第２の上り勾配関数回路）のワイヤードＯＲ92Ａに
はｘ₃−βの吐き出し入力電流が与えられている。電流
ミラー99はβの吐き出し入力を吸い込み入力に反転する
ためのものである。

【０１５８】ワイヤードＯＲ94Ａ，97Ａおよび92Ａに与
えられるβの値の３つの入力電流は，多出力電流ミラー
（図示略）によって生成することができるのはいうまで
もない。

【０１５９】第２のＳ関数回路および第２の上り勾配回
路によって，ｘ₂＋βおよびｘ₃−βにブレーク・ポイ
ントをもちかつグレードがβの第２のπ関数が発生す
る。

【０１６０】上述の第１のπ関数から第２のπ関数がワ
イヤードＯＲ86Ａで減算される結果，最大グレードがα
で中央部にβのへこみをもつＭ関数が得られる。ただ
し，α≧β，ｘ₁≦ｘ₂，ｘ₂＋２β≦ｘ₃≦ｘ₄の条
件が必要である。

【０１６１】図32の回路は，上述の10関数のうちＷ関数
を除く９関数を生成するように制御することが可能であ
ることに加えて，αとβの設定によってそれらの変形を
つくることもできる。

【０１６２】念のために，９関数からφ関数と１関数を
除く６つの関数を発生させる充分条件について示してお
く。

【０１６３】Ｚ関数ｘ₁＝ｘ₂＝ｘ₃＝Ｌ_I，α＝１，β＝D.C. （ｘ₄がブレーク・ポイントとなる。）または，ｘ₁＝Ｌ_I，α＝１，β＝１，ｘ₃＝ｘ₄＝Ｈ
_I （ｘ₂がブレーク・ポイントとなる。）Ｓ関数ｘ₂＝ｘ₃＝ｘ₄＝Ｈ_I，α＝１，β＝D.C. （ｘ₁がブレーク・ポイントとなる。）または，ｘ₁＝ｘ₂＝Ｌ_I，α＝β＝１，ｘ₄＝Ｈ_I （ｘ₃がブレーク・ポイントとなる。） π関数 α＝１，β＝０，ｘ₂，ｘ₃＝D.C. （ｘ₁，ｘ₄がブレーク・ポイントとなる。）または，ｘ₃＝ｘ₄＝Ｈ_I，α＝β＝１（ｘ₁，ｘ₂がブレーク・ポイントとなる。）または，ｘ₁＝ｘ₂＝Ｌ_I，α＝β＝１（ｘ₃，ｘ₄がブレーク・ポイントとなる。）Ｕ関数ｘ₁＝Ｌ_I，ｘ₄＝Ｈ_I，α＝β＝１（ｘ₂，ｘ₃がブレーク・ポイントとなる。）Ｎ関数ｘ₄＝Ｈ_I，α＝β＝１（ｘ₁，ｘ₂，ｘ₃がブレーク・ポイントとなる。） И関数ｘ₁＝Ｌ_I，α＝β＝１（ｘ₂，ｘ₃，ｘ₄がブレーク・ポイントとなる。）Ｍ関数 α≦ｘ₁≦ｘ₂，ｘ₂＋２β≦ｘ₃≦ｘ₄，α＝β＝１（ｘ₁，ｘ₂，ｘ₃，ｘ₄がブレーク・ポイントとな
る。）

【０１６４】上記において，α，βを１以外の値にして
もよいのはいうまでもない。すなわちメンバーシップ関
数をグレード・プログラマブルとすることができる。

【０１６５】図32の回路もまたＳ関数を基調としている
が，Ｚ関数を基調とすることによっても，拡張されたプ
ログラマブル・マルチ・メンバーシップ関数回路を実現
できるのはいうまでもない。

【０１６６】図33は，図32の回路を変形し，勾配を１と
２との間で切換えることができるようにしたものであ
る。図32の電流ミラー85Ａ，95Ａは勾配切替可能な電流
ミラー85Ｂ，95Ｂでそれぞれ置換されている。これらの
電流ミラー85Ｂ，95Ｂは図16の電流ミラー25Ａ，図18の
電流ミラー35Ａと同じものである。

【０１６７】ダイオード接続FET 83，93Ａもまた，勾配
切替可能な電流ミラー83Ｂ，93Ｂで置きかえられかつ電
流の向きを修正するためにそれらの前段に電流ミラー83
Ｃ，93Ｃがそれぞれ設けられている。

【０１６８】ワイヤードＯＲ94Ａ，92Ａには簡略化のた
めにそれぞれ電流ｘ₂，ｘ₃が与えられている。

【０１６９】電流ミラー85Ｂ，83Ｂ，95Ｂ，93ＢはＰ−
MOS FET で構成されているから，それらの制御電圧信号
Ｖ_C1〜Ｖ_C4がＬレベルになるとスイッチング用FET がオ
ンとなり，勾配が２または−２となり，出力電流Ｚは図
34に破線で示す形となる。もちろん，制御電圧Ｖ_C1〜Ｖ
_C4は相互に独立に調整できるのはいうまでもない。

【０１７０】上述したパラメータのうちの値αはとくに
「重み」とも呼ばれ，この値αを変えることにより，ル
ールにおけるそのメンバーシップ関数の重みを表わして
いる。

【０１７１】(12)クリスプ集合に適用可能なＳ関数回路
（図35，図36）図35の回路は，Ｓ関数回路（図10または図33）をクリス
プ集合にも適用できるように改良したものである。また
ここでは，勾配の切替回路が設けられている。図10（ま
たは図33）との対比において，ワイヤードＯＲ104 が同
34（または84Ａ）に，切替可能な電流ミラー105 が電流
ミラー35（または85Ｂ）に，ワイヤードＯＲ107 が同37
（または87Ａ）に，ダイオード108 がダイオード接続FE
T 38（または88）にそれぞれ対応している。勾配の切替
は制御信号Ｖ_C1によって行なわれる。

【０１７２】したがって，ワイヤードＯＲ104 と電流ミ
ラー105 との間に接続されたスイッチング素子としての
Ｐ−MOS FET 106，およびワイヤードＯＲ107 と値αの
電流源（図示略）との間に並列に接続されたスイッチン
グ素子としてのＮ−MOS FET101 ，Ｐ−MOS FET 102 が
新たに設けられている。FET 102 ，106 は制御信号Ｖ_C2
によってオン，オフ制御される。FET 101 は，結節点10
9 の電位によって制御される。この結節点109 はワイヤ
ードＯＲ104 と値ｘ₁の電流源（図示略）との間に設け
られ，ここに流入，流出する電流の大小によってそのレ
ベルがＨまたはＬレベルに変化する。

【０１７３】ファジィ集合においては，あるものがファ
ジィ集合に属するかどうかは，属する度合いですなわち
１〜０の連続的な値で表わされる。したがって，この度
合いを表わすメンバーシップ関数は，上述してきたよう
に勾配のある部分をもっている。これに対して，クリス
プ集合では，あるものがクリスプ集合に属するかどうか
は１または０で明解に表わされる。クリスプ集合のメン
バーシップ関数は１から０または０から１に不連続に変
化する部分（無限大の勾配の部分）をもつ。

【０１７４】さて，図35において，制御電圧Ｖ_C2がＬレ
ベルの場合には，２つのFET 102 ，106 がオンである。
FET101 はFET 102 に並列に接続されているからそれが
オンであってもオフであっても，図35の回路はファジィ
集合メンバーシップＳ関数回路として働く。そして，制
御電圧Ｖ_C1がＨであれば勾配は１で，Ｌのときには勾配
が２となる。このときの入出力特性が図36に実線と破線
でそれぞれ示されている。

【０１７５】制御電圧Ｖ_C2がＨレベルになると，FET 10
6 ，102 はともにオフとなる。したがって，FET 106 が
オフであると，入力電流ｘ_iは電流ミラー105 には流入
せず，ワイヤードＯＲ104 から結節点109 に向って流れ
ることになる。FET 102 がオフであると，ワイヤードＯ
Ｒ107 に吐き出し入力電流αが与えられるかどうかはFE
T 101 の状態に依存する。

【０１７６】ｘ_i＜ｘ₁のときには，結節点109 の電位
はＬレベルであって，FET 101 はオフである。したがっ
て，出力電流ＺはＯである。ｘ_i≧ｘ₁になると，結節
点109 がＨレベルになり，FET 101 がオンとなる。電流
αはワイヤードＯＲ107 からFET 101 を通って流れる。
電流ミラー105 の出力電流は０であるから，結局，出力
電流Ｚはαに等しくなる。このようにして，図６に鎖線
で示すように，ｘ_i＝ｘ₁において０から１に反転する
出力Ｚが得られる。制御電圧Ｖ_C2がＨレベルのときは，
制御電圧Ｖ_C1のレベルはＨ，Ｌどちらでもよい。

【０１７７】Ｓ関数回路とＺ関数回路の相違は，上述し
たようにブレーク・ポイントを定める電流の向きが異な
るのみである。したがって，図35の回路の考え方をその
まま適用し，構成要素としてのMOS FET をＰタイプまた
はＮタイプに適宜選択することにより，クリスプ集合に
適用可能なＺ関数回路も同じように構成することができ
る。

【０１７８】(13)クリスプ集合に適用可能な上り勾配関
数回路（図37，図38）図37の回路は，図33に示されている勾配切替機能をもつ
上り勾配関数回路（ワイヤードＯＲ82，電流ミラー83Ｃ
および勾配切替可能な電流ミラー83Ｂからなる回路，ま
たはワイヤードＯＲ92Ａ，電流ミラー93Ｃおよび勾配切
替可能な電流ミラー93Ｂからなる回路）を，クリスプ集
合に適用できるように改良したものである。

【０１７９】図33との対比において，ワイヤードＯＲ10
2 は同82（または92Ａ）に，電流ミラー 103Ｃが同83Ｃ
（または93Ｃ）に，勾配切替可能な電流ミラー103 Ｂが
同83Ｂ（または93Ｂ）にそれぞれ対応している。ただ，
電流ミラー103 Ｃと勾配切替可能な電流ミラー103 Ｂの
接続順序は，電流ミラー83Ｃ（または93Ｃ）と勾配切替
可能な電流ミラー83Ｂ（または93Ｂ）の接続順序と前後
が逆になっている。またこれらの電流ミラーを構成する
FET のＰタイプとＮタイプとが入れかえられている。そ
うして，勾配切替可能な電流ミラー103 Ｂは２つの出力
用ドレインをもつ電流ミラー108 とその出力用ドレイン
のうちの１つをスイッチングするFET 109 とから構成さ
れている。FET 109 は制御信号Ｖ_C3によってオン，オフ
制御される。また，電流ミラー108 のゲート接続ドレイ
ンを開放するためのＮ−MOS FET107 が新たに加えられ
ている。このFET 107 は制御信号Ｖ_C4によって制御され
る。

【０１８０】図37の回路は，図16と対比するとその構成
がよく分る。図16に示された回路に，FET 107 および電
流ミラー103 Ｃが追加されているだけである。

【０１８１】制御信号Ｖ_C4がＨレベルの場合には，この
回路は図33のファジィ集合のための上り勾配回路と同じ
働きをする。すなわち，Ｖ_C4がＨであれば，FET 107 が
オンとなる。このときには，出力電流Ｚの傾きは制御信
号Ｖ_C3によって定まり，出力電流Ｚは図38に実線および
破線で示す入出力特性を示す。

【０１８２】制御電圧Ｖ_C4がＬレベルになるとFET 107
はオフとなる。FET 107 がオフとなることによって，FE
T 108 はもはや電流ミラーとして働くことはなく，単な
る増幅器となる。

【０１８３】ｘ_i＜ｘ₁の場合には，FET 108 のゲート
に流入する電流は０であるから，出力電流Ｚは当然に０
である。

【０１８４】ｘ_i≧ｘ₁になり，わずかの値でもFET108
に流入しようとする電流があると，これがFET 108 に
よって増幅され，その出力側には急峻に増大する電流が
流れる。したがって，図38に鎖線で示すように，ｘ_i＝
ｘ₁でほぼ垂直に立上る出力電流Ｚの入出力特性が得ら
れる。

【０１８５】図37の回路は，図39において用いられるの
で，特に符号110 が付けられている。

【０１８６】(14)クリスプ集合に適用可能なプログラマ
ブル・マルチ・メンバーシップ関数回路（図39）図39は，図35に示されたクリスプ集合に適用可能なＳ関
数回路の主要部100 および図37に示されたクリスプ集合
に適用可能な上り勾配関数回路110 を，図33に示された
拡張されたプログラマブル・マルチ・メンバーシップ関
数回路に適用してこれを改良することにより得られるク
リスプ集合に適用可能なプログラマブル・マルチ・メン
バーシップ関数回路を示している。

【０１８７】図39において，図33に示すものと同一物に
は同一符号が付けられている。また，図35の回路100 は
２つ用いられているのでこれを100 Ａ，100 Ｂで示し，
同様に図37の回路110 もまた２つ用いられているのでこ
れらが110 Ａ，110 Ｂで示されている。

【０１８８】回路に流れる電流を示す矢印に対応して示
されたグラフから，図39の回路においては，パラメータ
ｘ₁〜ｘ₄，α，βを変えることによりＭ関数をはじめ
として多くのタイプのファジィ・メンバーシップ関数を
表わす出力電流Ｚが得られることは容易に理解できよ
う。また，制御電圧Ｖ_C11〜Ｖ_C14，Ｖ_C21〜Ｖ_C24の
レベルを切替えることにより，勾配を変えることもでき
るし，多くのタイプのクリスプ・メンバーシップ関数を
発生させることも可能である。

【図面の簡単な説明】

【図１】(A) は一般的なメンバーシップ関数を示し，
(B) は直線で近似された実際的なメンバーシップ関数を
示している。

【図２】ファジィ制御システムの概念を示すものであ
る。

【図３】学習機能を備えたファジィ・システムの概念を
示すブロック図である。

【図４】(A) 〜(E) は種々のタイプのメンバーシップ関
数を示すグラフである。

【図５】(F) 〜(J) は種々のタイプのメンバーシップ関
数を示すグラフである。

【図６】MOS FET を用いて構成されたＺ関数回路を示す
回路図である。

【図７】図６に示すＺ関数回路の入出力特性を示すグラ
フである。

【図８】入出力特性の測定のためにバイポーラ・トラン
ジスタを用いて構成されたＺ関数回路を示す回路図であ
る。

【図９】測定された入出力特性を示すグラフである。

【図１０】MOS FET を用いて構成されたＳ関数回路を示
す回路図である。

【図１１】Ｓ関数回路の入出力特性を示すグラフであ
る。

【図１２】入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたＳ関数回路を示す。

【図１３】測定された入出力特性を示すグラフである。

【図１４】(A) ，(B) はメンバーシップ関数の実際的な
一例を示すグラフである。

【図１５】(A) 〜(C) はメンバーシップ関数およびその
変数と回路の入出力電流との対応のさせ方によって勾配
が任意に設定できる様子を示すグラフである。

【図１６】勾配を２つに切替えることのできるＺ関数回
路の一部を示す回路図である。

【図１７】図16に示す回路の入出力特性を示すグラフで
ある。

【図１８】勾配を３つに切替えることのできるＳ関数回
路の一部を示す回路図である。

【図１９】図18に示す回路の入出力特性を示すグラフで
ある。

【図２０】プログラマブル・マルチ・メンバーシップ関
数回路の一例を示すブロック図である。

【図２１】マルチ・ファンアウト回路の一例を示す回路
図である。

【図２２】(A) はＺ関数とＳ関数のファジィMIN 演算お
よびファジィMAX 演算によってＷ関数が生成される様子
を示すものであり，(B) は勾配の切替えられたＷ関数を
示すグラフである。

【図２３】MOS FET を用いて構成されたMIN 回路を示す
回路図である。

【図２４】入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたMIN 回路を示すものである。

【図２５】測定された入出力特性を示すグラフである。

【図２６】２つの２入力MAX 回路を組合せることにより
構成された３入力MAX 回路を示すブロック図である。

【図２７】MOS FET を用いて構成されたMAX 回路を示す
回路図である。

【図２８】入出力特性測定のためにバイポーラ・トラン
ジスタを用いて構成されたMAX 回路を示すものである。

【図２９】測定された入出力特性を示すグラフである。

【図３０】Ｓ関数回路を基調とした簡略化されたプログ
ラマブル・マルチ・メンバーシップ関数回路の一例を示
す回路図である。

【図３１】(A) 〜(C) はＺ関数を基調として同様に簡略
化されたプログラマブル・マルチ・メンバーシップ関数
回路をつくることができることをグラフによって示すも
のである。

【図３２】拡張されたプログラマブル・マルチ・メンバ
ーシップ関数回路を示す回路図である。

【図３３】勾配切替機能をもつ拡張されたプログラマブ
ル・マルチ・メンバーシップ関数回路を示す回路図であ
る。

【図３４】図33に示す回路の入出力特性を示すグラフで
ある。

【図３５】クリスプ集合に適用可能なＳ関数回路を示す
回路図である。

【図３６】図35に示す回路の入出力特性を示すグラフで
ある。

【図３７】クリスプ集合に適用可能な上り勾配関数回路
を示す回路図である。

【図３８】図37に示す回路の入出力特性を示すグラフで
ある。

【図３９】クリスプ集合に適用可能なプログラマブル・
マルチ・メンバーシップ関数回路を示す回路図である。

【符号の説明】

12 メンバーシップ関数回路群 13 ファジィ論理回路網 16 制御，記憶回路

Claims

【特許請求の範囲】

【請求項１】メンバーシップ関数の最大値を表わす重
み信号の発生回路，および上記発生回路の重み信号が与
えられ，所定の形状をもちかつ上記重み信号によって最
大値が規定されたメンバーシップ関数を表わす信号を出
力するメンバーシップ関数回路から構成され，上記発生
回路の重み信号によって表わされるメンバーシップ関数
の最大値が可変である，プログラマブル・メンバーシッ
プ関数装置。
【請求項２】設定されたファジィ・ルールにしたがう
メンバーシップ関数を用い，入力信号を上記メンバーシ
ップ関数に作用させることにより上記ファジィ・ルール
にしたがうファジィ推論演算を行い，ファジィ推論演算
結果を参照値と比較し，比較結果に応じて上記メンバー
シップ関数の重みを変更する，ファジィ推論方法。
【請求項３】設定されたルールにしたがうメンバーシ
ップ関数が設定されており，上記メンバーシップ関数の
入力に応じたグレードを出力するとともに，上記メンバ
ーシップ関数の少なくとも最大グレードを変えることが
可能なメンバーシップ関数値発生手段，上記メンバーシ
ップ関数値発生手段から出力されるグレードを用いて上
記ルールにしたがうファジィ推論演算を実行する手段，
および上記メンバーシップ関数値発生手段における上記
メンバーシップ関数の最大グレードを制御する手段，を
備えたファジィ推論装置。