JPH0675861A

JPH0675861A - メモリアクセス保護装置

Info

Publication number: JPH0675861A
Application number: JP4226223A
Authority: JP
Inventors: Kouki Katou; 光幾加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-08-25
Filing date: 1992-08-25
Publication date: 1994-03-18

Abstract

(57)【要約】【目的】バスに接続されたメモリの所定の記憶領域へ
の書込みを制御するメモリアクセス保護装置に関し、ア
クセス保護機能を内蔵していないデバイスがＲＡＭアク
セスを行う場合にも、その保護を可能とすることを目的
とする。【構成】記憶保護設定手段１０４にメモリ装置１０２
のプログラム領域などの所定の記憶保護領域に対するラ
イトアクセスを許可する許可情報が設定されている場合
には、メモリアクセス装置１０３はメモリ装置１０２の
所定の記憶保護領域に書き込みを行うことができる。記
憶保護設定手段１０４にメモリ装置１０２の所定の記憶
保護領域に対するライトアクセスを禁止する禁止情報が
設定されている場合には、メモリアクセス装置１０３
が、メモリ装置１０２の所定の記憶保護領域をライトア
クセスしようとした場合には、アクセス制御手段１０５
がメモリ装置１０２へのアクセスを許可しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスに接続されたメモ
リの所定の記憶領域への書込みを制御するメモリアクセ
ス保護装置に関する。

【０００２】

【従来の技術】プログラムのデバッグ中などにおいてプ
ログラムにバグが存在しＣＰＵがＲＡＭ上の誤ったアド
レスにデータを書き込んでしまったり、バスに接続され
ているＣＰＵ以外のデバイスが何らかの理由によりＲＡ
Ｍ上のプログラム領域にデータを書き込んでしまったり
するなどの原因により、ＲＡＭ上のプログラム自体が書
き換ってしまい、システムが暴走することがある。

【０００３】システムが暴走状態になってしばらく時間
が経過してから暴走状態が発見されるのでは、直接の原
因となった事象を発見することが困難になるため、ＲＡ
Ｍアクセスの異常を検出してプログラム領域への書込み
を禁止すると同時に、ＣＰＵに割込みをかけるなどする
ことにより、異常検出直後にプログラムの実行を停止し
原因を解析可能とする必要がある。

【０００４】従来、ＲＡＭに対して書込み禁止領域を設
定するハードウエアをＣＰＵが内蔵し、ＣＰＵ自身がア
ドレスを判定してＲＡＭアクセスの保護を行うようにし
た技術がある。

【０００５】

【発明が解決しようとする課題】しかし、上述の従来例
の場合、ＣＰＵ自身がＲＡＭに出力するアドレスについ
ては監視を行うことができるが、ＣＰＵ以外のデバイス
がＲＡＭにアクセスする場合においてはそのアクセスの
保護を行うことはできないという問題点を有している。

【０００６】本発明は、アクセス保護機能を内蔵してい
ないデバイスがＲＡＭアクセスを行う場合にも、その保
護を可能とすることを目的とする。

【０００７】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、バス１０１にメモリ装置１０２
とそのメモリ装置１０２をアクセスするメモリアクセス
装置１０３が接続されたシステムを前提とする。

【０００８】まず、バス１０１に接続され、メモリ装置
１０２のプログラム領域などの所定の記憶保護領域に対
するライトアクセスを許可する許可情報又はそのライト
アクセスを禁止する禁止情報を設定する記憶保護設定手
段１０４を有する。この記憶保護設定手段１０４の内容
は、例えばバス１０１に接続された所定のプロセッサか
ら設定可能なように構成することができる。

【０００９】次に、バス１０１に接続され、バス１０１
に指定されるバスアクセス信号を監視することによっ
て、具体的には、データストローブ信号、アドレス信号
及びリード／ライト指定信号を監視することによって、
以下のような動作を行うアクセス制御手段１０５を有す
る。

【００１０】即ち、アクセス制御手段１０５は、記憶保
護設定手段１０４に許可情報が設定されている場合であ
って、バスアクセス信号がメモリ装置１０２をリードア
クセス又はライトアクセスする信号である場合には、メ
モリ装置１０２へのアクセスを許可する信号をバス１０
１及びメモリ装置１０２に出力する。具体的には、アク
セス制御手段１０５は、記憶保護設定手段１０４に許可
情報が設定されている場合であって、データストローブ
信号がアサートされた時点においてアドレス信号がメモ
リ装置１０２を指定する信号である場合には、データス
トローブ信号のアサートに対応してメモリ装置１０２に
アクセスストローブ信号をアサートすると共に、データ
ストローブ信号のアサート開始から所定時間経過後にバ
ス１０１にデータコンプリート信号をアサートする。

【００１１】次に、アクセス制御手段１０５は、記憶保
護設定手段１０４に禁止情報が設定されている場合であ
って、バスアクセス信号がメモリ装置１０２の所定の記
憶保護領域をライトアクセスする信号である場合には、
メモリ装置１０２へのアクセスを許可する信号をバス１
０１及びメモリ装置１０２に出力しない。具体的には、
アクセス制御手段１０５は、記憶保護設定手段１０４に
禁止情報が設定されている場合であって、データストロ
ーブ信号がアサートされた時点においてリード／ライト
指定信号がライトアクセスを指定しかつアドレス信号が
メモリ装置１０２の所定の記憶保護領域を指定する信号
である場合には、メモリ装置１０２にアクセスストロー
ブ信号をアサートしないと共にバス１０１にデータコン
プリート信号をアサートしない。

【００１２】また、アクセス制御手段１０５は、記憶保
護設定手段１０４に禁止情報が設定されている場合であ
って、バスアクセス信号がメモリ装置１０２の所定の記
憶保護領域をリードアクセスする信号である場合又はバ
スアクセス信号がメモリ装置１０２の所定の記憶保護領
域以外の領域をリードアクセス若しくはライトアクセス
する信号である場合には、メモリ装置１０２へのアクセ
スを許可する信号をバス１０１及びメモリ装置１０２に
出力する。具体的には、アクセス制御手段１０５は、記
憶保護設定手段１０４に禁止情報が設定されている場合
であって、データストローブ信号がアサートされた時点
においてリード／ライト指定信号がリードアクセスを指
定しかつアドレス信号がメモリ装置１０２の所定の記憶
保護領域を指定する信号である場合又はデータストロー
ブ信号がアサートされた時点においてアドレス信号がメ
モリ装置１０２の所定の記憶保護領域以外の領域を指定
する信号である場合には、データストローブ信号のアサ
ートに対応してメモリ装置１０２にアクセスストローブ
信号をアサートすると共に、データストローブ信号のア
サート開始から所定時間経過後にバス１０１にデータコ
ンプリート信号をアサートする。

【００１３】上述の本発明の構成において、バス１０１
に接続され、バス１０１にデータストローブ信号がアサ
ートされた後、所定時間内に、バス１０１にデータコン
プリート信号がアサートされたか否かを監視し、所定時
間内にアサートがなされなかった場合にメモリ装置１０
２のアクセスの異常を検出するメモリアクセス異常検出
手段を更に有するように構成することができる。このメ
モリアクセス異常検出手段は、メモリ装置１０２のアク
セスの異常を検出した場合に、例えばバス１０１に接続
される所定のプロセッサに、インタラプトをかけること
によって異常を通知する。

【００１４】

【作用】システム稼働開始時の初期プログラムロード時
などのように、バス１０１に接続されたプロセッサなど
は、まず、記憶保護設定手段１０４に、メモリ装置１０
２のプログラム領域などの所定の記憶保護領域に対する
ライトアクセスを許可する許可情報を設定する。

【００１５】これにより、プロセッサなどは、メモリ装
置１０２の所定の記憶保護領域に書き込みを行うことが
できる。その後、プロセッサなどは、記憶保護設定手段
１０４に、メモリ装置１０２の所定の記憶保護領域に対
するライトアクセスを禁止する禁止情報を設定する。

【００１６】これにより、バス１０１に接続される各種
メモリアクセス装置１０３が、メモリ装置１０２の所定
の記憶保護領域をライトアクセスしようとした場合に
は、アクセス制御手段１０５がメモリ装置１０２へのア
クセスを許可しない。

【００１７】アクセス制御手段１０５は、バス１０１に
接続される各種メモリアクセス装置１０３が、メモリ装
置１０２をリードアクセスしようとした場合又は所定の
記憶保護領域以外の領域をライトアクセス若しくはリー
ドアクセスしようとした場合には、メモリ装置１０２へ
のアクセスを許可する。

【００１８】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。以下の実施例において、後述する
図３のメッセージ通信装置１０３内のＩ／Ｏコントロー
ラ３１５において、ＲＡＭ３１７のアクセス保護を行う
部分が本発明に最も関連する。＜本発明の実施例の全体構成＞図２は、本発明の実施例
が適用されるネットワークの構成図である。

【００１９】光ファイバリング２０６を中心に構成され
るネットワーク２０１には、複数のノード２０２（図２
では、#000、#***、#%%%、などの番号で示されている）
が接続される。

【００２０】ノード２０２において、プロセッサバス２
０５には複数のプロセッサ２０４が接続され、プロセッ
サバス２０５はメッセージ通信装置２０３に収容され
る。メッセージ通信装置２０３は、プロセッサバス２０
５を介してプロセッサ２０４が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング２０６に
対し入力又は出力されるメッセージデータが格納された
フレームを処理する。

【００２１】次に、図３は、本発明の実施例における図
２のノード２０２内のメッセージ通信装置２０３の構成
図である。実メモリ３０７は、メッセージデータを一時
保持する通信バッファとして機能する。

【００２２】制御メモリ３０８は、メッセージの通信に
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ３０７内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
（通信状態）を示すデータを記憶する。

【００２３】プロセッサバスインタフェース３１２は、
図２のプロセッサバス２０５を収容すると共に外部バス
３０１に接続され、図２のプロセッサ２０４からプロセ
ッサバス２０５を介して入力されるメッセージデータ等
を、外部バス３０１及びバーチャルメモリコントローラ
３０９を介して実メモリ３０７に出力し、逆に、実メモ
リ３０７からバーチャルメモリコントローラ３０９及び
外部バス３０１を介して入力されるメッセージデータ等
を、プロセッサバス２０５を介してプロセッサ２０４に
出力する。

【００２４】また、プロセッサバスインタフェース３１
２は、外部バス３０１、バス結合部３１１及びＣＰＵバ
ス３０２を介して、ＣＰＵ３１３との間で、通信制御デ
ータの授受を行う。

【００２５】図２には明示してないが、図３では、プロ
セッサバス２０５は、１ノードあたり２本設けられてい
る。従って、プロセッサバスインタフェース３１２も、
各プロセッサバス２０５に対応して、#0と#1の２つが設
けられている。そして、#0のプロセッサバスインタフェ
ース３１２は、制御線３１９を用いて、#0と#1の各プロ
セッサバスインタフェース３１２が外部バス３０１をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース３１２は、制御線３２１、３２２
を介して、後述するＣＰＵバスアービタ３１４及びＩ／
Ｏコントローラ３１５との間でバスの使用に関する制御
データを授受しながら、外部バス３０１の競合制御を行
って、必要なときには制御線３２０を介してバス結合部
３１１の開閉制御を行う。

【００２６】ネットワーク制御回路３１０は、フレーム
の送信時には、ＣＰＵ３１３からＣＰＵバス３０２、Ｉ
／Ｏコントローラ３１５、及びネットワーク命令／結果
バス３０３を介して入力される送信命令に基づいて、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、実メモリ３０７からバーチャルメ
モリコントローラ３０９及びネットワークデータ送信バ
ス３０５を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング２０６に送出し、その送信結果を、ネット
ワーク命令／結果バス３０３、Ｉ／Ｏコントローラ３１
５、及びＣＰＵバス３０２を介してＣＰＵ３１３に通知
する。

【００２７】また、ネットワーク制御回路３１０は、光
ファイバリング２０６からのフレームの受信時には、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、その受信フレームを他のノード２
０２へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス３０
４からバーチャルメモリコントローラ３０９を介して実
メモリ３０７に格納し、その受信結果を、ネットワーク
命令／結果バス３０３、Ｉ／Ｏコントローラ３１５、及
びＣＰＵバス３０２を介してＣＰＵ３１３に通知する。

【００２８】このＣＰＵ３１３は、ＣＰＵバス３０２、
バス結合部３１１、及び外部バス３０１を介して、プロ
セッサバスインタフェース３１２との間で、通信制御デ
ータの授受を行う。

【００２９】また、ＣＰＵ３１３は、フレームの送信時
には、ＣＰＵバス３０２、Ｉ／Ｏコントローラ３１５、
及びネットワーク命令／結果バス３０３を介して、送信
命令をネットワーク制御回路３１０へ出力し、その後、
ネットワーク制御回路３１０から、ネットワーク命令／
結果バス３０３、Ｉ／Ｏコントローラ３１５、及びＣＰ
Ｕバス３０２を介して、送信結果通知を受け取る。逆
に、ＣＰＵ３１３は、フレームの受信時には、ネットワ
ーク制御回路３１０から、ネットワーク命令／結果バス
３０３、Ｉ／Ｏコントローラ３１５、及びＣＰＵバス３
０２を介して、受信結果通知を受け取る。

【００３０】更に、ＣＰＵ３１３は、ＣＰＵバス３０２
を介して制御メモリ３０８内の各仮想ページアドレスの
ページ状態データ（通信状態を示すデータ）をアクセス
すると共に、ＣＰＵバス３０２及びバーチャルメモリコ
ントローラ３０９を介して制御メモリ３０８内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
３０７をアクセスする。

【００３１】ここで、ＣＰＵ３１３の動作を制御するプ
ログラムは、ＣＰＵバス３０２に接続されるＥＰＲＯＭ
３１６に記憶されており、制御プログラムは、システム
の稼働開始時に、ＥＰＲＯＭ３１６からＣＰＵバス３０
２に接続されるＲＡＭ３１７のプログラム領域に書き込
まれる。これ以後、ＣＰＵ３１３は、ＲＡＭ３１７のプ
ログラム領域に書き込まれた制御プログラムに従って動
作する。このＲＡＭ３１７のプログラム領域は、上述の
ＥＰＲＯＭ３１６から制御プログラムが書き込まれた以
後は、ＣＰＵ３１３、外部バス３０１に接続されるプロ
セッサバスインタフェース３１２、又はＣＰＵバス３０
２に接続される特には図示しないデバイスなどによって
不当なデータの書込みが行われないよう、後述するＩ／
Ｏコントローラ３１５によって保護される。

【００３２】また、ＲＡＭ３１７は、上述のプログラム
領域のほか、システム動作時の様々なデータが書き込ま
れ又は読み出されるデータ領域を有している。Ｉ／Ｏコ
ントローラ３１５は、ＣＰＵバス３０２に接続され、外
部の周辺装置が接続される周辺装置バス３１８を収容す
る。

【００３３】また、Ｉ／Ｏコントローラ３１５は、前述
したように、ＣＰＵバス３０２及びネットワーク命令／
結果バス３０３を介して、ＣＰＵ３１３とネットワーク
制御回路３１０との間で授受される送信命令、送信結果
通知又は受信結果通知を中継する。

【００３４】更に、Ｉ／Ｏコントローラ３１５は、ＣＰ
Ｕ３１３が外部バス３０１をアクセスするアドレスをＣ
ＰＵバス３０２に対して指定した場合に、制御線３２２
を介して#0のプロセッサバスインタフェース３１２に、
外部バスアクセス要求を出力する。

【００３５】加えて、Ｉ／Ｏコントローラ３１５は、Ｃ
ＰＵ３１３、外部バス３０１に接続されるプロセッサバ
スインタフェース３１２、又はＣＰＵバス３０２に接続
される特には図示しないデバイスなどがＲＡＭ３１７を
アクセスする場合に、ＲＡＭ３１７に図３の破線で示さ
れるアクセスストローブ信号ＡＳを出力することによっ
て、ＲＡＭ３１７のアクセス制御を行い、特に、ＲＡＭ
３１７内のプログラム領域に不当なデータが書き込まれ
ないよう、そのプログラム領域を保護する。

【００３６】ＣＰＵバスアービタ３１４は、プロセッサ
バスインタフェース３１２から制御線３２１を介してＣ
ＰＵバスアクセス要求（バスグラント要求）を受け取っ
た場合に、ＣＰＵ３１３に対して制御線３２３を介して
バス使用要求（バスグラント要求）を出力し、ＣＰＵ３
１３から制御線３２３を介してバス使用許可（バスグラ
ントアクノリッジ）を受け取り、それに基づいてＣＰＵ
バスアクセス許可（バスグラントアクノリッジ）を制御
線３２１を介して#0のプロセッサバスインタフェース３
１２に返す。

【００３７】バーチャルメモリコントローラ３０９は、
プロセッサバスインタフェース３１２と実メモリ３０７
との間で外部バス３０１を介して授受されるデータ、Ｃ
ＰＵ３１３と実メモリ３０７又は制御メモリ３０８との
間でＣＰＵバス３０２を介して授受されるデータ、ネッ
トワーク制御回路３１０と実メモリ３０７との間でネッ
トワークデータ受信バス３０４又はネットワークデータ
送信バス３０５を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。

【００３８】以上の構成を有する本発明の実施例の動作
について説明する。＜プロセッサ間通信の全体動作＞今、図２及び図３にお
いて、例えば#000のノード２０２内の１つのプロセッサ
２０４から、#***のノード２０２内の他の１つのプロセ
ッサ２０４にメッセージデータを送信する場合の全体動
作について説明する。

【００３９】この場合に、#000のノード２０２内の１つ
のプロセッサ２０４から送信されるメッセージデータ
は、プロセッサバス２０５を介してそのノード内のメッ
セージ通信装置２０３（以下、#000のメッセージ通信装
置２０３と呼ぶ）の実メモリ３０７に転送された後に、
#***のノード２０２内のメッセージ通信装置２０３（以
下、#***のメッセージ通信装置２０３と呼ぶ）の実メモ
リ３０７に送られ、その後、その実メモリ３０７からプ
ロセッサバス２０５を介して宛て先のプロセッサ２０４
に転送される。即ち、各メッセージ通信装置２０３の実
メモリ３０７は、通信バッファとして機能する。メッセージ通信装置２０３間の通信方式ここで、メッセージ通信装置２０３間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。

【００４０】まず、図２のネットワーク２０１全体で、
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ（１６進数）までの仮想ページア
ドレスに分割される。１つの仮想ページは、メッセージ
データの１単位であるパケットを十分に収容可能な固定
長（例えば８キロバイト長）のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、１６進数で表現する。

【００４１】次に、この仮想記憶空間の所定ページ数毎
例えば１６ページ毎に、ネットワーク２０１に接続され
る各ノード２０２のメッセージ通信装置２０３が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード２０２のメッセージ通信装置２０３が割り当てら
れ、0010〜001Fページには#001番目のノード２０２のメ
ッセージ通信装置２０３が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ（３桁の *
及び %はそれぞれ0〜 Fの１６進数のうち任意の数）に
は、それぞれ#***番目及び#%%%番目の各ノード２０２の
メッセージ通信装置２０３が割り当てられる。

【００４２】従って、上述の例では、ネットワーク２０
１には、#000〜#FFFまでの最大で４０９６台のメッセー
ジ通信装置２０３が接続可能である。一方、各メッセー
ジ通信装置２０３内の実メモリ３０７は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ３０７のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
６４〜２５６ページ程度でよい。

【００４３】次に、各メッセージ通信装置２０３の制御
メモリ３０８にはそれぞれ、図４に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図４に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置２０３内の実メモリ３０７の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。

【００４４】そして、初期状態として、各ノード２０２
内のメッセージ通信装置２０３の制御メモリ３０８にお
いて、そのノード２０２に割り当てられている仮想ペー
ジアドレスには、ＣＰＵ３１３のネットワーク用受信制
御機能によって、自メッセージ通信装置２０３の実メモ
リ３０７内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、ＣＰ
Ｕ３１３がＲＡＭ３１７のプログラム領域に記憶された
制御プログラムを実行することにより実現される。

【００４５】例えば、#000のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００４６】また、#***のメッセージ通信装置２０３の
制御メモリ３０８において、自メッセージ通信装置２０
３に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図４に示されるように、
実メモリ３０７内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。

【００４７】同様に、#%%%のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００４８】今、後述する転送動作により、例えば#000
のメッセージ通信装置２０３の実メモリ３０７内の、実
ページアドレスがr であるネットワーク用送信バッファ
（後述する）に、#000のノード２０２内の１つのプロセ
ッサ２０４からメッセージデータが転送されているもの
とする。

【００４９】ＣＰＵ３１３のネットワーク用送信制御機
能は、ＣＰＵバス３０２及びバーチャルメモリコントロ
ーラ３０９を介して実メモリ３０７内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ２０４が収容され
るノード２０２に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図４の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、ＣＰＵ３１３がＲＡＭ３１７のプログラム
領域に記憶された制御プログラムを実行することにより
実現される。

【００５０】次に、ＣＰＵ３１３のネットワーク用送信
制御機能は、制御メモリ３０８内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図４の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。

【００５１】そして、ＣＰＵ３１３のネットワーク用送
信制御機能は、Ｉ／Ｏコントローラ３１５内の送信用Ｆ
ＩＦＯに、ＣＰＵバス３０２を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。

【００５２】ネットワーク制御回路３１０は、Ｉ／Ｏコ
ントローラ３１５内の送信用ＦＩＦＯから、ネットワー
ク命令／結果バス３０３を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス３０６を介して制
御メモリ３０８に指定し、制御メモリ３０８から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ３０９内の
ＤＭＡ転送用レジスタに設定する。

【００５３】そして、ネットワーク制御回路３１０は、
バーチャルメモリコントローラ３０９に、送信されるべ
きメッセージデータが含まれる実メモリ３０７内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス３０５を介してネットワーク制御回路３１０
にＤＭＡ転送させる。

【００５４】ネットワーク制御回路３１０は、上述のペ
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング２０
６に送出する。なお、光ファイバリング２０６のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路３１０は、光ファイ
バリング２０６上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。

【００５５】図４の例においては、#000のメッセージ通
信装置２０３から、仮想ページアドレス***2と実メモリ
３０７内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
２０６に送出される。

【００５６】上述の送信フレームは、光ファイバリング
２０６に接続されている他のノード２０２（図２参照）
に順次転送される。各ノード２０２内のメッセージ通信
装置２０３のネットワーク制御回路３１０は、光ファイ
バリング２０６から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス３０６を
介して制御メモリ３０８から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード２０２のメッセージ通信装
置２０３に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路３１０が送出したものであ
るか否かを判別する。

【００５７】ネットワーク制御回路３１０は、送信フレ
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ３０７に取り込む。

【００５８】即ち、ネットワーク制御回路３１０は、ま
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス３０６を介して制御メモリ
３０８に指定し、制御メモリ３０８から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ３０９内のＤＭＡ転
送用レジスタに設定する。そして、ネットワーク制御回
路３１０は、バーチャルメモリコントローラ３０９に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス３０４を介して実メモリ３０７内の
上述の実ページアドレスにＤＭＡ転送させる。

【００５９】その後、ネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス３０６を介して制御メモリ３０
８に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。

【００６０】更に、ネットワーク制御回路３１０は、Ｉ
／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネット
ワーク命令／結果バス３０３を介して、受信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスとメッセージデータの転送長を書き込む。

【００６１】最後に、ネットワーク制御回路３１０は、
光ファイバリング２０６から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング２０６に送出する。

【００６２】例えば、図４の例では、#***のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ３０８の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ３０
７内のネットワーク用受信バッファに取り込んだ後、制
御メモリ３０８の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。

【００６３】上述の受信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用受信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００６４】上述のページ状態が受信完了状態RDである
ならば、ＣＰＵ３１３のネットワーク用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。

【００６５】その後、ＣＰＵ３１３のネットワーク用受
信制御機能は、ＣＰＵバス３０２及びバーチャルメモリ
コントローラ３０９を介して実メモリ３０７を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。

【００６６】これ以後、実メモリ３０７内のプロセッサ
用送信待ちバッファキューに対する処理は、ＣＰＵ３１
３のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。

【００６７】一方、ネットワーク制御回路３１０は、送
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ３０８から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング２０６に送出する。

【００６８】例えば、図４の例では、#%%%のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング２０６に送出する。

【００６９】上述のようにして光ファイバリング２０６
上を順次転送された送信フレームは、最後に送信元のノ
ード２０２内のメッセージ通信装置２０３のネットワー
ク制御回路３１０に戻る。

【００７０】送信元のネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ３０８から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路３１０が送
出した送信フレームであることを判別する。

【００７１】この場合に、ネットワーク制御回路３１０
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス３０６を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ３０８のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。

【００７２】そして、ネットワーク制御回路３１０は、
Ｉ／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネッ
トワーク命令／結果バス３０３を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。

【００７３】上述の送信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用送信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００７４】上述のページ状態が送信完了状態SCである
ならば、ＣＰＵ３１３のネットワーク用送信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。

【００７５】その後、ＣＰＵ３１３のネットワーク用送
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。

【００７６】以上のように、ネットワーク２０１（図２
参照）上において、１つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置２０３に割り当てられる。そし
て、メッセージ通信装置２０３間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。

【００７７】また、光ファイバリング２０６上の各ノー
ド２０２内のメッセージ通信装置２０３のネットワーク
制御回路３１０は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ３０８上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。

【００７８】加えて、光ファイバリング２０６上を転送
される送信フレームには応答領域が設けられ、受信側の
ノード２０２内のメッセージ通信装置２０３のネットワ
ーク制御回路３１０は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング２０６に送出する。従って、この送信フレームが
光ファイバリング２０６上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。

【００７９】更に、メッセージ通信装置２０３間のメッ
セージデータの通信は、メッセージ通信装置２０３内の
ネットワーク制御回路３１０が制御メモリ３０８をアク
セスしながら実メモリ３０７を使用して行い、プロセッ
サ２０４とメッセージ通信装置２０３間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置２
０３内のプロセッサバスインタフェース３１２が、上述
のネットワーク制御回路３１０の動作とは独立して、実
メモリ３０７を使用して行う。更に、実メモリ３０７上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、ＣＰＵ３１３がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ２０４とメッセージ通信装置２０３間、
メッセージ通信装置２０３とメッセージ通信装置２０３
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ２０４からメッセージ通信装
置２０３へのメッセージデータの転送動作次に、送信元のノード２０２（図４の例では#000のノー
ド２０２）内の１つのプロセッサ２０４からそのノード
内のメッセージ通信装置２０３の実メモリ３０７に、メ
ッセージデータが転送される場合の動作について説明す
る。

【００８０】まず、ＣＰＵ３１３のプロセッサ用受信制
御機能は、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７をアクセスする
ことにより、実メモリ３０７において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、ＣＰＵ３１３がＲＡＭ３１７のプログラム領
域に記憶された制御プログラムを実行することにより実
現される機能である。

【００８１】そして、ＣＰＵ３１３のプロセッサ用受信
制御機能は、ＣＰＵバス３０２、バス結合部３１１、及
び外部バス３０１を介して、例えば#0のプロセッサバス
インタフェース３１２を起動すると共に、そのインタフ
ェース３１２に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。

【００８２】プロセッサバスインタフェース３１２は、
プロセッサ２０４からプロセッサバス２０５を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス３０１及びバーチャルメモリコントローラ３０
９を介して、実メモリ３０７内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。

【００８３】プロセッサバスインタフェース３１２は、
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
３０１、バス結合部３１１、及びＣＰＵバス３０２を介
してＣＰＵ３１３に通知する。

【００８４】ＣＰＵ３１３のプロセッサ用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ３０７内のネットワーク用送信
バッファに対する処理は、ＣＰＵ３１３のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置２０３間の
通信方式に従って、送信元のノード２０２のメッセージ
通信装置２０３（図４の例では#000のメッセージ通信装
置２０３）内の実メモリ３０７から、宛て先のプロセッ
サ２０４が収容されるノード２０２のメッセージ通信装
置２０３（図４の例では#***のメッセージ通信装置２０
３）内の実メモリ３０７への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置２０３からプロセッ
サ２０４へのメッセージデータの転送動作次に、受信側のノード２０２（図４の例では#***のノー
ド２０２）内のメッセージ通信装置２０３の実メモリ３
０７からそのノード２０２内の１つのプロセッサ２０４
に、メッセージデータが転送される場合の動作について
説明する。

【００８５】ネットワーク制御回路３１０が送信フレー
ムの受信に成功すると、前述したように、ＣＰＵ３１３
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ３０７内のプロセッサ用送信待ちバ
ッファキューに接続する。

【００８６】これに対して、ＣＰＵ３１３のプロセッサ
用送信制御機能は、ＣＰＵバス３０２、バス結合部３１
１、及び外部バス３０１を介して、例えば#0のプロセッ
サバスインタフェース３１２を起動すると共に、そのイ
ンタフェース３１２に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。

【００８７】プロセッサバスインタフェース３１２は、
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス３０１及びバーチ
ャルメモリコントローラ３０９を介して、実メモリ３０
７内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス２０５を介して宛て先のプロセッサ２０４に
転送する。＜Ｉ／ＯコントローラのＲＡＭ３１７のアクセス保護を
行う部分の説明＞次に、Ｉ／Ｏコントローラ３１５のＲ
ＡＭ３１７のアクセス保護を行う部分の構成について、
図５の構成図に沿って説明する。

【００８８】図５では、Ｉ／Ｏコントローラ３１５のＲ
ＡＭ３１７のアクセス保護を行う部分の構成と、ＣＰＵ
バス３０２周辺の構成が示されている。図５において、
デバイス（ＤＥＶＩＣＥ）５０１は、ＣＰＵバス３０２
に接続される図３には特には図示しない種々の制御装
置、又は図３のバス結合部３１１と外部バス３０１を介
して接続されるプロセッサバスインタフェース３１２を
意味している。

【００８９】まず、Ｉ／Ｏコントローラ３１５は、ＣＰ
Ｕ３１３又はデバイス５０１からデータストローブ信号
（ＤＳ信号）、アドレス信号（ＡＤＲＳ信号）、データ
信号（ＤＡＴＡ信号）、及びリード／ライト信号（Ｒ／
Ｗ信号）を入力し、ＲＡＭ３１７へアクセスストローブ
信号（ＡＳ信号）を出力し、ＣＰＵ３１３又はデバイス
５０１へデータコンプリート信号（ＤＣ信号）を出力す
る。

【００９０】ここで、Ｒ／Ｗ信号は、ＲＡＭ３１７から
のデータの読出しを指定している場合には値“１”をと
り、ＲＡＭ３１７へのデータの書込みを指定している場
合には値“０”をとる。

【００９１】ＲＡＭ３１７は、Ｉ／Ｏコントローラ３１
５からＡＳ信号がアサートされている（出力されてい
る）間、ＣＰＵ３１３又はデバイス５０１から指定され
るＡＤＲＳ信号とＲ／Ｗ信号に応じて、データを出力又
は入力する。

【００９２】ＣＰＵ３１３又はデバイス５０１は、ＲＡ
Ｍ３１７などをアクセスする場合、ＤＳ信号をアサート
した後、ＤＣ信号がアサートされるまで待ってＤＳ信号
のアサートを終了する。

【００９３】Ｉ／Ｏコントローラ３１５において、Ｄフ
リップフロップ（Ｄ−ＦＦ）５０３には、ＣＰＵ３１３
からＣＰＵバス３０２を介して入力されるＤＡＴＡ信号
によって、ＲＡＭ３１７内のプログラム領域への書込み
を許可するか否かを示す１ビットの信号がセットされ
る。この信号は、プログラム領域への書込みを許可する
モードのときには値“１”をとり、プログラム領域への
書込みを禁止するモードのときには値“０”をとる。

【００９４】Ｉ／Ｏコントローラ３１５内のアドレスデ
コーダ５０２は、Ｄ−ＦＦ５０３の出力と、ＣＰＵ３１
３又はデバイス５０１からのＡＤＲＳ信号及びＲ／Ｗ信
号を入力することにより、ＲＡＭ３１７へのアクセスを
許可するか否かを示す１ビットの信号を生成し、その信
号によってＡＳ生成回路５０４及びＤＣ生成回路５０５
を起動する。

【００９５】アドレスデコーダ５０２において、データ
領域アクセス判定回路５０６は、ＣＰＵ３１３又はデバ
イス５０１から入力されるＡＤＲＳ信号がＲＡＭ３１７
のデータ領域のアドレスを指定している場合には値
“０”を出力し、ＲＡＭ３１７のデータ領域以外のアド
レスを指定している場合には値“１”を出力する。

【００９６】プログラム領域アクセス判定回路５０７
は、ＣＰＵ３１３又はデバイス５０１から入力されるＡ
ＤＲＳ信号がＲＡＭ３１７のプログラム領域のアドレス
を指定している場合には値“０”を出力し、ＲＡＭ３１
７のプログラム領域以外のアドレスを指定している場合
には値“１”を出力する。

【００９７】ＯＲ回路５０８は、Ｄ−ＦＦ５０３の出力
とＲ／Ｗ信号の論理和を演算し、ＯＲ回路５１０は、Ｏ
Ｒ回路５０８の出力をインバータ５０９で反転した信号
とプログラム領域アクセス判定回路５０７の出力の論理
和を演算する。

【００９８】ＡＮＤ回路５１１は、データ領域アクセス
判定回路５０６の出力とＯＲ回路５１０の出力との論理
積を演算する。ＡＮＤ回路５１１の出力は、ＲＡＭ３１
７へのアクセスを許可するか否かを示す１ビットの信号
として、ＡＳ生成回路５０４及びＤＣ生成回路５０５を
起動する。この信号は、ＲＡＭ３１７へのアクセスが許
可される場合には値“０”をとり、ＲＡＭ３１７へのア
クセスが禁止される場合には値“１”をとる。

【００９９】Ｉ／Ｏコントローラ３１５内のＡＳ生成回
路５０４は、ＣＰＵ３１３又はデバイス５０１によって
ＤＳ信号がアサートされているときに、アドレスデコー
ダ５０２の出力が“０”ならＡＳ信号をアサートし、ア
ドレスデコーダ５０２の出力が“１”ならＡＳ信号をア
サートしない。

【０１００】Ｉ／Ｏコントローラ３１５内のＤＣ生成回
路５０５は、ＣＰＵ３１３又はデバイス５０１によって
ＤＳ信号がアサートされた以後、アドレスデコーダ５０
２の出力が“０”である場合に、タイマ５１２によって
一定時間のタイミングをとった後にＤＣ信号をアサート
する。アドレスデコーダ５０２の出力が“１”である場
合にはＤＣ信号はアサートしない。

【０１０１】一方、ＣＰＵバス３０２に接続されるタイ
ムアウト検出回路５１３は、図３には特には図示しない
が、ＣＰＵ３１３又はデバイス５０１によってＤＳ信号
がアサートされた後、Ｉ／Ｏコントローラ３１５内のＤ
Ｃ生成回路５０５によってＤＣ信号がアサートされるま
での時間を、タイマ５１４によって計測しており、その
時間が一定時間を越えた場合、ＤＣ信号がアサートされ
ずＣＰＵ３１３又はデバイス５０１からＲＡＭ３１７へ
の異常アクセスが発生したと判定して、ＣＰＵ３１３に
インタラプト信号ＩＮＴを出力する。

【０１０２】上述した図５の構成の動作について、以下
に説明する。まず、本実施例では、ＲＡＭ３１７の記憶
領域は、プログラム領域とデータ領域とに分けられ、プ
ログラム領域には読出しのみが可能な制御プログラムが
格納され、データ領域には読出し及び書込みが可能なデ
ータが格納される。プログラム領域への書込みが許可される場合今、システムの稼働開始時には、ＣＰＵ３１３は、ＥＰ
ＲＯＭ３１６に記憶されている初期ロードプログラムを
実行することにより、ＥＰＲＯＭ３１６に記憶されてい
る制御プログラムをＲＡＭ３１７のプログラム領域に書
き込む。

【０１０３】この場合、ＣＰＵ３１３は、まず、Ｉ／Ｏ
コントローラ３１５内のＤ−ＦＦ５０３に、ＤＡＴＡ信
号としてＲＡＭ３１７のプログラム領域への書込みを許
可するモードを示す値“１”を設定する。

【０１０４】その後、ＣＰＵ３１３は、ＤＳ信号をアサ
ートすると共に、Ｒ／Ｗ信号としてライト動作を指示す
る値“０”をアサートし、更に、ＲＡＭ３１７のプログ
ラム領域を示すＡＤＲＳ信号をアサートする。

【０１０５】この場合、Ｄ−ＦＦ５０３の出力はＲＡＭ
３１７のプログラム領域への書込みを許可するモードを
示す値“１”であるため、インバータ５０９の出力は
“０”となる。また、プログラム領域アクセス判定回路
５０７の出力はＲＡＭ３１７のプログラム領域へのアク
セスを示す値“０”となる。従って、ＯＲ回路５１０の
出力は“０”となり、ＡＮＤ回路５１１の出力はＲＡＭ
３１７へのアクセスが許可される値“０”となる。

【０１０６】この結果、ＡＳ生成回路５０４は、ＤＳ信
号に基づいてＡＳ信号をアサートし、ＤＣ生成回路５０
５はＤＳ信号のアサートから一定時間経過後にＤＣ信号
をアサートする。

【０１０７】このようにして、ＣＰＵ３１３は、ＥＰＲ
ＯＭ３１６に記憶されている制御プログラムをＲＡＭ３
１７のプログラム領域に書き込むことが可能となる。プログラム領域への書込みが禁止される場合ＣＰＵ３１３は、システム稼働開始時にＥＰＲＯＭ３１
６に記憶されている制御プログラムをＲＡＭ３１７のプ
ログラム領域に書き込んだ後は、Ｉ／Ｏコントローラ３
１５内のＤ−ＦＦ５０３に、ＤＡＴＡ信号としてＲＡＭ
３１７のプログラム領域への書込みを禁止するモードを
示す値“０”を設定する。これにより、ＣＰＵ３１３又
はデバイス５０１がＲＡＭ３１７のプログラム領域へデ
ータを書き込むことが禁止される。

【０１０８】即ち、ＣＰＵ３１３又はデバイス５０１
が、何らかの誤った動作に基づきＲＡＭ３１７のプログ
ラム領域への書込みを行おうとした場合、Ｄ−ＦＦ５０
３の出力がＲＡＭ３１７のプログラム領域への書込みを
禁止するモードを示す値“０”であり、Ｒ／Ｗ信号がラ
イト動作を指示する値“０”となるため、ＯＲ回路５０
８の出力が“０”となり、インバータ５０９の出力が
“１”となり、ＯＲ回路５１０の出力が“１”となる。
また、データ領域アクセス判定回路５０６の出力がＲＡ
Ｍ３１７のデータ領域以外へのアクセスを示す値“１”
となる。従って、ＡＮＤ回路５１１の出力がＲＡＭ３１
７へのアクセスが禁止される値“１”となる。

【０１０９】この結果、ＡＳ生成回路５０４はＡＳ信号
をアサートせず、ＤＣ生成回路５０５もＤＣ信号をアサ
ートしないため、ＲＡＭ３１７へのアクセスが禁止され
る。この場合、ＤＳ信号がアサートされた後にＤＣ信号
がアサートされないことがタイムアウト検出回路５１３
によって検出され、ＣＰＵ３１３にインタラプト信号Ｉ
ＮＴによるインタラプトがかかるため、異常アクセスが
発生したことがＣＰＵ３１３によって検知される。

【０１１０】一方、ＣＰＵ３１３がＲＡＭ３１７のプロ
グラム領域に格納されている制御プログラムを読み出す
ような場合は、Ｒ／Ｗ信号がリード動作を指示する値
“１”となるため、ＯＲ回路５０８の出力が“１”とな
り、インバータ５０９の出力が“０”となる。また、プ
ログラム領域アクセス判定回路５０７の出力がＲＡＭ３
１７のプログラム領域へのアクセスを示す値“０”とな
る。従って、ＯＲ回路５１０の出力が“０”となり、Ａ
ＮＤ回路５１１の出力がＲＡＭ３１７へのアクセスが許
可される値“０”となる。

【０１１１】この結果、ＡＳ生成回路５０４は、ＤＳ信
号に基づいてＡＳ信号をアサートし、ＤＣ生成回路５０
５はＤＳ信号のアサートから一定時間経過後にＤＣ信号
をアサートする。

【０１１２】このようにして、ＣＰＵ３１３は、ＲＡＭ
３１７のプログラム領域の制御プログラムを読み出すこ
とが可能となる。更に、ＣＰＵ３１３又はデバイス５０
１が、ＲＡＭ３１７のデータ領域に対してデータの読出
し又は書込みを行う場合には、データ領域アクセス判定
回路５０６の出力がＲＡＭ３１７のデータ領域へのアク
セスを示す値“０”となるため、ＡＮＤ回路５１１の出
力がＲＡＭ３１７へのアクセスが許可される値“０”と
なる。

【０１１３】この結果、ＡＳ生成回路５０４は、ＤＳ信
号に基づいてＡＳ信号をアサートし、ＤＣ生成回路５０
５はＤＳ信号のアサートから一定時間経過後にＤＣ信号
をアサートする。

【０１１４】このようにして、ＣＰＵ３１３又はデバイ
ス５０１は、ＲＡＭ３１７のデータ領域に対してデータ
を読み出し又は書き込むことが可能となる。ＲＡＭ３１７のアドレス領域以外がアクセスされた場合ＣＰＵ３１３又はデバイス５０１が、ＲＡＭ３１７のア
ドレス領域以外の領域をアクセスした場合には、データ
領域アクセス判定回路５０６の出力がＲＡＭ３１７のデ
ータ領域以外へのアクセスを示す値“１”となると共
に、プログラム領域アクセス判定回路５０７の出力がＲ
ＡＭ３１７のプログラム領域以外へのアクセスを示す値
“１”となる。従って、ＡＮＤ回路５１１の出力はＲＡ
Ｍ３１７へのアクセスが禁止される値“１”となる。

【０１１５】この結果、ＡＳ生成回路５０４はＡＳ信号
をアサートせず、ＤＣ生成回路５０５もＤＣ信号をアサ
ートしないため、ＲＡＭ３１７へのアクセスが禁止され
る。この場合には、他のデバイスがアクセスされており
そのデバイスによってＤＣ信号が出力されるため、タイ
ムアウト検出回路５１３はインタラプト信号ＩＮＴを出
力せず、そのアクセスは正常に終了する。＜他の実施例＞以上説明した実施例では、ＲＡＭ３１７
上のプログラム領域とデータ領域は固定されているが、
例えば図５のデータ領域アクセス判定回路５０６とプロ
グラム領域アクセス判定回路５０７のそれぞれに領域指
定用のレジスタを備え、そのレジスタをＣＰＵ３１３か
ら設定可能なように構成すれば、ＲＡＭ３１７上でアク
セス保護すべき領域を可変にすることができる。

【０１１６】また、上述の実施例では、ＲＡＭ３１７が
プログラム領域とデータ領域に分けられ、特定の場合に
プログラム領域へのライトアクセスが禁止されるように
動作するが、本発明はこれに限られるものではない。即
ち、対象となるメモリをプログラム領域とデータ領域の
両方を含むライトアクセスが禁止される領域と、その他
の領域とに分け、そのどちらの領域がアクセスされたか
によってアクセス保護を行うようにしてもよい。

【０１１７】

【発明の効果】本発明によれば、記憶保護設定手段１０
４にメモリ装置１０２の所定の記憶保護領域に対するラ
イトアクセスを禁止する禁止情報が設定されている場合
に、バス１０１に接続される各種メモリアクセス装置１
０３がメモリ装置１０２の所定の記憶保護領域をライト
アクセスしようとした場合に、メモリ装置１０２へのア
クセスを適切に禁止することが可能となる。

【０１１８】この結果、システムの暴走を未然に防止す
ることが可能となる。また、そのような異常アクセスを
メモリアクセス異常検出手段によって検出することによ
り、システムの動作異常の解析を容易に行うことが可能
となる。

【０１１９】なお、記憶保護設定手段１０４にメモリ装
置１０２の所定の記憶保護領域に対するライトアクセス
を許可する許可情報を設定することにより、システム稼
働開始時の初期プログラムロードなどに対処することが
可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明の実施例が適用されるネットワークの構
成図である。

【図３】本発明の実施例におけるメッセージ通信装置の
構成図である。

【図４】メッセージ通信の説明図である。

【図５】Ｉ／Ｏコントロ−ラのメモリアクセス保護を行
う部分を中心とする構成図である。

【符号の説明】

１０１バス１０２メモリ装置１０３メモリアクセス装置１０４記憶保護設定手段１０５アクセス制御手段

Claims

【特許請求の範囲】

【請求項１】バス（１０１）にメモリ装置（１０２）
と該メモリ装置をアクセスするメモリアクセス装置（１
０３）が接続されたシステムにおいて、前記バス（１０１）に接続され、前記メモリ装置（１０
２）の所定の記憶保護領域に対するライトアクセスを許
可する許可情報又は該ライトアクセスを禁止する禁止情
報を設定する記憶保護設定手段（１０４）と、前記バス（１０１）に接続され、前記バス（１０１）に
指定されるバスアクセス信号を監視し、前記記憶保護設
定手段（１０４）に前記許可情報が設定されている場合
であって、前記バスアクセス信号が前記メモリ装置（１
０２）をリードアクセス又はライトアクセスする信号で
ある場合には、前記メモリ装置（１０２）へのアクセス
を許可する信号を前記バス（１０１）及び前記メモリ装
置（１０２）に出力し、前記記憶保護設定手段（１０
４）に前記禁止情報が設定されている場合であって、前
記バスアクセス信号が前記メモリ装置（１０２）の前記
所定の記憶保護領域をライトアクセスする信号である場
合には、前記メモリ装置（１０２）へのアクセスを許可
する信号を前記バス（１０１）及び前記メモリ装置（１
０２）に出力せず、前記記憶保護設定手段（１０４）に
前記禁止情報が設定されている場合であって、前記バス
アクセス信号が前記メモリ装置（１０２）の前記所定の
記憶保護領域をリードアクセスする信号である場合又は
前記バスアクセス信号が前記メモリ装置（１０２）の前
記所定の記憶保護領域以外の領域をリードアクセス若し
くはライトアクセスする信号である場合には、前記メモ
リ装置（１０２）へのアクセスを許可する信号を前記バ
ス（１０１）及び前記メモリ装置（１０２）に出力する
アクセス制御手段（１０５）と、を有することを特徴とするメモリアクセス保護装置。
【請求項２】バス（１０１）にメモリ装置（１０２）
と該メモリ装置をアクセスするメモリアクセス装置が接
続されたシステムにおいて、前記バス（１０１）に接続され、前記メモリ装置（１０
２）の所定の記憶保護領域に対するライトアクセスを許
可する許可情報又は該ライトアクセスを禁止する禁止情
報を設定する記憶保護設定手段（１０４）と、前記バス（１０１）に接続され、前記バス（１０１）に
指定されるデータストローブ信号、アドレス信号及びリ
ード／ライト指定信号を監視し、前記記憶保護設定手段
（１０４）に前記許可情報が設定されている場合であっ
て、前記データストローブ信号がアサートされた時点に
おいて前記アドレス信号が前記メモリ装置（１０２）を
指定する信号である場合には、前記データストローブ信
号のアサートに対応して前記メモリ装置（１０２）にア
クセスストローブ信号をアサートすると共に、前記デー
タストローブ信号のアサート開始から所定時間経過後に
前記バス（１０１）にデータコンプリート信号をアサー
トし、前記記憶保護設定手段（１０４）に前記禁止情報
が設定されている場合であって、前記データストローブ
信号がアサートされた時点において前記リード／ライト
指定信号がライトアクセスを指定しかつ前記アドレス信
号が前記メモリ装置（１０２）の前記所定の記憶保護領
域を指定する信号である場合には、前記メモリ装置（１
０２）に前記アクセスストローブ信号をアサートしない
と共に前記バス（１０１）に前記データコンプリート信
号をアサートせず、前記記憶保護設定手段（１０４）に
前記禁止情報が設定されている場合であって、前記デー
タストローブ信号がアサートされた時点において前記リ
ード／ライト指定信号がリードアクセスを指定しかつ前
記アドレス信号が前記メモリ装置（１０２）の前記所定
の記憶保護領域を指定する信号である場合又は前記デー
タストローブ信号がアサートされた時点において前記ア
ドレス信号が前記メモリ装置（１０２）の前記所定の記
憶保護領域以外の領域を指定する信号である場合には、
前記データストローブ信号のアサートに対応して前記メ
モリ装置（１０２）にアクセスストローブ信号をアサー
トすると共に、前記データストローブ信号のアサート開
始から所定時間経過後に前記バス（１０１）にデータコ
ンプリート信号をアサートするアクセス制御手段（１０
５）と、を有することを特徴とするメモリアクセス保護装置。
【請求項３】前記バスに接続され、前記バスに前記デ
ータストローブ信号がアサートされた後、所定時間内
に、前記バスにデータコンプリート信号がアサートされ
たか否かを監視し、所定時間内にアサートがなされなか
った場合に前記メモリ装置のアクセスの異常を検出する
メモリアクセス異常検出手段を更に有する、ことを特徴とする請求項２に記載のメモリアクセス保護
装置。
【請求項４】前記メモリアクセス異常検出手段は、前
記メモリ装置のアクセスの異常を検出した場合に、前記
バスに接続される所定のプロセッサに、インタラプトを
かけることによって前記異常を通知する、ことを特徴とする請求項３に記載のメモリアクセス保護
装置。
【請求項５】前記記憶保護設定手段の内容は、前記バ
スに接続された所定のプロセッサから設定可能である、ことを特徴とする請求項１乃至４の何れか１項に記載の
メモリアクセス保護装置。