JPH0670233A - ビデオ信号生成装置 - Google Patents
ビデオ信号生成装置Info
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- JPH0670233A JPH0670233A JP5068184A JP6818493A JPH0670233A JP H0670233 A JPH0670233 A JP H0670233A JP 5068184 A JP5068184 A JP 5068184A JP 6818493 A JP6818493 A JP 6818493A JP H0670233 A JPH0670233 A JP H0670233A
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- JP
- Japan
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- signal
- data
- output
- video
- ramp
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N17/00—Diagnosis, testing or measuring for television systems or their details
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Health & Medical Sciences (AREA)
- Biomedical Technology (AREA)
- General Health & Medical Sciences (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】
【目的】適応性が広く、コスト及び消費電力を低減した
ビデオ信号出力装置を提供する。 【構成】一連のビデオ信号を出力するための命令を非実
時間で入力して記憶するメモリ１６を有する第１のマイ
クロプロセッサ１０と、非実時間の命令を読み取り、選
択された所要のビデオ信号を実時間で出力する第２のマ
イクロプロセッサ（信号生成装置）１４とを有するもの
である。
ビデオ信号出力装置を提供する。 【構成】一連のビデオ信号を出力するための命令を非実
時間で入力して記憶するメモリ１６を有する第１のマイ
クロプロセッサ１０と、非実時間の命令を読み取り、選
択された所要のビデオ信号を実時間で出力する第２のマ
イクロプロセッサ（信号生成装置）１４とを有するもの
である。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオ信号生成装置に
関するものである。
関するものである。
【０００２】
【従来の技術】現在開発途上の複雑なデジタルビデオ処
理装置においては、デジタルスイッチャー用のテストパ
ターン、デジタル多効果（ＤＭＥ）キーやワイプパター
ン等の種々のビデオ信号を出力することが必要である。
このようなビデオ信号は、複雑で広範囲に亘っている
が、最も簡単な信号を出力する装置を製造する場合で
も、相当なハードウェア量が必要となる。
理装置においては、デジタルスイッチャー用のテストパ
ターン、デジタル多効果（ＤＭＥ）キーやワイプパター
ン等の種々のビデオ信号を出力することが必要である。
このようなビデオ信号は、複雑で広範囲に亘っている
が、最も簡単な信号を出力する装置を製造する場合で
も、相当なハードウェア量が必要となる。
【０００３】
【発明が解決しようとする課題】一方、もっと複雑な信
号を出力する装置を製造することは、装置の大きさ或い
はコストの面から現実的ではない。このため、実際の装
置は中間的なものとなり、柔軟性がないか或いは応用範
囲が限定された装置となっている。
号を出力する装置を製造することは、装置の大きさ或い
はコストの面から現実的ではない。このため、実際の装
置は中間的なものとなり、柔軟性がないか或いは応用範
囲が限定された装置となっている。
【０００４】従って、本発明の課題は、従来装置に比較
して、適応性が広く、コスト及び消費電力を低減したビ
デオ信号生成装置を提供することである。
して、適応性が広く、コスト及び消費電力を低減したビ
デオ信号生成装置を提供することである。
【０００５】
【課題を解決するための手段】本発明のビデオ信号生成
装置は、例えば図１に示す如く、一連のビデオ信号を生
成するための命令を非実時間で入力して記憶するメモリ
を有する第１のマイクロプロセッサ１０と、この命令信
号を読み取り、選択された所要のビデオ信号を実時間で
生成する第２のマイクロプロセッサ１４とを有するもの
である。
装置は、例えば図１に示す如く、一連のビデオ信号を生
成するための命令を非実時間で入力して記憶するメモリ
を有する第１のマイクロプロセッサ１０と、この命令信
号を読み取り、選択された所要のビデオ信号を実時間で
生成する第２のマイクロプロセッサ１４とを有するもの
である。
【０００６】また、このビデオ信号は、デジタルスイッ
チャー用のテストパターン、デジタル多効果キー及びワ
イプパターンを含んでいる。
チャー用のテストパターン、デジタル多効果キー及びワ
イプパターンを含んでいる。
【０００７】さらに、本発明のビデオ信号生成装置は、
ビデオ信号に関連した、信号画素スタートアドレス、こ
の信号画素スタートアドレスにおける信号スタートレベ
ル及び信号インクリメント値を示すデータを入力する入
力手段１８と、調整レベルを各ビデオ信号に対する信号
スタートレベルに加える複数の加算手段２０、２２、２
４、２６と、これら加算手段数に対応した数の調整レベ
ルを出力するスタート値調整制御手段２８と、加算手段
の出力信号を信号スタートアドレスから信号インクリメ
ント値に応じて累算し、多重分離されたビデオ信号を出
力する複数のアキュムレータ手段３８、４０、４２、４
４と、多重分離された信号を多重化してビデオ信号を出
力する結合手段６８とを具えるものである。
ビデオ信号に関連した、信号画素スタートアドレス、こ
の信号画素スタートアドレスにおける信号スタートレベ
ル及び信号インクリメント値を示すデータを入力する入
力手段１８と、調整レベルを各ビデオ信号に対する信号
スタートレベルに加える複数の加算手段２０、２２、２
４、２６と、これら加算手段数に対応した数の調整レベ
ルを出力するスタート値調整制御手段２８と、加算手段
の出力信号を信号スタートアドレスから信号インクリメ
ント値に応じて累算し、多重分離されたビデオ信号を出
力する複数のアキュムレータ手段３８、４０、４２、４
４と、多重分離された信号を多重化してビデオ信号を出
力する結合手段６８とを具えるものである。
【０００８】
【実施例】以下図１〜図７を参照して、本発明の一実施
例について詳細に説明する。なお、対応する部分には同
一の参照番号を付してある。
例について詳細に説明する。なお、対応する部分には同
一の参照番号を付してある。
【０００９】図１は、本発明のビデオ信号生成装置１を
示すものである。制御データは、インターフェース１２
を介して制御用マイクロプロセッサ１０に実時間で供給
される。制御データは、生成しようとする所要の高精細
度ビデオ信号に関連するもの、例えば、ランプ信号、カ
ラーバー信号、その他いくつかのテスト信号、ＤＭＥキ
ー信号或いはワイプパターン等である。制御用マイクロ
プロセッサ１０は、制御データに応じて生成される所要
のビデオ信号に必要なデータを計算する。この必要なデ
ータとは、例えばランプ信号の場合には、ラインアドレ
スデータ、画素アドレスデータ、ランプインクリメント
データ、ランプスタートデータ、ランプアップ／ダウン
データ及び所要のビデオ信号の各ビデオフィールド又は
フレームに関連する、例えば５ビットの制御データであ
る。これらのデータは、制御用マイクロプロセッサ１０
内のメモリ１６に書き込まれる。Ｎ番目のフィールド／
フレームに対するこれらのデータは、直前の（Ｎ−１）
番目のフィールド／フレーム期間中に計算され、信号生
成回路１４を構成するもう１つのマイクロプロセッサに
送出される。次にＮ番目のフィールド／フレームのデー
タは、このＮ番目のフィールド／フレーム期間中、信号
生成回路１４で処理され所要のビデオ信号として出力さ
れる。
示すものである。制御データは、インターフェース１２
を介して制御用マイクロプロセッサ１０に実時間で供給
される。制御データは、生成しようとする所要の高精細
度ビデオ信号に関連するもの、例えば、ランプ信号、カ
ラーバー信号、その他いくつかのテスト信号、ＤＭＥキ
ー信号或いはワイプパターン等である。制御用マイクロ
プロセッサ１０は、制御データに応じて生成される所要
のビデオ信号に必要なデータを計算する。この必要なデ
ータとは、例えばランプ信号の場合には、ラインアドレ
スデータ、画素アドレスデータ、ランプインクリメント
データ、ランプスタートデータ、ランプアップ／ダウン
データ及び所要のビデオ信号の各ビデオフィールド又は
フレームに関連する、例えば５ビットの制御データであ
る。これらのデータは、制御用マイクロプロセッサ１０
内のメモリ１６に書き込まれる。Ｎ番目のフィールド／
フレームに対するこれらのデータは、直前の（Ｎ−１）
番目のフィールド／フレーム期間中に計算され、信号生
成回路１４を構成するもう１つのマイクロプロセッサに
送出される。次にＮ番目のフィールド／フレームのデー
タは、このＮ番目のフィールド／フレーム期間中、信号
生成回路１４で処理され所要のビデオ信号として出力さ
れる。
【００１０】図２に信号生成回路１４の構成例を示す。
この信号生成回路１４は、メモリ１６からラインアドレ
スデータ、画素アドレスデータ、ランプインクリメント
データ、ランプスタートデータ、ランプアップ／ダウン
データ及び５ビットの制御データを入力するインターフ
ェース１８を有する。第１の加算器２０、第２の加算器
２２、第３の加算器２４及び第４の加算器２６が設けら
れ、これらの加算器にインターフェース１８からのラン
プスタートデータとスタート値調整制御手段２８の出力
信号とが供給される。各加算器２０、２２、２４及び２
６は、スタート値調整制御手段２８からの出力信号をラ
ンプスタートデータに加算し、加算されたデータをレジ
スタ３０、３２、３４及び３６に夫々出力する。
この信号生成回路１４は、メモリ１６からラインアドレ
スデータ、画素アドレスデータ、ランプインクリメント
データ、ランプスタートデータ、ランプアップ／ダウン
データ及び５ビットの制御データを入力するインターフ
ェース１８を有する。第１の加算器２０、第２の加算器
２２、第３の加算器２４及び第４の加算器２６が設けら
れ、これらの加算器にインターフェース１８からのラン
プスタートデータとスタート値調整制御手段２８の出力
信号とが供給される。各加算器２０、２２、２４及び２
６は、スタート値調整制御手段２８からの出力信号をラ
ンプスタートデータに加算し、加算されたデータをレジ
スタ３０、３２、３４及び３６に夫々出力する。
【００１１】アキュムレータ３８、４０、４２及び４４
が設けられ、これらのアキュムレータにレジスタ３０、
３２、３４及び３６からの出力信号が供給される。各ア
キュムレータ３８、４０、４２及び４４は、ランプスタ
ートコントローラ４６、ビットシフトコントローラ４
８、レジスタ制御シーケンサ５０及びランプアップ／ダ
ウンデータの制御のもとに、レジスタ３０、３２、３４
及び３６からの出力信号を累算する。各アキュムレータ
３８、４０、４２及び４４は、生成しようとするランプ
信号が０相のデータ、１相のデータ、２相のデータ及び
３相のデータに多重分離されたものを出力する。第１の
信号路は、加算器２０、レジスタ３０及びアキュムレー
タ３８により形成される。第２の信号路は、加算器２
２、レジスタ３２及びアキュムレータ４０により形成さ
れ、第３の信号路は、加算器２４、レジスタ３４及びア
キュムレータ４２により形成され、第４の信号路は、加
算器２６、レジスタ３６及びアキュムレータ４４により
形成される。
が設けられ、これらのアキュムレータにレジスタ３０、
３２、３４及び３６からの出力信号が供給される。各ア
キュムレータ３８、４０、４２及び４４は、ランプスタ
ートコントローラ４６、ビットシフトコントローラ４
８、レジスタ制御シーケンサ５０及びランプアップ／ダ
ウンデータの制御のもとに、レジスタ３０、３２、３４
及び３６からの出力信号を累算する。各アキュムレータ
３８、４０、４２及び４４は、生成しようとするランプ
信号が０相のデータ、１相のデータ、２相のデータ及び
３相のデータに多重分離されたものを出力する。第１の
信号路は、加算器２０、レジスタ３０及びアキュムレー
タ３８により形成される。第２の信号路は、加算器２
２、レジスタ３２及びアキュムレータ４０により形成さ
れ、第３の信号路は、加算器２４、レジスタ３４及びア
キュムレータ４２により形成され、第４の信号路は、加
算器２６、レジスタ３６及びアキュムレータ４４により
形成される。
【００１２】スタート値調整制御手段２８は、インター
フェース１８からの画素アドレスデータ及びランプイン
クリメントデータに従って、第１、第２、第３及び第４
の信号路に対してオフセットした（ずれた）データを出
力し、これらのオフセットデータを加算器２０、２２、
２４及び２６に供給する。
フェース１８からの画素アドレスデータ及びランプイン
クリメントデータに従って、第１、第２、第３及び第４
の信号路に対してオフセットした（ずれた）データを出
力し、これらのオフセットデータを加算器２０、２２、
２４及び２６に供給する。
【００１３】ビットシフトコントローラ４８は、レジス
タ５２を介してインターフェース１８から入力されるラ
ンプインクリメントデータを、該データのビットをシフ
トさせることにより４倍し（加算器の数に対応）、４倍
されたランプインクリメント信号をアキュムレータ３
８、４０、４２及び４４に供給して、これにより出力さ
れるランプ信号の勾配を制御する。
タ５２を介してインターフェース１８から入力されるラ
ンプインクリメントデータを、該データのビットをシフ
トさせることにより４倍し（加算器の数に対応）、４倍
されたランプインクリメント信号をアキュムレータ３
８、４０、４２及び４４に供給して、これにより出力さ
れるランプ信号の勾配を制御する。
【００１４】ランプスタートコントローラ４６はカウン
タであって、１フィールド／フレーム毎の制御信号に応
じて、各ビデオフィールド／フレームの開始時にリセッ
トされる。また、ランプスタートコントローラ４６は、
走査線（ライン）と画素数をカウントする。更に、ラン
プスタートコントローラ４６は、カウント値が指定され
たラインアドレス及び画素アドレスに達すると、ランプ
スタートデータが、レジスタ３０、３２、３４及び３６
からアキュムレータ３８、４０、４２及び４４に入力さ
れるようにアキュムレータ３８、４０、４２及び４４を
制御する。次のクロックサイクルで、アキュムレータ３
８、４０、４２及び４４は、ビットシフトコントローラ
４８からの４倍されたランプインクリメント信号をレジ
スタ３０、３２、３４及び３６からの出力信号に加算し
始め、ランプ信号を出力する。ランプスタートコントロ
ーラ４６は、カウント値がレジスタ５４に記憶された次
の画素アドレスに一致すると、次のランプスタートデー
タがレジスタ３０、３２、３４及び３６からアキュムレ
ータ３８、４０、４２及び４４に入力されるようにアキ
ュムレータ３８、４０、４２及び４４を制御する。そし
て、アキュムレータ３８、４０、４２及び４４は、ビッ
トシフトコントローラ４８からの次の４倍されたランプ
インクリメント信号をレジスタ３０、３２、３４及び３
６からの次の出力信号に加算し始め、次のランプ信号を
出力する。ランプ信号の値が最大許容値（例えば白）又
は最小許容値（例えば黒）に達すると、累算動作が終了
する。
タであって、１フィールド／フレーム毎の制御信号に応
じて、各ビデオフィールド／フレームの開始時にリセッ
トされる。また、ランプスタートコントローラ４６は、
走査線（ライン）と画素数をカウントする。更に、ラン
プスタートコントローラ４６は、カウント値が指定され
たラインアドレス及び画素アドレスに達すると、ランプ
スタートデータが、レジスタ３０、３２、３４及び３６
からアキュムレータ３８、４０、４２及び４４に入力さ
れるようにアキュムレータ３８、４０、４２及び４４を
制御する。次のクロックサイクルで、アキュムレータ３
８、４０、４２及び４４は、ビットシフトコントローラ
４８からの４倍されたランプインクリメント信号をレジ
スタ３０、３２、３４及び３６からの出力信号に加算し
始め、ランプ信号を出力する。ランプスタートコントロ
ーラ４６は、カウント値がレジスタ５４に記憶された次
の画素アドレスに一致すると、次のランプスタートデー
タがレジスタ３０、３２、３４及び３６からアキュムレ
ータ３８、４０、４２及び４４に入力されるようにアキ
ュムレータ３８、４０、４２及び４４を制御する。そし
て、アキュムレータ３８、４０、４２及び４４は、ビッ
トシフトコントローラ４８からの次の４倍されたランプ
インクリメント信号をレジスタ３０、３２、３４及び３
６からの次の出力信号に加算し始め、次のランプ信号を
出力する。ランプ信号の値が最大許容値（例えば白）又
は最小許容値（例えば黒）に達すると、累算動作が終了
する。
【００１５】インターフェース１８からのランプアップ
／ダウンデータが、レジスタ５６を介してアキュムレー
タ３８、４０、４２及び４４に供給される。アキュムレ
ータ３８、４０、４２及び４４の累算方向は、ランプア
ップ／ダウンデータに応じて制御される。即ち、累算方
向がアップ（増加）方向の時は、出力されるランプ信号
の勾配は正となる。他方、累算方向がダウン（減少）方
向の時には、出力されるランプ信号の勾配は負となる。
／ダウンデータが、レジスタ５６を介してアキュムレー
タ３８、４０、４２及び４４に供給される。アキュムレ
ータ３８、４０、４２及び４４の累算方向は、ランプア
ップ／ダウンデータに応じて制御される。即ち、累算方
向がアップ（増加）方向の時は、出力されるランプ信号
の勾配は正となる。他方、累算方向がダウン（減少）方
向の時には、出力されるランプ信号の勾配は負となる。
【００１６】ランプ信号を生成するために必要な全ての
データに対応した信号Ｃが、レジスタ制御シーケンサ５
０に供給される。このレジスタ制御シーケンサ５０は、
レジスタ３０、３２、３４、３６、５２、５４及び５６
を制御し、これによりランプ信号を生成するために必要
なデータがレジスタ３０、３２、３４、３６、５２、５
４及び５６に順次記憶され、それから順次読み出され
る。各レジスタ３０、３２、３４、３６、５２、５４及
び５６は、先入れ先出しメモリである。
データに対応した信号Ｃが、レジスタ制御シーケンサ５
０に供給される。このレジスタ制御シーケンサ５０は、
レジスタ３０、３２、３４、３６、５２、５４及び５６
を制御し、これによりランプ信号を生成するために必要
なデータがレジスタ３０、３２、３４、３６、５２、５
４及び５６に順次記憶され、それから順次読み出され
る。各レジスタ３０、３２、３４、３６、５２、５４及
び５６は、先入れ先出しメモリである。
【００１７】図３を参照して、アキュムレータ３８、４
０、４２及び４４の構成例を説明する。これらのアキュ
ムレータの構成は全て同一構成のため、ここではアキュ
ムレータ３８のみについて説明する。スイッチ６０から
の出力信号を入力するレジスタ５８が設けられている。
このスイッチ６０は、ランプスタートコントローラ４６
からの出力信号に応じて、レジスタ３０と加算器６２か
らの出力信号を選択してレジスタ５８に出力する。反転
手段（インバータ）６４は、ビットシフトコントローラ
４８からの出力信号に対し、２の補数を得るためのもの
である。スイッチ６６は、ビットシフトコントローラ４
８からの出力信号と反転手段６４からの出力信号とを、
ランプアップ／ダウン信号に応じて選択し、加算器６２
に出力する。加算器６２は、スイッチ６６からの出力信
号をレジスタ５８からの出力信号に加える。レジスタ５
８は、レジスタ制御シーケンサ５０により制御される。
レジスタ５８に記憶された信号は、０相の出力信号とし
て出力される。
０、４２及び４４の構成例を説明する。これらのアキュ
ムレータの構成は全て同一構成のため、ここではアキュ
ムレータ３８のみについて説明する。スイッチ６０から
の出力信号を入力するレジスタ５８が設けられている。
このスイッチ６０は、ランプスタートコントローラ４６
からの出力信号に応じて、レジスタ３０と加算器６２か
らの出力信号を選択してレジスタ５８に出力する。反転
手段（インバータ）６４は、ビットシフトコントローラ
４８からの出力信号に対し、２の補数を得るためのもの
である。スイッチ６６は、ビットシフトコントローラ４
８からの出力信号と反転手段６４からの出力信号とを、
ランプアップ／ダウン信号に応じて選択し、加算器６２
に出力する。加算器６２は、スイッチ６６からの出力信
号をレジスタ５８からの出力信号に加える。レジスタ５
８は、レジスタ制御シーケンサ５０により制御される。
レジスタ５８に記憶された信号は、０相の出力信号とし
て出力される。
【００１８】次に図４を参照して、ランプ信号生成装置
の動作を説明する。図４において、実線Ｓは、ビデオラ
インｍにおいて生成しようとするランプ信号（スタート
点Ａ、終了点Ｂ）である。この場合、操作者は、第１組
のデータ、即ちビデオラインアドレス「ｍ」、ランプス
タート値「ａ」、ランプスタート画素アドレス「６」、
ランプインクリメントデータ「ｘ」、及び第２組のデー
タ、即ちビデオラインアドレス「ｍ」、ランプ終了値
「ｉ」、ランプ終了画素アドレス「１４」、後述するラ
ンプインクリメントデータ「０」を、キーボード（イン
ターフェース）１２を介してマイクロプロセッサ１０に
入力する。マイクロプロセッサ１０は、これらのデータ
をメモリ１６を介してランプ信号生成回路１４に送出す
る。
の動作を説明する。図４において、実線Ｓは、ビデオラ
インｍにおいて生成しようとするランプ信号（スタート
点Ａ、終了点Ｂ）である。この場合、操作者は、第１組
のデータ、即ちビデオラインアドレス「ｍ」、ランプス
タート値「ａ」、ランプスタート画素アドレス「６」、
ランプインクリメントデータ「ｘ」、及び第２組のデー
タ、即ちビデオラインアドレス「ｍ」、ランプ終了値
「ｉ」、ランプ終了画素アドレス「１４」、後述するラ
ンプインクリメントデータ「０」を、キーボード（イン
ターフェース）１２を介してマイクロプロセッサ１０に
入力する。マイクロプロセッサ１０は、これらのデータ
をメモリ１６を介してランプ信号生成回路１４に送出す
る。
【００１９】インターフェース１８からのランプスター
ト値「ａ」が、加算器２０、２２、２４及び２６に出力
される（図２）。スタート値調整制御手段２８は、ラン
プインクリメントデータ「ｘ」及びランプスタート画素
アドレス「６」に従って、スタート値調整値「２ｘ」、
「３ｘ」、「０」、「ｘ」を出力し、加算器２０、２
２、２４及び２６へ夫々送出する。ビットシフトコント
ローラ４８は、ランプインクリメントデータ「ｘ」を４
倍する。ランプスタートコントローラ４６は、アキュム
レータ３８、４０、４２及び４４のスイッチ６０を制御
し、カウント値が指定されたビデオラインアドレスと画
素アドレスに一致すると、加算されたランプスタート値
をレジスタ３０、３２、３４及び３６からレジスタ５８
（図３）に出力させる。次のクロックサイクルにおい
て、加算器６２はビットシフトコントローラ４８の非反
転信号をレジスタ５８からの出力信号に加える。このと
き、スイッチ６０は、ランプスタートコントローラ４６
の制御に基づき、加算器６２の出力信号をレジスタ５８
に供給する。かかる累算動作は、カウント値がランプ終
了画素アドレス（次のランプスタート画素アドレス）に
達するまで継続される。カウント値がランプ終了画素ア
ドレスに到達すると、インターフェース１８から次のラ
ンプスタート値「ｉ」が加算器２０、２２、２４及び２
６に供給される。スタート値調整制御手段２８は、次の
ランプインクリメントデータ「０」及び次のランプスタ
ート画素アドレス「１４」に従ってスタート値調整値
「０」、「０」、「０」、「０」を出力し、これらスタ
ート値調整値「０」、「０」、「０」、「０」を加算器
２０、２２、２４及び２６に送出する。ビットシフトコ
ントローラ４８は、次のランプインクリメントデータ
「０」を４倍する。更にランプスタートコントローラ４
６は、アキュムレータ３８、４０、４２及び４４のスイ
ッチ６０を制御し、カウント値が次の画素アドレス「１
４」に一致すると、次の加算されたランプスタート値を
レジスタ３０、３２、３４及び３６からレジスタ５８に
入力させる。次のクロックサイクルで、加算器６２は、
ビットシフトコントローラ４８の非反転信号をレジスタ
５８からの出力信号に加算する。続いてスイッチ６０
は、ランプスタートコントローラ４６の制御に基づき、
加算器６２の出力信号をレジスタ５８に出力する。この
累算動作は、カウント値が次のランプスタート画素アド
レスに達するまで継続される。
ト値「ａ」が、加算器２０、２２、２４及び２６に出力
される（図２）。スタート値調整制御手段２８は、ラン
プインクリメントデータ「ｘ」及びランプスタート画素
アドレス「６」に従って、スタート値調整値「２ｘ」、
「３ｘ」、「０」、「ｘ」を出力し、加算器２０、２
２、２４及び２６へ夫々送出する。ビットシフトコント
ローラ４８は、ランプインクリメントデータ「ｘ」を４
倍する。ランプスタートコントローラ４６は、アキュム
レータ３８、４０、４２及び４４のスイッチ６０を制御
し、カウント値が指定されたビデオラインアドレスと画
素アドレスに一致すると、加算されたランプスタート値
をレジスタ３０、３２、３４及び３６からレジスタ５８
（図３）に出力させる。次のクロックサイクルにおい
て、加算器６２はビットシフトコントローラ４８の非反
転信号をレジスタ５８からの出力信号に加える。このと
き、スイッチ６０は、ランプスタートコントローラ４６
の制御に基づき、加算器６２の出力信号をレジスタ５８
に供給する。かかる累算動作は、カウント値がランプ終
了画素アドレス（次のランプスタート画素アドレス）に
達するまで継続される。カウント値がランプ終了画素ア
ドレスに到達すると、インターフェース１８から次のラ
ンプスタート値「ｉ」が加算器２０、２２、２４及び２
６に供給される。スタート値調整制御手段２８は、次の
ランプインクリメントデータ「０」及び次のランプスタ
ート画素アドレス「１４」に従ってスタート値調整値
「０」、「０」、「０」、「０」を出力し、これらスタ
ート値調整値「０」、「０」、「０」、「０」を加算器
２０、２２、２４及び２６に送出する。ビットシフトコ
ントローラ４８は、次のランプインクリメントデータ
「０」を４倍する。更にランプスタートコントローラ４
６は、アキュムレータ３８、４０、４２及び４４のスイ
ッチ６０を制御し、カウント値が次の画素アドレス「１
４」に一致すると、次の加算されたランプスタート値を
レジスタ３０、３２、３４及び３６からレジスタ５８に
入力させる。次のクロックサイクルで、加算器６２は、
ビットシフトコントローラ４８の非反転信号をレジスタ
５８からの出力信号に加算する。続いてスイッチ６０
は、ランプスタートコントローラ４６の制御に基づき、
加算器６２の出力信号をレジスタ５８に出力する。この
累算動作は、カウント値が次のランプスタート画素アド
レスに達するまで継続される。
【００２０】このようにして、０相の出力信号値、即ち
「ｃ＝ａ＋２ｘ」、「ｇ＝ｃ＋４ｘ」及び「ｉ」が、ア
キュムレータ３８から順次出力される。１相の出力信号
値、「ｄ＝ａ＋３ｘ」、「ｈ＝ｄ＋４ｘ」及び「ｉ」
が、アキュムレータ４０から順次出力される。また、２
相の出力信号値「ａ＝ａ＋０」、「ｅ＝ａ＋４ｘ」及び
「ｉ」が、アキュムレータ４２から順次出力される。３
相の出力信号値「ｂ＝ａ＋ｘ」、「ｆ＝ｂ＋４ｘ」及び
「ｉ」が、アキュムレータ４４から順次出力される。ア
キュムレータ３８、４０、４２及び４４からのこれら出
力信号は、結合器６８により多重化（多重分離（並列）
データを１つの直列データに組み合わせる）され、実線
Ｓで示すランプ信号が出力される。
「ｃ＝ａ＋２ｘ」、「ｇ＝ｃ＋４ｘ」及び「ｉ」が、ア
キュムレータ３８から順次出力される。１相の出力信号
値、「ｄ＝ａ＋３ｘ」、「ｈ＝ｄ＋４ｘ」及び「ｉ」
が、アキュムレータ４０から順次出力される。また、２
相の出力信号値「ａ＝ａ＋０」、「ｅ＝ａ＋４ｘ」及び
「ｉ」が、アキュムレータ４２から順次出力される。３
相の出力信号値「ｂ＝ａ＋ｘ」、「ｆ＝ｂ＋４ｘ」及び
「ｉ」が、アキュムレータ４４から順次出力される。ア
キュムレータ３８、４０、４２及び４４からのこれら出
力信号は、結合器６８により多重化（多重分離（並列）
データを１つの直列データに組み合わせる）され、実線
Ｓで示すランプ信号が出力される。
【００２１】一方、操作者が、キーボード１２を介して
マイクロプロセッサ１０に次に示すデータを入力する
と、図５に示すカラーバー信号Ｔを信号生成回路１４か
ら出力することができる。第１組のデータは、ビデオラ
インアドレス「ｍ」、スタート値「ｉ」、スタート画素
アドレス「０」及びランプインクリメントデータ「０」
である。第２組のデータは、ビデオラインアドレス
「ｍ」、スタート値「ｇ」、スタート画素アドレス
「２」及びランプインクリメントデータ「０」である。
第３組のデータは、ビデオラインアドレス「ｍ」、スタ
ート値「ｅ」、スタート画素アドレス「４」及びランプ
インクリメントデータ「０」である。第４組のデータ
は、ビデオラインアドレス「ｍ」、スタート値「ｃ」、
スタート画素アドレス「６」及びランプインクリメント
データ「０」である。更に第五組のデータは、ビデオラ
インアドレス「ｍ」、スタート値「ａ」、スタート画素
アドレス「８」及びランプインクリメントデータ「０」
である。
マイクロプロセッサ１０に次に示すデータを入力する
と、図５に示すカラーバー信号Ｔを信号生成回路１４か
ら出力することができる。第１組のデータは、ビデオラ
インアドレス「ｍ」、スタート値「ｉ」、スタート画素
アドレス「０」及びランプインクリメントデータ「０」
である。第２組のデータは、ビデオラインアドレス
「ｍ」、スタート値「ｇ」、スタート画素アドレス
「２」及びランプインクリメントデータ「０」である。
第３組のデータは、ビデオラインアドレス「ｍ」、スタ
ート値「ｅ」、スタート画素アドレス「４」及びランプ
インクリメントデータ「０」である。第４組のデータ
は、ビデオラインアドレス「ｍ」、スタート値「ｃ」、
スタート画素アドレス「６」及びランプインクリメント
データ「０」である。更に第五組のデータは、ビデオラ
インアドレス「ｍ」、スタート値「ａ」、スタート画素
アドレス「８」及びランプインクリメントデータ「０」
である。
【００２２】また、操作者が、キーボード１２を介して
マイクロプロセッサ１０に次に示すデータを入力する
と、図６に示す鋸歯状信号Ｕを信号生成回路１４から出
力することができる。第１組のデータは、ビデオライン
アドレス「ｍ」、スタート値「ａ」、スタート画素アド
レス「１」及びランプインクリメントデータ「ｘ／２」
である。第２組のデータは、ビデオラインアドレス
「ｍ」、スタート値「ａ」、スタート画素アドレス
「９」及びランプインクリメントデータ「ｘ／２」であ
る。
マイクロプロセッサ１０に次に示すデータを入力する
と、図６に示す鋸歯状信号Ｕを信号生成回路１４から出
力することができる。第１組のデータは、ビデオライン
アドレス「ｍ」、スタート値「ａ」、スタート画素アド
レス「１」及びランプインクリメントデータ「ｘ／２」
である。第２組のデータは、ビデオラインアドレス
「ｍ」、スタート値「ａ」、スタート画素アドレス
「９」及びランプインクリメントデータ「ｘ／２」であ
る。
【００２３】さらに、操作者がキーボード１２から次に
示すデータをマイクロプロセッサ１０に入力すると、図
７に示す信号Ｖが信号生成回路１４から出力される。第
１組のデータは、ビデオラインアドレス「ｍ」、スター
ト値「ａ」、スタート画素アドレス「１」及びランプイ
ンクリメントデータ「２ｘ」である。第２組のデータ
は、ビデオラインアドレス「ｍ」、スタート値「ｄ」、
スタート画素アドレス「５」及びランプインクリメント
データ「ｘ」である。第３組のデータは、ビデオライン
アドレス「ｍ」、スタート値「ｃ」、スタート画素アド
レス「９」及びランプインクリメントデータｘ／２であ
る。第４組のデータは、ビデオラインアドレス「ｍ」、
スタート値「ａ」、スタート画素アドレス「１３」及び
ランプインクリメントデータ「２ｘ」である。第５組の
データは、ビデオラインアドレス「ｍ」、スタート値
「ａ」、スタート画素アドレス「１７」及びランプイン
クリメントデータ「０」である。このようにして生成さ
れるランプ信号は、ＤＭＥ装置のキー信号として使用で
き、このキー信号は折り返し歪の全くないエッジを持つ
信号として生成できる。
示すデータをマイクロプロセッサ１０に入力すると、図
７に示す信号Ｖが信号生成回路１４から出力される。第
１組のデータは、ビデオラインアドレス「ｍ」、スター
ト値「ａ」、スタート画素アドレス「１」及びランプイ
ンクリメントデータ「２ｘ」である。第２組のデータ
は、ビデオラインアドレス「ｍ」、スタート値「ｄ」、
スタート画素アドレス「５」及びランプインクリメント
データ「ｘ」である。第３組のデータは、ビデオライン
アドレス「ｍ」、スタート値「ｃ」、スタート画素アド
レス「９」及びランプインクリメントデータｘ／２であ
る。第４組のデータは、ビデオラインアドレス「ｍ」、
スタート値「ａ」、スタート画素アドレス「１３」及び
ランプインクリメントデータ「２ｘ」である。第５組の
データは、ビデオラインアドレス「ｍ」、スタート値
「ａ」、スタート画素アドレス「１７」及びランプイン
クリメントデータ「０」である。このようにして生成さ
れるランプ信号は、ＤＭＥ装置のキー信号として使用で
き、このキー信号は折り返し歪の全くないエッジを持つ
信号として生成できる。
【００２４】アキュムレータ３８、４０、４２及び４４
の出力信号は、結合器６８（図２）により多重化された
１チャンネルとして処理される。或いは、より高速の処
理の場合には、上述したように多重分離することなく所
要のビデオ信号を生成することができるので、ハードウ
ェア量を低減できる。また、同様にビデオ信号が標準
（高精細ではない）テレビジョン用信号の場合にも多重
分離は必要ではない。
の出力信号は、結合器６８（図２）により多重化された
１チャンネルとして処理される。或いは、より高速の処
理の場合には、上述したように多重分離することなく所
要のビデオ信号を生成することができるので、ハードウ
ェア量を低減できる。また、同様にビデオ信号が標準
（高精細ではない）テレビジョン用信号の場合にも多重
分離は必要ではない。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
スタート及び終了値並びにその勾配にわたる、完全な制
御により一連の所要のビデオ信号を生成することができ
る。ビデオライン毎に一連のランプ及び平坦部分を実行
することにより、所要のビデオ信号を構成できる。ま
た、キーエッジにおいて臨界勾配を持つランプ信号を出
力することにより、折り返し歪のないＤＭＥ（デジタル
多効果）キーを作成することができる。更に、装置のハ
ードウェア構成が簡略化できる効果がある。また、相
０、相１、相２及び相３のように４つの信号路を有する
多重分離した信号を生成する装置を用いることにより、
４つの多重分離信号成分に対し、４分の１のクロックレ
ートでデータ処理が可能となる。従って、比較的低いク
ロックレートで、高精細度ビデオ装置用の信号を生成す
ることができる利点がある。
スタート及び終了値並びにその勾配にわたる、完全な制
御により一連の所要のビデオ信号を生成することができ
る。ビデオライン毎に一連のランプ及び平坦部分を実行
することにより、所要のビデオ信号を構成できる。ま
た、キーエッジにおいて臨界勾配を持つランプ信号を出
力することにより、折り返し歪のないＤＭＥ（デジタル
多効果）キーを作成することができる。更に、装置のハ
ードウェア構成が簡略化できる効果がある。また、相
０、相１、相２及び相３のように４つの信号路を有する
多重分離した信号を生成する装置を用いることにより、
４つの多重分離信号成分に対し、４分の１のクロックレ
ートでデータ処理が可能となる。従って、比較的低いク
ロックレートで、高精細度ビデオ装置用の信号を生成す
ることができる利点がある。
【図１】本発明のビデオ信号生成装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１の信号生成回路の例を示すブロック図であ
る。
る。
【図３】図２の信号生成回路に使用されるアキュムレー
タの例を示すブロック図である。
タの例を示すブロック図である。
【図４】ランプ信号を生成する場合の実施例の動作を示
す図である。
す図である。
【図５】カラーバー信号を生成する場合の実施例の動作
を示す図である。
を示す図である。
【図６】鋸歯状信号を生成する場合の実施例の動作を示
す図である。
す図である。
【図７】他の信号を生成する場合の実施例の動作を示す
図である。
図である。
１ ビデオ信号生成装置 １０ 第１のマイクロプロセッサ １２ インターフェース（入力手段） １４ 信号生成回路（第２のマイクロプロセッサ） １８ インターフェース（入力手段） ２０、２２、２４、２６ 加算手段 ２８ スタート値調整制御手段 ３８、４０、４２、４４ アキュムレータ手段 ４６ ランプスタートコントローラ（信号スタート制御
手段） ４８ ビットシフトコントローラ（信号インクリメント
値出力手段） ５８ レジスタ（レジスタ手段） ６０ スイッチ（第２のスイッチ手段） ６２ 加算器 ６４ インバータ（反転手段） ６６ スイッチ（第１のスイッチ手段） ６８ 結合手段
手段） ４８ ビットシフトコントローラ（信号インクリメント
値出力手段） ５８ レジスタ（レジスタ手段） ６０ スイッチ（第２のスイッチ手段） ６２ 加算器 ６４ インバータ（反転手段） ６６ スイッチ（第１のスイッチ手段） ６８ 結合手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン ターナー イギリス国 ＲＧ24 ＯＳＲ，ハンプシャ ー，ベーシングストーク，リクピット，ク ローバー フィールド ６ (72)発明者 ムケシュ チョウハン イギリス国 ＲＧ24 ＯＷＰ，ハンプシャ ー，ベーシングストーク，チャイネハム, ピータースフィールド クロース 26 (72)発明者 デビッド ジョン ヘドレイ イギリス国 ハンプシャー，ウインチェス ター，アボッツ バートン，チャウンドラ ー ロード 67
Claims (7)
- 【請求項１】 一連のビデオ信号を生成するための命令
信号を非実時間で入力して記憶するメモリを有する第１
のマイクロプロセッサと、 上記命令信号を読み取り、選択された所要の上記ビデオ
信号を実時間で生成する第２のマイクロプロセッサとを
具えるビデオ信号生成装置。 - 【請求項２】 上記ビデオ信号が、デジタルスイッチャ
ー用のテストパターン、デジタル多効果キー及びワイプ
パターンを含む請求項１記載の装置。 - 【請求項３】 生成しようとするビデオ信号に関連し
た、信号画素スタートアドレス、この信号画素スタート
アドレスにおける信号スタートレベル及び信号インクリ
メント値を表すデータを入力する入力手段と、 調整レベルを各ビデオ出力信号に対する上記信号スター
トレベルに加える複数の加算手段と、 これら加算手段数に対応する数の調整レベルを出力する
スタート値調整制御手段と、 上記加算手段の出力信号を信号スタートアドレスから上
記信号インクリメント値に応じて累算し、多重分離され
たビデオ信号を出力する複数のアキュムレータ手段と、 多重分離されたビデオ信号を多重化して上記ビデオ信号
を出力する結合手段とを具えるビデオ信号生成装置。 - 【請求項４】 上記入力手段は、上記信号インクリメン
ト値の極性を示すアップ／ダウンデータを入力する請求
項３記載の装置。 - 【請求項５】 上記各アキュムレータ手段及び上記各加
算手段は、この加算手段数をｎとした場合、ｎ分の１の
クロックレートで動作する請求項３又は４記載の装置。 - 【請求項６】 上記信号スタートアドレス及びカウント
値に従って累算スタートトリガ信号を出力する信号スタ
ート制御手段と、 上記加算手段数をｎ個とした場合、信号インクリメント
データをｎ倍することにより信号インクリメント値を出
力する信号インクリメント値出力手段とを具え、 上記アキュムレータ手段は、上記信号インクリメント値
及び１つの累算スタートトリガ信号に応じて上記信号ス
タートアドレスから上記加算手段の出力信号を累算し、
多重分離した信号を出力する請求項３、４又は５記載の
装置。 - 【請求項７】 上記各アキュムレータ手段は、データを
記憶するレジスタ手段と、 上記信号インクリメント値出力手段の出力信号の極性を
反転する反転手段と、アップ／ダウン信号に基づき、上
記信号インクリメント値出力手段の出力信号と上記反転
手段の出力信号とを選択して出力する第１のスイッチ手
段と、上記スイッチ手段の出力信号を上記レジスタ手段
の出力信号に加算する加算器と、上記各アキュムレータ
内の加算器の出力信号と上記加算手段の出力信号とを、
上記累算スタートトリガ信号に応じて上記レジスタ手段
に選択して供給する第２のスイッチ手段とを有する請求
項６記載の信号生成装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9206708:1 | 1992-03-27 | ||
| GB9206708A GB2265781B (en) | 1992-03-27 | 1992-03-27 | Video signal generating apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0670233A true JPH0670233A (ja) | 1994-03-11 |
Family
ID=10712961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5068184A Pending JPH0670233A (ja) | 1992-03-27 | 1993-03-26 | ビデオ信号生成装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5349388A (ja) |
| EP (1) | EP0562715B1 (ja) |
| JP (1) | JPH0670233A (ja) |
| DE (1) | DE69313899T2 (ja) |
| GB (1) | GB2265781B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9403983D0 (en) * | 1994-03-02 | 1994-04-20 | Snell & Wilcox Ltd | Video test signals |
| GB2348765B (en) * | 1999-04-09 | 2003-07-30 | Sony Uk Ltd | Signal generator |
| GB2348760B (en) * | 1999-04-09 | 2003-07-16 | Sony Uk Ltd | Edge modulation |
| US7170404B2 (en) * | 2004-07-23 | 2007-01-30 | Innovalarm Corporation | Acoustic alert communication system with enhanced signal to noise capabilities |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB898779A (en) * | 1958-09-01 | 1962-06-14 | Roe A V & Co Ltd | Improvements relating to function generators for digital computing engines |
| DE2821024C3 (de) * | 1978-05-12 | 1981-02-05 | Institut Fuer Rundfunktechnik Gmbh, 8000 Muenchen | Signalgenerator zur Synthese von Fernseh-Priifzeilensignalen |
| FR2523789B1 (fr) * | 1982-03-19 | 1985-01-04 | Thomson Csf | Dispositif de generation de signaux de test d'equipements electroniques |
| FR2523791B1 (fr) * | 1982-03-19 | 1985-01-04 | Thomson Csf | Dispositif et appareil de test d'equipements electroniques notamment de television |
| US4466014A (en) * | 1982-09-30 | 1984-08-14 | Allied Corporation | Video test method and apparatus with incremental scan rate capability |
| US4635096A (en) * | 1983-04-08 | 1987-01-06 | Sony Corporation | Test signal generator |
| CA1306051C (en) * | 1986-09-17 | 1992-08-04 | Dennis L. Holmbo | Television signal generator |
| US4910681A (en) * | 1987-05-15 | 1990-03-20 | Anritsu Corporation | Multi-functionality television testing signal generator using digital scheme |
| US4954898A (en) * | 1988-05-07 | 1990-09-04 | Sony Corporation | Wipe pattern generator |
-
1992
- 1992-03-27 GB GB9206708A patent/GB2265781B/en not_active Expired - Fee Related
-
1993
- 1993-02-19 DE DE69313899T patent/DE69313899T2/de not_active Expired - Fee Related
- 1993-02-19 EP EP93301226A patent/EP0562715B1/en not_active Expired - Lifetime
- 1993-03-17 US US08/032,108 patent/US5349388A/en not_active Expired - Lifetime
- 1993-03-26 JP JP5068184A patent/JPH0670233A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0562715A3 (ja) | 1994-01-19 |
| GB2265781A (en) | 1993-10-06 |
| EP0562715A2 (en) | 1993-09-29 |
| EP0562715B1 (en) | 1997-09-17 |
| GB9206708D0 (en) | 1992-05-13 |
| GB2265781B (en) | 1995-09-20 |
| US5349388A (en) | 1994-09-20 |
| DE69313899D1 (de) | 1997-10-23 |
| DE69313899T2 (de) | 1998-03-05 |
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