JPH0670038A - 電話交換システム用トーンおよびアナウンスメント・メッセージ符号発生装置および発生方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】トーンおよびアナウンスメント・メッセージ符
号の発生に柔軟性を有する装置を提供する。 【構成】シーケンサ２２は、選択されたＴＤＭチャネル
の直列インターフェース２４を通して選択されたトーン
および音声アナウンスメントを供給するようにメッセー
ジ・メモリ１６を制御する。トーンおよびアナウンスメ
ントの全レパートリは、電話交換システム１２の中央メ
モリ１２Ｂからダウン・ロードすることができ、かつ電
話交換システムの任意のチャネルからのカストマ指定の
音声メッセージは、一段と遅い局部再生または中央メモ
リ１２Ｂへのアップ・ローディングのためにメッセージ
・メモリ１６に記憶する。トーンおよびアナウンスメン
トは均等に処理され、かつシステムの柔軟性を最大にす
るためチャネルに同時に前もって選択しておく。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電話回線網の異なる
チャネルにトーンおよびアナウンスメント・メッセージ
ＰＣＭ符号を選択的に提供し、特にそのようなトーンお
よび別の前もって選択されたトーンのシーケンスならび
にアナウンスメント符号が選択的に提供され、かつ発生
装置と組み合わされた複数の時分割多重化されたチャネ
ルから選択的に受信される方法に関する。

【０００２】

【従来の技術】電話交換網において、交換網制御と各電
話携帯ユニットとの間の自動通信が必要とされる。この
通信は２種の異なる形のメッセージ、トーンおよびアナ
ウンスメントを使用する。トーンは単一、多重、または
別の周波数であり、かつ継続性または断続性のものであ
る。そのようなトーンのよく出る例としては話中音、呼
出し音、発信音、およびタッチ・トーンがある。アナウ
ンスメントは、「そちらの呼出しが聞き取れません」、
かつ「いま呼出しは……の最中です」といった音声通信
である。これらのトーンおよびアナウンスメント・メッ
セージは二進数、変調されたパルス符号またはＰＣＭ、
一般的にメッセージ符号と見られる信号の形でメモリに
記憶されてきた。メッセージ符号は、トーンまたはアナ
ウンスメントの一連のサンプルあるいはセグメントに対
応する振幅を表わす一連の２進語を含む。これらのメッ
セージ符号がアナログ形式に変換されるとき、それらは
電磁スピーカによって音声に変換可能な可聴信号を作
る。

【０００３】多重チャネル時分割で多重化されるフレー
ムを構成する複数のタイム・スロットまたはチャネルと
それぞれ組み合わされた複数の異なる電話携帯ユニット
に、それらのメッセージ符号を選択的に提供することが
必要である。以前には、分離ＲＯＭ（読出し専用メモ
リ）は各多重周波数トーン符号用に提供され、かつサン
プル言語は、必要な全体のフレーム間ですべてのＲＯＭ
の、読み出されかつ便利なトーンのフレームにつき１言
語から同時に読み出されてきた。交換網の所望するあて
先にトーンを交換するために、そのＲＯＭのトーンの出
力は、そのようなトーンを要求される所望のあて先と組
み合わされた交換網のタイム・スロット、またはチャネ
ルに送られる。

【０００４】１９８０年５月２７日発行のメータ（Ｍｅ
ｈｔａ）らの米国特許第4,２０５，２０３号では、本出
願の譲渡人の表題の中で先任者は、本質的に全時間間隔
の間に使用できるようにされているトーン符号の代わり
に、各多重チャネル・サイクル、すなわちフレームを使
用できるようにし、そして各トーン符号サンプルをチャ
ネルのタイム・スロット、またはチャネルに交換するよ
うにして、個々のトーン符号サンプルは、トーン符号が
必要なときに各フレームの比較的短いタイム・スロッ
ト、またはチャネルの間のみ使用できるようにされる。
中央制御ユニットから非同期に受信された指令信号は、
循環するサイクル、またはフレーム内の数個のタイム・
スロットの中の任意な所望の１つにある多くのトーンの
内の任意な所望な１つの出力を生じる。さらに、一定の
「固定トーン」の所定の選択が与えられる。これらはす
べてのフレームのあらかじめ指定されたタイム・スロッ
トに必ず出力される一方、他のトーンはタイム・スロッ
トまたはチャネルの残りに選択的にスイッチされる。連
続アドレス位置で主メモリに保持された作動サウンド・
サンプルは、１サイクルの１つのタイム・スロット中
に、次のサンプル読出し／書込みメモリの一定の位置か
ら読み出されるアドレス信号を加え、その後、前に存在
し次のサイクルの同じタイム・スロット中に新しいアド
レス信号を書き出す信号に関して１つだけ増減される新
しい信号をその一定の位置に挿入することによって選択
される。

【０００５】このトーン発生装置は良好に作動したが、
若干の不利が存在する。トーン符号以外の任意なメッセ
ージ符号を処理する用意はなされなかった。音声通信用
のアナウンスメント・メッセージ符号を与える能力はな
かった。柔軟性が制限されたのは、与えられたシーケン
スのすべてのメッセージ符号が識別符号のみを記憶した
理由で一貫したアドレス位置に記憶されなければならな
いからである。残りのアドレスは、トーン・シーケンス
の第１サンプル用のアドレスから導かれなければならな
い。

【０００６】また、制限も提供された、トーン符号は読
出し専用メモリになるべく記憶されることが望ましいの
で、電話回線網を介してトーン符号メモリを再プログラ
ムする能力はなく、もちろんメッセージを記録する能力
もなかった。さらに、トーン符号は中央トーン符号メモ
リからトーン符号メモリにダウン・ロードすることがで
きず、つまりトーンの変化は読み出し専用メモリの変更
を要求する。さらに周期トーン信号はトーン部分のみを
記憶することによって発生され、次にあらかじめ選択さ
れたデューティ・サイクル・メモリにしたがってトーン
のＰＣＭ符号を周期的にゲートすることによって発生さ
れた。したがって、記憶されたＰＣＭ信号は、これもシ
ステム柔軟性を減少した他のトーンのＰＣＭ符号に比較
して特殊処理を与えられなければならなかった。

【０００７】

【発明が解決しようとする課題】したがって本発明の主
な目的は、電話交換回線網用のトーンおよびアナウンス
メント・メッセージ符号を発生させる装置および既知の
トーンおよびアナウンスメント発生装置の前記不利なら
びに制限を克服する方法を提供することである。

【０００８】この目的は、あらかじめ選択されたトーン
およびアナウンスメントの大きなレパートリが記憶され
て送受器、ファクシミリ機械およびコンピュータ・イン
ターフェース・モデムのような回線網のトランシーバ・
ユニットの任意な１つに対する再生の要求次第で使用で
きる多重チャネル電話交換回線網の異なるチャネルに対
してトーンおよびアナウンスメント・メッセージＰＣＭ
符号を選択的に供給する装置および方法を与えることに
よって一部達成される。選択的に、制御装置からの非同
期制御信号にしたがって、制御装置は各チャネルに供給
すべき適当なトーンおよびアナウンスメントを自動的に
選択する多重チャネルの状態または条件に応動する。具
合のよいことに、最大の記憶効率を得るために、いろい
ろなトーンおよびアナウンスメントは同じメモリに記憶
され、また任意の選択的な順序で、かつ各トーンまたは
アナウンスメントは任意に選択された期間に制限を受
け、かつ任意の選択された再生の組合せで結合すること
ができる。同じトーンまたはアナウンスメントは任意な
チャネルの組合せに対して同時に供給することができ、
あるいはさらにすべてのチャネルは制限のない時分割多
重に基づいているので、最大の使用が達成される。周期
トーン信号は、デューティ・サイクル情報の別別々な気
憶を除去するためにデューティ・サイクルと共に完全に
気憶され、また柔軟性を増すために他のトーンおよびア
ナウンスメントに比較して周期トーン信号の特殊な処理
を除去する。

【０００９】本発明のもう一つの有利な面は、トーンお
よびアナウンスメント・メッセージ符号メモリにＰＣＭ
符号書式のオーディオ信号を複数のチャネルの選択され
たチャネルから、後日の再生のために受信しかつ記録さ
せる装置および方法を提供することである。

【００１０】さらに、電話交換回線網の中央メモリ・ユ
ニットからＰＣＭメッセージ符号のダウン・ローディン
グを使用可能にするようにもなっている。同様に、中央
メモリ・ユニットに、トーンおよびアナウンスメント・
メッセージ符号発生装置に記憶されたアップローディン
グ・メッセージ用の装置および方法が供給される。

【００１１】これらの有利な特徴は、それぞれ、その中
のアドレス可能なメモリ位置でメッセージ・メモリにメ
ッセージ符号を記憶する装置と、前記多重チャネル電話
交換回線網の各チャネル用アドレス可能なメモリ位置の
選択された位置のアドレスのシーケンスを一時記憶する
装置と、前記チャネルの一連のタイム・スロットの間に
電話回線網に対する前記各チャネルのアドレスの前記シ
ーケンスのアドレス可能な位置でメッセージ符号を順次
書き出しする装置と、任意またはすべての複数の時分割
多重チャネルに任意のトーンとメッセージ符号の結合を
発生させる装置の素子を利用する方法と共に、供給する
ことで本発明のトーンおよびアナウンスメント・メッセ
ージ符号を発生させる装置で達成される。

【００１２】本発明の好適な実施例では、トーンおよび
アナウンスメント・メッセージ符号発生装置は、メッセ
ージ・メモリ、多重チャネル式インターフェース回線、
共有メモリ、制御装置およびシーケンサ、または状態機
械を含む。メッセージ・メモリは、ＰＣＭ符号化トーン
のレパートリおよびアナウンスメント・メッセージをそ
れぞれ、複数のアドレス可能なメッセージ・メモリ位置
で記憶する。多重チャネル式インターフェース回線は、
メッセージ・メモリを電話交換システムと相互接続さ
せ、また共有メモリは、複数の各タイム・スロット・チ
ャネル用の前記複数のメッセージ・メモリ位置の選択さ
れた位置について識別符号を記憶する。制御装置は、電
話回線網の中央コンピュータに応じて各タイム・スロッ
ト・チャネルに関して指令信号を出す。シーケンサは制
御装置に応動して、メッセージ・メモリを多重チャネル
式インターフェース回線を通して指令信号にしたがって
前記各タイム・スロット・チャネルに関する複数のメッ
セージを連続的に読み出させる。

【００１３】本発明の目的の一つは、メッセージ・メモ
リ、多重チャネル式インターフェース回線および電話交
換回線網の選択されたチャネルからのメッセージを記憶
するメッセージ・メモリを制御する装置を含むトーンお
よびアナウンスメント・メッセージ符号発生装置を供給
することによって達成される。メッセージ・メモリは、
複数のアドレス可能なメモリ位置で複数のＰＣＭ符号化
されたアナウンスメント・メッセージを記憶し、また多
重チャネル式インターフェース回線は、メッセージ・メ
モリを電話回線網の複数のチャネルと相互接続させる。
制御装置は、複数のメモリ位置の選択された位置で電話
回線網の選択されたチャネルからの電話インターフェー
ス回線を通って受信され、選択されたＰＣＭ符号化アナ
ウンスメントを記憶する。

【００１４】本発明のもう１つの目的は、局部トーン・
メッセージ・メモリ、多重チャネル式インターフェース
回線および電話交換回線網の中央メモリからのＰＣＭ符
号化メッセージをダウン・ロードするためトーン・メッ
セージ・メモリを制御する装置を含む電話交換回線網の
ためにトーン・メッセージ符号を発生させる装置１２よ
り達成される。局部トーン・メッセージ・メモリは、複
数のアドレス可能なメモリ位置で複数のＰＣＭ符号化ト
ーン・メッセージを記憶し、また多重チャネル式インタ
ーフェース回線は、電話交換回線網の中央トーン・メモ
リとメッセージ・メモリを相互接続させる。制御装置
は、トーン・メッセージ・メモリの選択されたアドレス
可能メモリ位置で電話交換回線網の中央トーン・メモリ
からのＰＣＭ符号化トーン・メッセージをダウン・ロー
ドするようにトーン・メッセージ・メモリを制御する。

【００１５】この目的は、中央制御コンピュータを持つ
多重チャネル電話交換回線網の複数の異なる時分割多重
チャネルに複数のトーンおよびアナウンスメント用のＰ
ＣＭ符号を選択的に供給する方法を与えることによって
も得られる。方法の段階には、まず内部のアドレス可能
なメモリ位置のメッセージ・メモリにある複数のトーン
およびアナウンスメント用のメッセージ符号を記憶する
段階が含まれている。前記多重チャネル電話交換回線網
の各チャネル用のアドレス可能なメモリ位置の選択され
た位置のアドレスのシーケンスの表示は、前記中央制御
コンピュータからの非同期指令信号に応じて再プログラ
ム可能なメモリに一時記憶される。異なる指令信号によ
り、異なるトーンおよびアナウンスメントの表示の一時
記憶が生じる。アドレスの前記シーケンスのアドレス可
能なメモリ位置でのメッセージ符号は、そのとき、前記
チャネルの一連のタイム・スロットの際にそれぞれ、電
話回線網の各チャネルに選択的に連続して書き出され
る。

【００１６】本発明の目的は、トーン部分および静止、
または非トーン、周期信号の部分が柔軟性を容易にする
ために同じアドレス可能なメモリに記憶される電話交換
回線網の周期トーン信号を発生させる方法を与えること
によっても一部達成される。この方法は、メモリのあら
かじめ選択された周期トーン・メモリ位置で周期トーン
信号の周期トーン発生のあらかじめ選択された時間周期
に対応するトーンの複数のサイクルをＰＣＭ符号の形で
記憶し、あらかじめ選択された周期トーン・メモリ位置
でトーンの複数のサイクルのＰＣＭ符号に隣接する周期
トーン信号の周期的静止のあらかじめ選択された時間周
期に対応する事実上ゼロ振幅を表わす複数のＰＣＭ符号
を記憶し、周期トーン信号の少なくとも１つの完全な周
期を形成する事実上ゼロ振幅のＰＣＭ符号と共に複数の
サイクルトーンの前記ＰＣＭ符号、および可聴周期トー
ン信号を作るために、電話交換回線網からの指令信号に
応じて、周期トーン信号のＰＣＭ符号を選択的に読む段
階を含む。

【００１７】

【実施例】上記の目的、特徴および利点を一段と詳細に
説明することにし、また本発明の他の有利な特徴はいく
つかの図面に関して与えられている好適な実施例の下記
詳細な説明から明らかになると思う。

【００１８】いま図面、特に第１図から、トーンおよび
アナウンスメント・メッセージ符号発生装置、またはメ
ッセージ符号発生器１０が非同期、時分割多重、直列、
両方向リンク１４の装置を通って電話交換システム１２
の多重チャネルと接続しているのが見られる。メッセー
ジ符号発生器１０は、複数のアドレス可能なメッセージ
・メモリ位置に置かれたＰＣＭ符号化トーンおよびＰＣ
Ｍ符号化アナウンスメント・メッセージのレパートリを
含むメッセージ・メモリ１６を有する。レパートリはな
るべく、電話交換回線網１２によって自動呼出分配につ
いてすべてのトーンおよびアナウンスメント要求を提供
することが望ましく、かつすべての多重周波数、すなわ
ちＭＦ、トーン、すべてのデュアル・トーン、多重化、
すなわちＤＴＭＦ、トーン；呼出し進行および信号トー
ンならびにすべての原因、遅延および傍受アナウンスメ
ントを含むことが望ましい。さらに、本発明の目的の１
つを達成する際に、カスタマの作ったメッセージは、電
話交換システム１２が、使用するメッセージ・メモリに
直接記録することができる。

【００１９】本発明のもう１つの重要な面を達成する際
に、すべてのトーン、カスタマ・メッセージおよびアナ
ウンスメントは、柔軟性を最適化したいと思うどの任意
なオーダでメッセージ・メモリ１６のアドレス可能なメ
モリ位置のどれにでも記憶することができる。一定のト
ーンまたはアナウンスメントはあらかじめ選択されたメ
モリ位置に指定することができるが、一定のトーンまた
はアナウンスメント用の特定な位置の専用は要求されな
い。具合のよいことに、記憶されたトーン、カスタマ・
メッセージおよびアナウンスメントは、入出力両用に一
様な工程を用いて処理される。

【００２０】したがって、トーンを生じさせるかどうか
のＰＣＭ符号、カスタマ・メッセージまたはアナウンス
メントは、一般に本明細書に関して簡単にメッセージ符
号と呼ばれている。この一般方法の延長として、この柔
軟性は強められかつ本発明の目的の１つはトーン発生周
期および周期トーン信号の完全な周期を形成する単一メ
モリ位置で、トーン発生周期と静かな周期との両方を一
緒に記憶させることによって達成される。

【００２１】一般に、メッセージ・メモリは、もう１つ
の複数の時分割多重チャネルの上にあらかじめ選択され
た数のメッセージ（すなわち、トーン、カスタマ・メッ
セージまたはアナウンスメント）まで記憶して作動する
ことができる。各メッセージ・ユニットは任意なチャネ
ルの上に任意な多重時間長さで任意のオーダで結合する
ことができかつプログラム制御を受けて所望通り一度に
任意な１つまたはすべてのチャネルに送信することがで
きる。カスタマ音声、メッセージが電話交換システム１
２のより高位の、中央制御装置１２Ａと組み合わされた
中央メモリ１２Ｂまで、後日使用のためにあるいはアッ
プ・ローディングのために、メッセージ・メモリ１６に
よって記録することができる。他方では、全レパートリ
は中央メモリ１２Ｂからダウン・ロードすることができ
る。

【００２２】メッセージ符号発生装置１０の残りの素子
は、メッセージ・メモリ１６と、中央制御装置１２Ａか
らの指令に応じて直列インターフェース２４を通る電話
交換システム１２との間の通信を制御する制御装置１
８、共有メモリ２０およびシーケンサ、または状態機械
２２の独特な組合せを含む。

【００２３】制御装置１８は、オン・ボード自己診断お
よびシステム１２の一段とハイ・レベルの制御装置１２
Ａとのその関連メモリとを含む。この制御装置は二重ポ
ートと直接インターフェースしたり、メッセージＩＤを
表わす各アドレスを持つメッセージ・ポインタ表をセッ
ト・アップするために共有メモリ２０と直接インターフ
ェースする。これらのメッセージ・ポインタは、メッセ
ージ・メモリ１６に記憶されたＰＣＭの形で各ディジタ
ル・トーンの実際のアドレスを制御する。共有メモリ・
ブロック２０の指令共有メモリ２０Ｂは、指令を出すと
ともに状態機械２２から処理状態を読み戻す制御装置１
８によっても呼出される。制御装置１８は指令形式を用
いてメッセージ・メモリ１６の区分にＰＣＭトーン・デ
ータをもダウン・ロードするとともにインターフェース
２４を通して中央制御装置１２Ａにすべてのメッセージ
状態を報告する。

【００２４】状態機械、またはシーケンサ２２は、ＲＯ
Ｍ、アドレス比較器、アドレス増分およびインターフェ
ース回線およびそれに対する回線補助を含む専用ハード
ウェア論理回線である。それはメッセージを処理するメ
ッセージ・メモリ１６に対する適当な制御信号を発生す
る。状態機械２２は共有メモリ２０と直接インターフェ
ースし、それによって制御装置１８をもインターフェー
スして、共有メモリ２０を通して制御装置により送られ
る指令を実行する。状態機械の各サイクル中に、状態機
械はチャネル・カウントを増分し、メッセージ終点を監
視し、そして制御装置１８に対するメッセージ処理の間
のどのような成功や失敗でも報告する。もしメッセージ
が位置の規定範囲内にあるならば、ポインタ位置と組み
合わされるＰＣＭトーンは、直列インターフェース２４
にある選択されたチャネルに送信される。メッセージ・
ポインタ表とのインターフェースに加えて、状態機械２
２は共有メモリ・ブロック２０の指令部分において制御
装置１８からの要求をも周期的に監視し、トーン要求を
ただちにアップデートし、さらにメッセージ処理状態を
制御装置１８に報告する。

【００２５】二重ポート、または共有メモリ・ブロック
２０は、制御装置１８および状態機械２２：メッセージ
共有メモリ２０Ａおよび指令共有メモリ２０Ｂの両方に
よって非同期に評価することができる２つの二重ポート
・メモリを含む。仲裁論理は、それか起らなければなら
ないならば論予を解決するためにこれらのデバイスに組
み込まれることが望ましい。メッセージ共有メモリ２０
ＡはＰＣＭメッセージ・データのアドレスを含むが、共
有メモリ２０ＡのアドレスはメッセージＩＤ、それ自身
を含むことが望ましい。指令共有メモリ２０Ｂは制御装
置１８によって出される各チャネルおよび指令からの状
態を含み、また指令メモリ２０Ｂのアドレスは各チャネ
ル用の指令が向けられるチャネルに応動する。

【００２６】いま第２図から、第１図のメッセージ符号
発生装置１０の機能ブロック図は、ディジタル・オーデ
ィオ源回線、すなわちＤＡＳ１０′として実行されてい
る。ＤＡＳ１０′は、第３図に示される制御サブシステ
ムのＳＢＸバス３０と順次接続される回線網サブシステ
ム２８の回線網終了サブシステム２６に置かれることが
望ましい。電話交換システム１２の中央制御装置１２Ａ
および中央メモリ１２Ｂ（図示されていない）とＤＡＳ
１０′との通信はＳＢＸバス３０による。さらに第３図
から、バス３０の制御サブシステムは、単一または二重
オペレーションのどちらでも可能な６８０２０／６８０
３０マイクロプロセッサを基本としたマルチプロセッ
サ、分配処理システムであることが望ましい。回線網サ
ブシステム２８は、おのおの単一段、非ブロッキング、
７７２チャネル・タイム・スロット交換機、すなわちＴ
ＳＩ３４を含むシステム・クロック、すなわちＣＬＫ３
２および４つの相互アクティブ・スイッチング／制御モ
ードから成る。これらのチャネルの７６８は、回線網終
端サブシステム２６のＤＡＳ１０′を含む回線に対する
回線網リンクとして知られる高速直列インターフェース
にわたるインターフェース用３２群の２４チャネルに破
壊される。ＴＳＩ３４に接続された回線網シェルフ制御
装置、すなわちＮＳＣ、回線３６は、おのおのスイッチ
・モードの７６８チャネルによる信号活動の処理能力を
供給するＤＲＡＭの２メガバイトを持つ６８００マイク
ロプロセッサを有する。ＮＳＣ回線３６の内部で、７６
８のチャネル並列時分割多重化、すなわちＴＤＭおよび
ＴＳＩ回線（図示されていない）に出入するバスは、回
線網終了サブシステム２６に出入する３２の、２４チャ
ネル３．０８８ＭＨｚ直列リンク又はネットワークの中
で多重化される。ＴＳＩ回線は自らの一段と高いレベル
処理に対する呼出し、およびＳＢＸインターフェース３
０を介した制御サブシステムの２次バスに定着するＳＢ
Ｘ回線があることに対するＳＢＸインターフェース３０
を経て、ＮＳＣ回線を供給する。制御メモリ１２Ｂおよ
び中央制御装置１２Ａは、この２次バスを介してロード
される。

【００２７】ＤＡＳ回線１０′に加えて回線網終了サブ
システム２６を形成する他の回線は、基本レート・ライ
ン、すなわちＢＲＬ、回線３８を含み；一次レート・イ
ンターフェース、すなわちＰＲＩ４０；１つ以上のＤＳ
Ｉポート回線４２；およびディジタル信号処理、すなわ
ちＤＳＰ、回線４４を含む。ＢＲＬ回線は、ＴＩディジ
タル・トランクの２４個の６４Ｋビット・チャネルを終
了させるとともに、ＤＳＩポート回線４２のすべての特
徴をも有する。ＤＳＩポート回線４２は、ディジタルＴ
Ｉトランクの呼出したシステム内に供給する。ＰＣＭチ
ャネルは適当にフォーマット化されかつＤＳＩ送信ライ
ン４６に送られる。ＤＳＩリンク４６からの入り情報
は、回線網への呼出しが得られるように、回線網リンク
に回収され、緩衝されて送られる。ディジタル信号処理
回線４４は、ＤＳＰ回線４４がそのリンクにわたり回線
網を呼び出す２４個のシステム・チャネルの各８個を呼
び出す３個の別々なＴＭＳ３２０Ｃ２５ディジタル信号
処理装置に基づく回線を供給する。ＤＳＰ４４プロセッ
サはＭＦおよびＤＴＭＦの機能を受信するが、システム
診断におけるトーン測定機能にも使用することができ
る。

【００２８】いま特に第２図から、第１図および第２図
のメッセージ符号発生装置のＤＡＳ回線実施例には、１
０ＭＨｚクロック４６によって作動する６８０００マイ
クロプロセッサ１８′が制御装置１８として含まれてお
り、かつＤＡＳ回線10′の全制御機能を与える。マイク
ロプロセッサは２つのリンク、または第１図の直列イン
ターフェース２４の機能を果たす回線網リンク・インタ
ーフェース回線４８から２つのリンクの内の１つにわた
って一段と高いレベルの呼出しプロセッサと通じてい
る。マイクロプロセッサ４５はメッセージ数、チャネル
割当て、単一メッセージまたは繰返し、他のメッセージ
などとの結合に関する指令を解釈し、かつ指令を達成す
る二重ポートＲＡＭ、すなわちＤＰＲＡＭ５２インター
フェースを通ってメモリ・シーケンサ５０に対応する制
御情報を供給する。ＤＲＡＭ５２は第１図の共有メモリ
２０の機能を果たす。

【００２９】６４ＫバイトのＥＰＲＯＭ５４は、診断能
力およびブート・ローダの基本始動を与える。ＤＡＳ１
０′用の機能符号は、柔軟な機能のアップグレードを可
能にする１２８Ｋバイトまでメモリの６４キロバイトを
持つ実行用の静ＲＡＭ５６にロード・ダウンされる。メ
モリ保護論理はＲＡＭ符号スペースの書込み保護を供給
されることが望ましく、かつ診断ソフトウェアは保護さ
れるメモリに対する非保証書込みを診断ソフトウェアに
監視させる。単一回線網リンク・インターフェース４８
は、２４ＰＣＭチャネル、７６８キロビットの通信リン
ク、および第２図のＮＳＣ回線３６からのＤＡＳ回線１
０′に対するシステム・クロックならびに同期信号を供
給する。

【００３０】第１図のメッセージ・メモリ１６は、メモ
リの４分または１６分を表わす２あるいは８メガバイト
・メッセージＤＲＡＭ５８によって実行される。なるべ
く、メッセージＤＲＡＭ５８は最大密度となるように複
数の単一１メガビットＤＲＡデバイスから成ることが望
ましく、また従来形ＤＲＡＭ制御を使用しかつＤＲＡＭ
制御装置５９からの論理を再新にする。メッセージＤＲ
ＡＭ５８は、並列ＴＤＭバス６０にわたるその情報を、
回線網リンク・インターフェース回線４８に供給するよ
うにメモリ・シーケンサ５０によって制御される。本発
明の重要な１つの面を続行する際に、メッセージＤＲＡ
Ｍ５８の内容は、使用者の決めたメッセージ用の回線網
リンク・インターフェースＰＣＭチャネルから直接ダウ
ン・ロードされたファイルまたは入力からのマイクロプ
ロセッサ４５によってロードすることができる。

【００３１】上述の通り、メッセージ・メモリ・シーケ
ンサ５０は、ＤＰＲＡＭ５２によって供給された緩衝イ
ンターフェースを通してマイクロプロセッサ４５からそ
の非同期指令入力を受信する。メモリ・シーケンサ５０
は、次に何をするかを論理的にそれを告げる制御情報の
ために、ＤＰＲＡＭを呼び出す。「開始アドレス」のよ
うな各シーケンスド・チャネル用の情報、および「終了
アドレス」が、マイクロプロセッサ４５によってＤＰＲ
ＡＭ５２に書き込まれ、またメモリ・シーケンサ５０
は、ＤＰＲＡＭ５２にあるそれ自身の「アクチブ・アド
レス」を、ＤＰＲＡＭ５２にそれ自身の「アクチブ・ア
ドレス」ポインタを保つ。「現在の」および「次の」メ
ッセージ・ポインタは、記録用の繰返し機能および読出
し／書込みに関する制御情報と共にシーケンサ５０に与
えられる。メモリ・センサ５０は、図４の論理流れ図に
したがって作動することが望ましい。第２図のマイクロ
プロセッサ４５は、原則、擬似符号および追録Ａのプロ
グラム・リストにしたがって作動する。マイクロプロセ
ッサ４５は、第４図の論理流れ図にしたがって作動する
ことが望ましい。第２図のマイクロプロセッサ４５は、
原則、擬似符号および追録Ａのプログラム・リストにし
たがって作動する。

【００３２】いろいろなモードの作動における第２図の
ＤＡＳ回線１０′の作動を詳しく説明することにする。

【００３３】ＤＡＳ１０′は、９６個のタイム・スロッ
ト・チャネルまでランダムな長さの２５６個のメッセー
ジまでソースを指定される。メッセージは、繰返性また
はそうでないことがあるが、全メッセージ記憶時間は２
４０秒である。オプションの追加メモリは、記録時間の
ほぼもう１つの１２分まで呼び出させる。

【００３４】中央制御装置、すなわち複合制御装置１２
Ａからの指令が、６８０００マイクロプロセッサ４５に
到達するにつれて、チャネル数およびアナウンスメント
・ナンバのシーケンスを含有する。ＤＡＳ１０′は、先
行する１つが通るとき、各ディジットを自動的に開始す
る。ＤＡＳ１０′は、先行する１つが通るときに各ディ
ジットを自動的に開始する。マイクロプロセッサ４５
は、コンピュータ指令が１つのアナウンスメントからも
う１つのアナウンスメントにスイッチする要求を受信し
たり要求に対して、受信するまでアナウンスメントを、
自動的に反復する。すべてのメッセージは同一、原点、
遅延、および傍受を取り扱っているので、アナウンスメ
ントは同一に取り扱われる。中央制御装置１２Ａにある
ソフトウェアは、別々な各応用および設置環境の特殊構
成を自由にセット・アップすることができるが、二、三
の例を提供することにする。しかし図示の場合、代表的
なシナリオを３つの形式のアナウンスメントについて以
下に説明する。

【００３５】代表的な自動呼び出し分配（ＡＣＤ）応用
では、ＤＡＳ１０′は最大３０までの同時都市原点アナ
ウンスメントを、３０個の専用タイム・スロットに出力
する。原点アナウンスメントは任意な長さでもよいが、
正確には長さ／秒である。次に特定の呼出しは２秒間非
同期で原点アナウンスメントに接続することができる。
１つの別法として、各原点アナウンスメントは、必要な
場合、外のタイム・スロットにアナウンスメントを接続
して要求次第で提供することができる。

【００３６】アナウンスメント・レパートリは、ＤＲＡ
Ｍ５８のサイズおよび２５６個のアナウンスメントの制
限のみを受けて、初期設定の際にメッセージＤＲＡＭ５
８にダウン・ロードされる。代表的なＡＣＤシステム
は、同時に５つの二重位相を有し、遅延アナウンスメン
トは１０個の異るチャネルに出力することがある。その
ような場合、各呼出しはマイクロプロセッサ４５によっ
て連続サイクル中に正確なアナウンスメントに接続され
る。別法として、一定のチャネルに対する一定のアナウ
ンスメントが要求次第で提供される。

【００３７】代表的なＰＢＸ応用では（たとえＡＣＤの
場合でも）、ＤＡＳ１０′は３０個の５秒傍受アナウン
スメントまたは断片を記憶する。具合の良いことに、マ
イクロプロセッサ４５は、これらを任意なオーダーで他
の断片またはトーンと結合させることができる。例え
ば、トリトーン（ｔｒｉｔｏｎｅ）は、そのとき、極め
て個人的で特定な傍受アナウンスメントを作るために、
一連の断片およびさらにあとがきと呼ばれる。記憶され
る、ある断片は数字１〜０、およびポーズの音声受信を
含む。例えば、下記の傍受アナウンスメントは中央制御
装置１２Ａによって組み立てられかつＤＡＳ１０′によ
って出力される：すなわちトリ・トーンでは「あなたが
ダイヤルした番号は９６０番ですか」、「８６５３番で
す」、「その番号は該当しません」、「８６８６番を呼
んで下さい」、呼出しは「８６８６」によって取られて
いる。別法として、呼出者が待っている間、彼はその電
話で正しい数字をダイヤルしたりパンチすることによっ
て情報アナウンスメントの選択を提供され、それによっ
て彼自身の傍受アナウンスメントを定める。

【００３８】ＤＡＳ１０′は、メッセージ組立てのため
の音声記録および編集を供給するようにプログラムする
ことができる。もしソースが１つの電話であるならば、
編集期間は次の通りである：使用者は、編集要求が行わ
れている中央制御装置１２Ａを告げる一定の電話番号を
ダイヤルする。使用者はそのとき、電話キーパッドのパ
スワードでキーしなければならず、または制御コンソー
ル・ターミナルからキーしなければならない。次に中央
制御装置１２Ａは、適当にプログラムされたＤＡＳ１
０′に電話からのメッセージを送るようにタイム・スロ
ット相互交換機能を向け、またＤＴＭＦ検出器を電話線
にも取り付けてそれを制御情報について監視する。中央
制御器１２Ａのソフトウェアは、記録、停止、巻き戻
し、再生、および終了期間のような機能として受信した
数字を傍受する。中央制御装置１２Ａは、これらの機能
を指令に変えてそれらを、これらの機能を果たすＤＡＳ
１０′に送る。ＤＡＳ１０′は、記録、停止、巻戻し、
再生のようなこれらの指令に応動する。使用者はメッセ
ージの全部または一部を数度再記録することができ、そ
れによって使用者が満足するまでメッセージを編集する
ことができる。

【００３９】記録期間は、使用者が中央制御装置、すな
わち複雑な制御装置１２Ａに信号を送るとき終るが、そ
のメッセージは完璧でかつ記憶しておかなければならな
い。複合制御装置１２Ａは次に、制御メモリ１２Ｂに新
しいメッセージのアップロードを開始するように、ＤＡ
Ｓ１０′に制御符号を送る。ＤＡＳ１０′は、直列バス
１４を介して完全なメッセージのアップロードを開始す
る。使用者は次に、複合制御装置１２Ａに、指定された
メッセージ番号を告げ、かつその制御装置は、現在のメ
ッセージがそのメッセージ数の下に記憶された前のメッ
セージを、それが存在するならば、重ね書きしなければ
ならないかを使用者に質問する。メッセージは識別する
こともでき、また複合制御装置１２Ａのバード・ディス
クに使用者の名前によって識別しかつ記憶することもで
きる。つまり、はるかに大きなレパートリを、ＤＡＳ１
０′にダウン・ロードされるよりも、任意の与えられた
時間でハード・ディスクに記憶することができる。使用
者がシステムに近づくにつれて、いろいろなセグメント
またはメッセージは本当にアップデートしないと思うこ
とを決定する前に聞くことができる。

【００４０】いったん、使用者が一定のメッセージを取
り付けることを最終的に決定すると、システムに選択さ
れたメッセージ番号を取り付ける複合制御装置１２Ａに
命令が供給される。中央制御装置１２Ａは次に、いろい
ろな所要情報について使用者を促す。さらに中央制御装
置は、新しいレパートリおよび位置と長さといったよう
なヘッダ情報を配列し直す。この新しいファイルは次
に、選択されたＤＡＳ１０′にダウン・ロードされる。

【００４１】第２の、すなわちバックアップ、ＤＡＳ１
０′が新しいレパートリに選ばれたならば、それは古い
レパートリを持つＤＡＳ１０′が働かなくされるにつれ
て徐徐にターン・オンされる。任意な個々のチャネルが
３状態にされるので、切換えはカスタマにとって途切る
ことなく進めることができる。いったん切換えが終る
と、中央制御装置１２Ａは、補助ＤＡＳ１０′としてオ
リジナルを処理するか、またオリジナルＤＡＳ１０′に
レパートリをダウン・ロードし、次にスイッチを主ユニ
ットとしておく。

【００４２】つまり、ＤＡＳ１０′は、（１）連続トー
ン・プラント発生、（２）スイッチされたトーン発生、
（３）遅延アナウンスメント、（４）原点アナウンスメ
ント、（５）新しいアナウンスメントの容易な記録、
（６）メッセージ・セグメントの結合、（７）全機能お
よびメッセージ・レパートリはシステムをダウン・ロー
ド可能にする。（８）メモリにオプショナル加算を持つ
最大１６分で主ＤＡＳ１０′のメッセージ時間の最大４
分、および（９）４８または９６チャネルに接続可能、
といったような機能特徴を備えている。これらは以下に
詳しく説明することにする。

【００４３】全レパートリは、論理／トーン変換表と共
に、初期設定の際にダウン・ロードされる。トーンは、
ＤＡＳ１０′に対する同様なメッセージを正確に処理さ
れる。各トーン・セグメントは、もし少しでもあれば、
静止時間を含む波の全周期を含む。トーンがそれと組み
合わされる静止時間を持たなければ、それはトーンを説
明する最小時間である少なくとも１６ミリ秒の長さであ
る。全レパートリは、複合制御装置１２Ａからダウン・
ロードすることによって変化したり増減したりすること
がある。ダウン・ローディング工程は、最大２５６メッ
セージまでの任意な組合でトーンまたはメッセージもし
くは両方によって全カードを満たす。

【００４４】ＤＡＳ１０′は、最大４個の直列リンク・
インターフェース回線４８により回線網シェルフ制御装
置（ＮＳＣ）３６と通じている。ＰＣＭサンプルは、Ｄ
ＡＳカード、回線網シェル制御装置３６で直列ミンク４
８により送信されかつタイム・スロット相互交換機３４
を介して分配されるが、この場合それらは単一チャネル
または放送に多く送られることがある。本明細書に見ら
れるソフトウェア・インターフェースは、６８０００マ
イクロプロセッサ４５がカード上のハードウェアを見る
ときを見るインターフェースを言う。適当な場合、実際
のアルゴリズムの若干が示されている。

【００４５】６８０００マイクロプロセッサ４５は、８
ビットの幅広い位置でありかつ適当な読出し／書込みア
ドレスが符号化されるように、１６ビットの幅広い位置
である相対サイズによって示す第５図のソフトウェア・
インターフェース・プログラミング・モデルに示される
通り、ＤＡＳ１０′のすべてのリソースに接続される。

【００４６】初期設定により、ＮＬＩ回線４８はそれら
のレジスタのすべてをクリアにし、また６８０００マイ
クロプロセッサ４５はその周辺をリセットしてそのリセ
ット・ベクトル・アドレスから実行を開始する。６８０
００マイクロコンピュータ４５は次に、所望のチャネル
番号をＮＬＩ回線４８の位置レジスタにプログラムしな
ければならず、また直列リンクを介してＮＳＣ回線３６
に報告しなければならない。ＮＳＣ回線３６は、直列リ
ンクを絶えずポールし、ＤＡＳ１０からメッセージを受
信して通信の設定を初める。

【００４７】静止トーン機能符号は、次のメッセージ・
ポインタ表６２および各９６チャネル用の現行メッセー
ジ・ポインタ表の両方にロードされなければならない。
連続読出状態は、全９６チャネル用のメッセージ制御報
告レジスタ表６６にセット・アップされなければならな
い。ループは、メッセージ制御報告レジスタ６６が少な
くとも１２ミリ秒ごとに１度見るように開始されるＮＬ
Ｔ回線４８の選択されたレジスタは、３状態に現在のす
べてのチャネルに最初セットされなければならない。

【００４８】次に６８０００マイクロプロセッサ４５は
自己診断を行って、それが終るとＬＥＤ接続された制御
レジスタ６８を介して適当なＬＥＤボードに書き込むこ
とによってＬＥＤ状態表示をセットする（図示されてい
ない）。次に６８０００マイクロプロセッサはそれが利
用可能であり、かつ命令を待っていることを複合制御装
置１２Ａに告げる。

【００４９】メッセージ制御報告レジスタ表６６は、９
６チャネルに対応する制御情報の９６バイトで作られて
いる。各バイトには、第６図に示される形のビット方向
制御資料が含まれる。

【００５０】放棄要求ビットＤ６は、シーケンサ５０が
次のメッセージポインタ６２を、それが当該特定チャネ
ルを受ける次の時間に、現行メッセージ・ポインタ表６
４まで進めさせる。これは、所望のメッセージですべて
のチャネルを初期設定し始めるときに必要である。もし
これがセットされないと、そのとき次のメッセージ・ポ
インタ６２はメッセージの次の端がアドレス比較装置に
より検出されるときに進められる。放棄要求信号はその
ときシーケンサによりクリアされる。

【００５１】メッセージ報告ビットの終了は、メッセー
ジの終了がアドレス比較装置によって検出されるとき、
６８０００マイクロプロセッサ４５に報告する。ＥＯＭ
報告は、高くセットされるとき、現行メッセージの終了
に達した旨を示し、かつ待ち合わせまたは次のメッセー
ジ・ポインタ６２のメッセージは現行メッセージ・ポイ
ンタ６４に転送されてシーケンサ５０によって処理され
ていることを示す。ハード・ウェアは次のメッセージ・
ポインタ６２を現行メッセージ・ポインタ表６４に進め
るのでそれはハードウェアが最終メッセージで働いてい
ることを示す。６８０００マイクロプロセッサ４５は、
その待合せから次のメッセージによって次のメッセージ
・ポインタ６２を供給しなければならず、あるいはメッ
セージを終らせるために静止トーンを置く。最短メッセ
ージは約１３ミリ秒であるので、６８０００マイクロプ
ロセッサ４５は、メッセージＤＲＡＭ５８にあるその次
のポインタをアップデータするまでに約１３ミリ秒かか
る。

【００５２】再生／読出しＮＯＴビットＤ５は、チャネ
ルがＮＬＩ４８からメッセージＤＲＡＭ５８まで読出す
ようセットされ、またはメッセージＤＲＡＭ５８からＮ
ＬＩ４８までの書出しのためにセットされる。ほとんど
すべてのチャネルで、このビット７は記録用に選択され
たチャネル（または複数のチャネル）を除き、ＮＬＩ４
８に書き込むようにセットされる。

【００５３】誤り報告ビットＤ１は、アクチブ・アドレ
スがメッセージ数、アドレス・ポインタまたはメッセー
ジ数、アドレス・ポインタまたはそのメッセージ数の終
了アドレスの誤りによるこの特殊なチャネルの終了アド
レスより大きいことをアドレス比較器が検出するときハ
イにセットされる。シーケンサ５０は他の作用を取ら
ず、かつこのチャネルの不正確なＰＣＭメッセージ・デ
ータを、おそらく出力し続けると思う。それは、必要な
らば、問題を正確に示すためにメッセージ・ポインタ・
ラムおよびアドレス・ポインタ・ラムをチェックする６
８０００マイクロプロセッサまで続く。

【００５４】ビットＤ２〜Ｄ７は、メッセージ制御−報
告レジスタ６６から読み戻されるとき、必ず高論理であ
る。

【００５５】制御レジスタ６６のＬＥＤポートは、ラッ
チおよびそれらに最後に書き込まれた状態に残るドライ
バを含む。このポートは、現在のレジスタ状態をチェッ
クすめために読むことができる。ＬＥＤビット、赤、
緑、黄はローにセットされると、対応するＬＥＤ（図示
されていない）をターン・オンさせる。パワー・アップ
すると、すべての３個のＬＥＤは点灯するはずである。
ＬＥＤポートのテスト・ビットは、工場のフレーム・テ
スト用に保存されており、かつバス誤り使用不能ビット
は、ローにセットされるとき、書込み保護バス誤り回線
を乗り越え、したがって、プロセッサがバスの誤りを生
じさせずに保護されたメモリ区域に書き込むことができ
る。しかし、バス誤りタイマは不完全なメモリ・サイク
ルの間依然として作動される。パワー・アップすると、
このビットは除去される。ＴＬ２３Ｅビットは第２図の
２個のオプションの回線網リンク回線４８を使用可能に
するように使用される。このビットはセットされると、
全９６チャネルの能力を可能にする。このビットがパワ
ー・アップされると、除去されて２個の１次リンク０お
よび１のみに省略される。ハイにセットされたときのビ
ットによりシーケンサは、プロセッサとインターリーブ
するメッセージＤＲＡＭ５８を呼び出させる。パワー・
アップすると、このビットに除去される。ＤＲＡＭロッ
ク・ビットは、ハイにセットされると、マイクロプロセ
ッサ４５をすべてのメッセージＤＲＡＭ５８の呼出し使
用不能にする。呼出し違反は不完全なメモリ・サイクル
を生じ、かつバス誤りサイクルは主張される。パワー・
アップすると、このビットは除去される。

【００５６】フロント・パネルは、診断の目的でＤＡＳ
１０′の状態を示す第２図の３個のＬＥＤ７０を有す
る。受信灯の緑は、カードが直列リンクの第２図のＮＳ
Ｃ３６と接触したことを示し、また少なくとも１チャネ
ルのタイム・スロットが直列インターフェース・チップ
の上から書き込まれたり、読み出されていることを示
す。赤のＬＥＤは、カード機能に影響を及ぼす誤りが起
こったことを示し、また６８０００マイクロプロセッサ
４５は誤りからの回復が使用不能であることを示す。黄
灯は、ＤＡＳ１０′の故障が検出されかつ６８０００マ
イクロプロセッサ４５が故障から回復する工程内にある
ことを示す。

【００５７】ＤＡＳ１０′の第５図に示されているソフ
トウェア・プログラムＲＯＭ７２は、全制御および通信
並びに保守の諸機能を果たす。本明細書に示されている
ソフトウェア部分は、６８０００マイクロプロセッサ４
５が作動しなければならず、かつマイクロプロセッサ４
５の斜めから見られる。それは回線網リンクを通る中央
制御装置１２Ａと通じており、かつＮＬＩ４８がどのタ
イム・スロットに接続されるかを選択するＮＬＩ４８の
内側のレジスタをセットする。ソフトウェアは、それに
中央制御装置から加えかつそれからカードのハードウェ
ア部分にポップすることによって各チャネルの待合せ機
能をも果たす。それは、ハードウェアからの状態リポー
トを監視しかつ中央制御装置１２Ａまでの情報の待ち合
わせおよびリポートからのいずれかのポップを監視す
る。ソフトウェアは中央制御装置１２Ａからの指令を解
釈して、正しい符号をシーケンサ５０にセットする。そ
れは、利用できるスペースおよびポインタ位置を追跡す
るメッセージ記録の間にも使用される。すべてのアップ
・ロードおよびダウン・ロードの際に、ソフトウェアは
データをも解釈するとともにそれをシーケンサ５０に正
しく包む。シーケンサ５０は、６８０００マイクロプロ
セッサ４５からダウン・ロードされたデータを受けて、
それをデータＲＡＭおよび第５図に示されるアドレス・
ポインタＲＡＭ７４に記憶する。シーケンサ５０は指令
およびメッセージの数をも受信する。ソフトウェアの好
適な形は、この出願の一部を追録Ａとしてここに付けら
れ好適なプログラムの原則および擬似符号のプログラム
・リストおよびリストに示されている。

【００５８】シーケンサ５０は、すべての９６チャネル
を通して自動的にシーケンスし、かつメッセージ・ポイ
ンタ数をフェッチし、正しいメッセージを指示し、正し
いデータ・ラム位置を指し、次にそれを対応するＮＬＩ
４８にそのチャネルのタイムスロット内で出力する。各
ＮＬＩ４８のみが２４チャネルを支持するので、シーケ
ンス５０は、データ転送のすべての９６チャネルが完了
するまで、各ＮＬＩ４８に逐次データを供給しなければ
ならない。

【００５９】ソフトウェア・スケジュラは、マイクロプ
ロセッサ４５とＮＬＩ回線４８との間の通信を取り扱う
ＥＰＲＯＭ５４（３２Ｋ語）に供給される。このＥＰＲ
ＯＭスケジュラに加えて、応用ソフトウェア、メッセー
ジ・データおよびＰＣＭデータは複合制御装置からいろ
いろなオン・ポードＲＡＭ５６への初期設定時間でダウ
ン・ロードされなければならない。以下の表はメモリ内
容の異なる形式を識別する： １） ＤＡＳソフトウェアは静止ＲＡＭの６４Ｋ語（３
２Ｋ語の２バンクに構成される）。このソフトウェアは
すべての９６チャネルにメッセージを割当てかつ各チャ
ネルの状態をプロセッサに報告するタスクのループ実行
を伴う。 ２） ＰＣＭサンプルは、メッセージＤＲＡＭ５８にダ
ウン・ロードされる。最大８メガバイトのメモリ、また
はメッセージの１６分は、このカードに記憶することが
できる。これらのＰＣＭデータは下記のサンプルを含ん
でいる：各コール進行トーン用のＰＣＭサンプル、各Ｄ
ＴＭＦ／ＭＦトーン・ディジット用のＰＣＭサンプル、
各音声メッセージ用のＰＣＭサンプル、 ３） 特定のＤＡＳ１０′用に向けられたすべてのメッ
セージは、各メッセージの開始と終了のアドレスを含む
ベットを含んでいる。これは、第２図の二重ポート、静
ＲＡＭ５２の２組に初期設定の際に実際にダウン・ロー
ドされるファイルである。メッセージ共有メモリ２０Ａ
に対応する第１組は、２５６の３区分を含む各メッセー
ジ用のアドレス表を含むが、この表にはＤＲＡＭ５８に
ある開始アドレス、終了アドレスおよびアクチブ・アド
レスを記憶する各メッセージのアドレス表を含む。この
メモリ部分は、２４ビットの幅広いデータとして構成さ
れている。指令共有メモリ２０Ｂに対応する第２組の二
重ポート・メモリは、９６メモリ位置の４区分を含有す
る。これらの４部分は、１）処理すべきメッセージを記
憶すること、２）要求された形式を処理すること、３）
チャネル状態リポート、４）プロセス・メッセージに結
合すべき次のメッセージ。

【００６０】ＤＡＳ１０′の好適なダウン・ロード表が
第７図に示されている。マイクロプロセッサは、シーケ
ンサ５０の待合せを保つ主機能を果たして、回線網の直
列リンクを介してインバウンドおよびアウトバウンド・
メールを保つ主機能を果たす。第８図の流れ図は、要求
される主ルーチンを示す簡潔化された流れ図を示す。す
べての９６チャネルの状態は、用意されている数に新し
いメッセージ数をポップして、１３ミリ秒ごとチェック
されなければらない。２次ループは、回線網の直列制御
データで作動するが、待合せおよび送信メールと共に分
配メールを受信している。

【００６１】ソフトウェアは、マイクロプロセッサ４５
のリセットを防止するウォッチドッグ・タイマの形とし
てＮＬＩ４８によって発生される非マスク式割込みに応
動しなければならない。さらに、ＮＬＩ４８からマイク
ロプロセッサ４５までの割込みは、複合制御装置１２Ａ
から入って来る指令メッセージのマイクロプロセッサ４
５に警報を与えるのに用いられ、最後に１０マイクロ秒
の割込みは、システムのリセットと同期してメッセージ
およびステイを処理するために、プロセッサ用のリアル
・タイム・クロックを供給する。

【００６２】第９Ｂ図の単一バイト符号は、ＤＡＳ１
０′に要求される命令の例である。それらは、直列ライ
ンに現われるシェルフ制御装置３６からＤＡＳ１０′に
送られて、マイクロプロセッサ４５によって受信され、
解釈される。マイクロプロセッサ４５は、これらの機能
を、所望の形式でシーケンサ５０を制御するのに必要な
正しいサブルーチンにこれらの形式を受信して解釈す
る。

【００６３】さらに、カード記録アナウンスメントを助
ける制御装置がある。第９図は、最小１組の記録指令を
示す。それらは、ポインタ制御装置か中央制御装置１２
Ａによりすべての保たれているものと想定する。別法と
して、一段と情報的な指令がＤＡＳ１０′自身により遂
行されている解釈を与えられている。これらの一段と高
いレベル指令は、記録、巻戻し記録、停止、高速前進お
よび記録である。

【００６４】第１０Ａ図の符号ＤＡＳ１０′が、一定の
状態事象をリポートするラインを送る。状態リポート
は、チャネル数リポートとともにリポートされている機
能のエコーを含む。成功したり成功しない状態符号は、
ＰＣＭデータの数のアップ・ロートがあるならば、ホロ
ーしたり、もしアップ・ロードがあるならば、ＰＣＭデ
ータのバイトの数が含まれる。送られる若干の他の機能
は、機能が第１０Ｂ図に示されているちょうど符号化す
るのと異なっている。

【００６５】第１２図から、ＤＡＳ１０′は、４つの主
サブセクションプラス電源に分けられる：Ｓｅｑ−カー
ネル７６、６８ｈ−カーネル７８、ＮＬＩ−カーネル８
０、および電力およびクロック部分８２を供給する。マ
イクロプロセッサ４５はメッセージの知的待合せを遂行
するとともに、直列リンクを介して制御システムと通じ
ている。それはシーケンサ区分の入力を制御する。

【００６６】第１１Ａ図から、シーケンサ・カーネル７
６は、９６チャネル・メッセージを処理するように設計
され、かつマイクロプロセッサ４５およびＮＬＩ４８と
共に有効にインターフェースする。シーケンサ５０は、
制御符号としてメッセージ二重ポートＲＡＭ５２から制
御メッセージを受信する。各メッセージ・チャネルに関
する制御符号は、次にシーケンサ５０にある制御区分８
１によって処理される。３２ビットＰＲＯＭに基づく状
態機械は、制御区分８１において、メッセージ処理用の
いろいろなハードウェア節点に制御信号のシーケンスを
発生させる。

【００６７】各チャネルについて、工程は、メッセージ
ポインタ８２をアップデートする段階と、メッセージ終
了をチェックする段階と、メッセージ結合用の適当な作
用を行う段階とを含む。この工程と並列に、メッセージ
・ポインタ・アドレス８２、メッセージ・メモリＰＤＡ
Ｍ５８および要求次第でＮＬＩ４８からのＰＣＭデータ
はメモリ内に書き込まれ（メッセージ記録）またはメモ
リからＮＬＩ４８（メッセージ・ソースシング）に転送
される。

【００６８】第１１Ｂ図から、シーケンサ５０の作動機
能およびその異なるタスクの相対時間基準が示されてい
る。見られる通り、第１作動は、アドレス・ポインタＲ
ＡＭを指すメッセージ・ポインタＲＡＭ対する呼出しで
ある。これは順次、第１１Ａ図のＤＲＡＭ区分８４の進
行中のメッセージ位置を指す。この位置から検索された
ＰＣＭデータは、次に対応するＮＬＩ４８に書き込まれ
る。この並列性により、すべての９６チャネルは１２５
ミリ秒以内に呼び出すことができる。

【００６９】第１１Ｃ図から、制御区分８１は、状態カ
ウンタ８６により選択されるアドレスを有する１組のＰ
ＲＯＭ８４から成る。これら２個の各信号は、シーケン
サカーネル７６を通じて放送すべき位置まで行く。

【００７０】メセッージ・ポインタ区分８２は、シーケ
ンサ・カーネル７６用の接続ＲＡＭである。それは、各
チャネルにどんなメッセージ数のリストを出力すべきか
を示すリストを含む。それは正常の作動中に使用される
各チャネル用の他のハンドシェイキング・レジスタをも
含む。

【００７１】二重ポートＲＡＭ５２は、第１１Ｄ図に示
された通りラッチ９０，９２，９４および９６と組み合
わされた４つの区分に仕切られている。各区分の第１の
９６位置は、各チャネルの対応する情報を記憶する。プ
ロセッサ４５は、この二重ポート・メモリ５２を通して
シーケンサ５０と通じている。正常作動の際、プロセッ
サ４５は、チャネル状態区分にあるデータを読みかつ解
釈することによって全９６チャネルの状態を周期的にチ
ェックする。もし特定のチャネルに新しいメッセージが
要求されるならば、プロッセサ４５は、そのメッセージ
数をラッチ９４の次のメッセージ区分にある対応するチ
ャネルにそのメッセージ数を書き込む。次に、それはラ
ッチ９６のチャネル状態区分にある放棄符号またはシー
ケンス符号をセット・アップすることによってそのチャ
ネルに適当な作用をも要求する。

【００７２】シーケンサ５０は、プロセッサによって要
求されたすべてのメッセージを絶えず処理しながら、二
重ポートＲＡＭ５２の他の側で作動し、かつすべてのチ
ャネル状態およびメッセージの誤りをプロセッサに報告
する。ラッチ９４の次のメッセージ区分は、シーケンサ
５０によって常時呼び出される。だがプロセッサ４５
は、二重ポートＲＡＭ５２のこの区分にある各チャネル
用の進行するメッセージをも監視することができる。

【００７３】現在のメッセージ数は、第１１Ａ図のＡＤ
ＤＲ−ＰＯＩＮＴラム８３を指すアドレスである。メッ
セージ数は、どのメッセージがこのチャネル用に選択さ
れていたかをアドレス・ポインタ８３に告げる。次のメ
ッセージ・ラッチ９４は、シーケンサ５０を、次のメッ
セージ数を現在のメッセージ数まで移す能力を制御す
る。

【００７４】状態ラッチ９６は、各チャネル・メッセー
ジを処理してから一時的に各チャネル状態をシーケンサ
５０に記憶させる。要求ラッチ９０は、各チャネルを処
理するためにマイクロプロセッサ４５によって作られた
要求をシーケンサ５０に記憶させる。２個のラッチの内
容は組み合わされて、二重ポートＲＡＭ５２のメッセー
ジ制御−リポート区分に書き込まれる。レジスタ内容の
定義は第６図に示される。

【００７５】二重ポートＲＡＭ５２は、１Ｋ×８デバイ
スであるが、その呼出しはそれを時間多重することによ
ってシーケンサ５０の側に同様な３個の別なデバイスが
見られるように仕切られることが望ましい。マイクロプ
ロセッサ４５は任意の時間に任意の位置を呼び出すこと
ができるが、それはラッチ９４の要求と組み合わされる
次のメッセージ位置に対する新しい接続を書くことに過
ぎない。とかくする内に、シーケンサ５０は現在のメッ
セージを得るが、もし放棄要求またはメッセージの終了
が検出されると、次のメッセージは現在のメッセージ位
置に移る。またそれは、マイクロプロッセサ４５からの
要求があるならば、状態位置においてマイクロプロッセ
サ４５にメッセージの終了を報告する。

【００７６】また第１１Ｅ図から、ラッチ９２と組み合
わされるアドレス・ポインタ区分は、メッセージＤＲＡ
Ｍ５８に記憶されたメッセージの位置に関する２４ビッ
ト・アドレスを含む。シーケンサ５０の側に１つの２４
ビット幅のように見るようによれる３個の二重ポートＲ
ＡＭがあるが、マイクロプロッセサ４５はこれらの二重
ポートＲＡＭを２サイクル（２語または１語および１バ
イト）でこれらの二重ポートＲＡＭを呼び出す。

【００７７】二重ポートＲＡＭはシーケンサ５０から見
られる通り、３つの区分を含むように仕切られる；１つ
は与えられたメッセージ用の始めのアドレス区分９８で
ある。これは位置０〜２５６に記憶されて、そのメッセ
ージ数に対応する。終了アドレス区分１００は同様に与
えられたメッセージ用の終了アドレスを含む。少し異な
る、第３セグメント１０２は、一定のチャネルが指示す
る現在のアドレスを含む。つまり、このメモリ・セグメ
ント１０２にわずか９６位置があるに過ぎず、それらは
第１の２のようにメッセージ数よりもむしろチャネル・
カウントにより参照される。

【００７８】二重ポートＲＡＭ５２は、それが含むすべ
てのセグメントをアドレスするために時間多重を介して
シーケンサ５０により呼び出される。まず、アクチブ・
アドレスは比較器１０４のＡ区分に移されて使用のため
にＤＲＡＭ区分５２に出力する。次に、終了アドレス区
分１００は比較器Ｂにロードされてそれらが比較され
る。もしいそれらが等しければ、信号は始めのアドレス
区分９８をロードするＮ＋１カウンタ１０６を告げると
ともに制御側に与えられる。もしそれらが等しくなけれ
ば、Ｎ＋１カウンタ１０６は増分する代わりに告げられ
る。最後に、Ｎ＋１カウンタ１０６のアドレスはアクチ
ブ・アドレス区分１０２にロードし戻される。つまりア
クチブ位置は正しいメッセージの始めに増分またはリセ
ットを与えられる。

【００７９】第１１Ｆ図から、ＤＲＡＭ５８は１．３マ
イクロ秒サイクル当たり多くて２倍で呼び出され、シー
ケンサ５０によって完全に制御される。仲裁は、シーケ
ンサがＤＲＡＭ５８の制御を保ちかつＤＲＡＭ５８を呼
び出すためにマイクロプロッセサ４５用の一定時間を割
り当てる。

【００８０】正常作動が１．３マイクロ秒ごとに、シー
ケンサ５０は第１１Ａ図のアドレス・ポインタ区分８３
からの現在のアドレスおよび第１１Ｆ図の制御区分１１
０からのアドレス制御信号を用いてドラムＤＲＡＭ５８
を呼び出す。シーケンサ５０のみは、１．３マイクロ秒
の間隔の第１半分でＤＲＡＭ５８を呼び出す。周期の第
１半分は、メモリをリフレッシュしたりマイクロプロセ
ッサ・メモリ呼出しを割当てられる。１０のシーケンサ
周期（〜１３マイクロ秒）ごとに、リフレッシュ要求は
リフレッシュ・タイマ回線から主張される。仲裁回線
は、シーケンサ５０の呼出しサイクルの直後に開始する
ようにリフレッシュ・サイクルを開始させる。マイクロ
プロセッサ４５は、次に、メモリを呼出し得る前に、多
くて（最悪の場合）２ １／２シーケンサ・サイクルま
たは３．４マイクロ秒だけ遅延されることがある。

【００８１】シーケンサ制御区分８１は、１２メガヘル
ツのクロックで働き、１．３マイクロ秒サイクル当たり
１６の位相を用いる。８０．１ナノ秒クロックは、簡単
にクロックと呼ばれる。シーケンサ制御区分８１はま
ず、シーケンサ５０にＤＲＡＭ５８を呼び出させる。次
に、それはＤＲＡＭポートをマイクロプロッセサまたは
リフレッシュ・サイクルのいずれかに対して、もしそれ
がたまたま生じるならば、ＤＲＡＭポートを解放する。
リフレッシュ要求はすべての第１０チャネル・フレーム
（チャネル当たり１．３マイクロ秒のフレーム）の終り
にのみ生じるので、第１１Ｆ図のシーケンサ制御区分１
０８は、常にシーケンス・ルーチンの部分として各フレ
ームの終りにこのリフレッシュ信号用のサンプルであ
る。正常作動の際、マイクロプロッセサ４５はシーケン
サ呼出しの直後にＤＲＡＭ呼出を許される。だがリフレ
ッシュ要求信号が働かされて第１１Ｆ図シーケンス制御
装置１１０によって働かされかつ認識されるならば、そ
れはＤＲＡＭをリフレェッシュするようにされて、マイ
クロプロセッサを保持状態に置く。この場合に、マイク
ロプロセッサは、その未定のサイクルを完成し得るま
で、もう１つのシーケンサ呼出しをそれがその未定のサ
イクルを完了し得る前にもう１つのシーケンサ呼出しを
伴なう。

【００８２】シーケンサ制御装置は、必ずそれが作って
いるデータが非感受的な単に全９６チャネルに完全なシ
ーケンサ・ルーチンを与えるようなときでさえもそうで
ある。非感受的なデータでさえＮＬＩ４８に行くが、第
３図の回線網シェルフ制御装置３６は、ＮＬＩ４８の指
定されたアクチブ・チャネルのデータのみを要求し、チ
ャネルの残りを無視する。

【００８３】シーケンサ制御装置はアドレス・ストロー
ブ信号を供給し、また第１１Ｆ図のＤＲＡＭ制御装置に
上方または下方バイト制御信号をデコードする。アドレ
ス・ストローブは、アドレスが読み書きサイクルを開始
しながら、ＤＲＡＭ制御装置１０８に使用できるように
なってから、１つのクロック・サイクルだけローにもた
らされる。ＤＲＡＭ制御装置１０８は、アドレスを多重
装置に対する行および列のストロープを自動的に発生さ
せて、それらをＣＡＳ信号と共にＤＲＡＭに提供する。
３個のクロック・サイクルは、アドレス・ストロープが
主張されてから、データはデータ・バスにより有効とな
ると思われ、シーケンサ５０はそのとき適当なＮＬＩ４
８はデータをクロックする書込めクロック信号を発生さ
せる。１つのクロック・サイクルが、書込みクロックの
作動後に働かされると、バス−サイクルが終りになるこ
とをドラム制御装置に知らせるアドレス・ストローブの
主張が減じられる。

【００８４】シーケンサ呼出しは、第１１Ｆ図のＤＲＡ
Ｍアドレス・ラッチ１１２の出力を使用可能にすること
によって開始する。これは、呼び出す次のアドレスを含
み、かつ前に１つのクロック・サイクルでロード・アッ
プされていたものである。アドレスにＤＲＡＭ制御装置
１０８の中でセット・アップするようにさせる１つのク
ロック・サイクルの後で、代表的な読み／書きサイクル
が行われる。読み／書き信号自体は、これがＮＬＩ４８
に対する書込であるか、またはＮＬＩ４８から読み出し
であるかをＤＲＡＭに告げる読み／書きレジスタによっ
て供給される。

【００８５】読み／書き機能は、メモリに入るＰＣＭデ
ータを読み取ったり、メモリからＰＣＭバスに出るＰＣ
Ｍデータを書き込むかどうかをチャネル基礎当りのシー
ケンサをプログラムする第１１Ｄ図のラッチ９６と組み
合わされる状態ＲＡＭにある命令の一部として、マイク
ロプロセッサ４５によってセットされる。

【００８６】マイクロプロッセサ４５は、開始および終
了位置をアドレスＲＡＭに書き込むので、バッファは読
み書きいずれのために各メッセージを各メッセージを留
保される。マイクロプロッセサ４５は、ハードウェアが
読み出しの際にバッファの終りにあるときに報告するか
しないかをも規定するので、バッファは円形であり、か
つそれ自身重み書き、またはワン・ショットであること
ができ、その後マイクロプロセッサ４５は使用者に彼の
記録が切り詰められることを警告する。

【００８７】ＤＡＳ１０′に用いられたＤＲＡＭ制御装
置１０８は、メモリの最大８メガバイトまでを制御する
離散ＭＳＩデバイスによって設計されることが望まし
い。この制御装置１０８の前端は、シーケンサと、マイ
クロプロセッサ４５と、メモリ・リフレッシュ・サイク
ルとの間の呼出しサイクルを多重化する３ウエイ仲裁回
線を有している。この制御回線は、２つの異なるモー
ド、すなわちマイクロプロセッサ制御モードとシーケン
サ・モードで作動するように設計されている。

【００８８】マイクロプロッセサ制御モードでは、プロ
セッサ４５はまず制御レジスタのシーケンサ制御ビット
（ＳＱＣＯＮビット）に論理の「０」をセットすること
によって、メモリ・ポートからシーケンサ５０を使用不
能にしなければならない。このモードでは、仲裁回線は
マイクロプロッセサ４５とメモリ・リフレッシュ回線と
の間の往復自動仲裁となるようにセットされる。

【００８９】シーケンサ・モードでは、プロセッサ４５
は、論理「１」を制御レジスタのシーケンサ制御ビット
（ＳＱＣＯＮビット）にセットすることによってシーケ
ンサの作動を使用可能にしなければならない。この作動
は、シーケンサ、マイクロプロセッサ、およびメモリ・
リフレッシュ呼出しサイクルをＤＲＡＭに適合させる働
きをする。

【００９０】リフレッシュ制御信号はシーケンサ制御装
置によって発生され、チャネル・フレーム（〜１０マイ
クロ秒）ごとに生じる。このリフレッシュ信号は、状態
機械カウンタのけた上げ出力からチャネル・フレームの
終りに発生される。次のサイクルの始めに、リフレッシ
ュはシーケンサ５０の機械カウンタのけた上げ出力から
チャネル・フレームの終りに発生される。次のサイクル
の始めに、リフレッシュ要求信号は仲裁によって認識さ
れ、かつシーケンサ呼出しの直後にＤＲＡＭバスに引き
継がれる。

【００９１】リフレッシュ・サイクルは、第１１Ｇ図の
ＲＥＳＨ^- ラインを主張することによってシーケンスサ
・制御装置によって初めて開始される。ＤＲＡＭ制御装
置は、ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂ
ｅ）リフレッシュ方式が第１１Ｇ図に示される通り、
１．３マイクロ秒の周期の最後の半分以内にメモリの全
４バンクに適合する前に、スタガーＣＡＳ（Ｃｏｌｕｎ
ｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）を用いる。

【００９２】

【外１】 制御装置の次の同期クロック・エッジはＲＡＳリフレッ
シュ・サイクルを発生させ、かつリフレッシュ・カウン
タ・アドレスはＤＲＡＭのアドレスに現われる。

【外２】 次のクロック・サイクルで、ＲＡＳ０がハイに戻ると、
ＲＡＳ２はローに進むように開始し、以下同様に行われ
る。すなわち、各ＲＡＳ信号は順次ローに行き、各信号
は２クロック・サイクルの間ローにとどまり、またリフ
レッシュ周期を通じて多くてわずか２個のストロープ・
ラインが主張される結果となる。このリフレシュ方式
は、すべての８メガバイトのメモリが同時にリフレッシ
ュされる場合に、ハイ・パワー・サージを防止するのに
選ばれる。

【００９３】マイクロプロッセサ呼出しセグメントは、
リフレッシュ要求信号が働かされない場合は、シーケン
サ呼出しの通常直後に始まる。呼出しサイクルの始め
に、マイクロプロセッサ・アドレス、

【外３】 プロセッサの上部の３アドレスは、ＤＲＡＭの２メガバ
イトの４ブロックをデコードするのに用いられる。

【００９４】

【外４】 またデータ・ストローブは呼び出されているＤＲＡＭの
バイトをデコードするのに用いられる。シーケンサがマ
イクロプロセッサに呼び出させると同時に、ＤＲＡＭ制
御装置は適当な制御信号（ＲＡＳおよびＣＡＳのよう
な）の発生を開始し、またさらに、

【外５】 ＲＡＳがローになりかつサイクルの終りに

【外６】 マイクロプロセッサの呼出しサイクルが終った直後に、
シーケンサ制御装置はマイクロプロセッサのアドレスを
使用不能にし、かつラッチを制御し、仲裁回線はそのと
きシーケンサに対する次の呼出しの優先度を決める。

【００９５】マイクロプロセッサ呼出し制御信号は下記
の通りシーケンサによって発生される： ａ） ６８０００−ＤＲＡＭアドレス・ラッチに対する
アドレスをラッチ・イン する ｂ） シーケンサ−ＤＲＡＭアドレス・ラッチを使用不
能にする ｃ） ６８０００−ＤＲＡＭアドレス・ラッチを使用可
能にする ｄ） ６８０００−ＤＲＡＭ制御ラッチを使用可能にす
る ｅ） ６８０００−ＤＲＡＭデータ・トランシーバの出
力を使用可能にする ｆ） ６８０００に対するＤＴＡＣＫ信号を使用可能に
する

【００９６】読出し／書込み信号もマイクロプロッセサ
ＤＲＡＭデータ・レシーバの方向をセットする。

【００９７】データのメガバイトをＤＲＡＭに転送すべ
きＰＣＭダウン・ロード工程の間、６８０００はＤＲＡ
Ｍを完全に呼び出すためにシーケンサ呼出しの優先度を
終らせるオプションを持つ。このオプションは仲裁回線
からシーケンサ呼出し優先度を取り出し；したがてプロ
セッサおよびリフレッサ・タイマはそれら自身の間を仲
裁する。たとえドラムに対するシーケンサの呼出しがブ
ロックされても、シーケンサ制御装置の論理は依然とし
て働き、そのシーケンスによりリサイクルする。このＤ
ＲＡＭロックの特徴は制御レジスタの部分であり、プロ
セッサの制御を受ける。

【００９８】マイクロプロセッサの主要部は、板上の４
個のＮＬＩ回線と、プログラム・メモリと、データ・メ
モリと、書込み保護メモリと、一般的な制御および保守
用の制御レジスタを持つ通信インターフェースから成
る。

【００９９】異なるメモリおよびインターフェース・デ
バイスをマイクロプロッセサと共に割り当てる機能メモ
リ・マップは、第１３図に示されている。このマップ
は、各デバイスに割り当てられたデバイスのサイズおよ
びメモリのスぺースをも示す。第１４図に示されるよう
な物理的デバイス・メモリ・マップは、ＥＰＲＯＭ５４
用のマイクロプロセッサ・アドレス・デコーダ、スタチ
ック・ラムおよびマイクロプロセッサ・アドレス・スペ
ースにある制御レジスタを示す。これら合計８個のデバ
イスは、各１２８キロバイトでマイクロプロセッサ・ア
ドレス・スペースの第１メガバイトを占める。すべての
メモリおよびＩＯポート・アドレス・デコードは、この
区分にある２つのアドレス・デコダーＰＡＬに含まれ
る。

【０１００】マイクロプロセッサのプログラム・メモリ
・スペースは、永久ＥＰＲＯＭ５４、および第２図のス
タチックＲＡＭ５６から成る。ＥＰＲＯＭ区分は、マイ
クロプロセッサが直列リンクを介して中央制御装置１２
Ａによって情報ダウン・ローディング・リンクを設ける
ことを要求する。ＲＡＭ５６は、制御装置からダウン・
ロードされるカード用の実際の応用ソフト・ウェアを含
む。

【０１０１】ＥＰＲＯＭメモリは、監視除外ベクトル
表、プログラム・ブーティング、メール転送、ＮＬＩ４
８を持つハンドラおよびスケジュラ・ソフトウェア用に
指定される。メモリのこの部分は、２個の３２Ｋ×８Ｅ
ＰＲＯＭに内在し、第１４図に示される通り１２８Ｋ境
界マップの第１頁を占める。

【０１０２】マイクロプロセッサ・プログラムＲＡＭ５
６は、メモリ・マップの次の１２８Ｋバイトに指定され
る。この特定のメモリは、ＮＬＩ４８およびメッセージ
処理用のシーケンサと通じているマイクロコンピュータ
用のアプリケーション・プログラムを含む。このＲＡＭ
５６は各４Ｋ語の境界で書込−保護可能であるので、ソ
フトウェアはいずれかのプログラムまたは１６個の異な
るブロックにあるプログラムまたはデータ・メモリのい
ずれに仕切ることができる。書込み保護違反が起こるな
らば、マイクロプロセッサに対するバス・Ｉ・入力信号
はバス・エラー・サイクル・ルーチンに対して主張され
る。

【０１０３】これら４個のスタチック・ラムのすべては
完全にデコードされて、語サイズに構成されるが、バイ
か語のいずれかで呼び出すことができる。スタチックＲ
ＡＭ５６の主な３２Ｋ語はメモリ・マップにおいて０２
ＯＯＯＯＨ〜０２ＦＦＦＦＨの範囲にわたるが、上部３
２Ｋ語は以後の拡大のためのオプションであり、０３Ｏ
ＯＯＯＨ〜０３ＦＦＦＦＨに置かれる。

【０１０４】二重ポート・アドレス表ＲＡＭは、他のポ
ートのシーケンサ作動を妨げないで、使用されないメッ
セージ・アドレスのオン・ラインを置き替えるために新
しいメッセージ・アドレスをプロセッサに書き込ませ
る。メモリのこの部分は、開始、終および現在のメッセ
ージ・アドレスを含む３個の異なる二重ポートＲＡＭと
して仕切られる。

【０１０５】これら３個のメモリは、１Ｋ×２４ビット
幅として構成されている。この構成により、シーケンサ
は１つの読み出しサイクルで全２４データ・ラインを取
り出すことができる。プロセッサは２つの異なるメモリ
位置で２つの書込みサイクルを果たさなければならな
い。第１書込みサイクルは、１つのメモリ位置で最初の
２つのＲＡＭに対する語書込みであり、第２書込みサイ
クルは一様な位置での第３ＲＡＭに対するバイト書込み
であり、かつ第１語書込み第２書込みは一様な位置での
第３ＲＡＭに対するバイト書込みであり、第１語書込み
から＋０２ＯＯＯＯＯＨによってオフセットされる。こ
れら３個の二重ポートＲＡＭはプログラムＲＡＭのすぐ
上のメモリの１２８Ｋの２頁を占めて、アドレス二重ポ
ートＲＡＭロー語（ＡＤＰＬ）およびアドレス二重ポー
トＲＡＭハイ・バイト（ＡＳＰＨ）とそれぞれラベルさ
れる。ＡＤＰＬラムは語サイズで構成されかつ語および
バイト境界で呼び出すことができるが、ＡＤＰＨ ＲＡ
Ｍは奇数バイトにマップされるが、語やバイトのいずれ
かで呼び出すこともできるが下部バイトのみは有効デー
タを含む。

【０１０６】アドレス・ポインタ表のこれら３個の二重
ポートＲＡＭのメモリ・マップは第１５図に示されてい
る。

【０１０７】マイクロプロセッサ４５は、１組４個の二
重ポートＲＡＭ５２を通してシーケンサ５０と通じてい
る。マイクロプロセッサ４５は１つの側からの呼出しを
有するが、シーケンサはこれら二重ポートＲＡＭの他の
側で作動する。

【０１０８】シーケンサ５０は３個のアドレス二重ポー
ト５２からデータを読み出すに過ぎないので、それは他
のポートでのプロセッサ呼出しとどのような接続をも提
示してはならない。もし新しいメッセージ・アドレスを
これらのＲＡＭ５２に書き込む必要があるならば、プロ
セッサ４５はそのメッセージを用いてすべてのチャネル
を放棄しかつ新しいメッセージをダウン・ロードして先
に進む。新しいメッセージが設置されると、次にプロセ
ッサは、要求される場合にそのメッセージに対してチャ
ネルを指定する。

【０１０９】二重ポート制御回線は、シーケンサの主要
部７６にあるメッセージ・ポインタ区分およびアドレス
・ポインタ区分に対する適当な制御信号を発生させる。
マイクロプロセッサ・ハードウエアは、メッセージ・ポ
インタ区分用の一段と低いオーダのバイト書式およびア
ドレス・ポインタ区分用の長い語書式を用いて、二重ポ
ートＲＡＭ５２にインターフェースする。二重ポートＲ
ＡＭ５２用の好適なメモリ・マップは第１６図に示され
ている。

【０１１０】８２Ｃ５５周辺インターフェース・デバイ
スのポートＢおよびＣは、６４Ｋ語スタチックＲＡＭ５
６に対する保護をセットするのに用いられることが望ま
しい。パワー・アップがリセットされると、２個のポー
トＢおよびＣのすべての出力はプル・ダウンされて、全
スタチックＲＡＭメモリへの呼出しを不能にする。ポー
トＢの８出力ビットは、第１７図に見られる通り、０２
ＯＯＯＯＨ〜０２ＦＦＦＦＨの範囲の第１組のスタチッ
クＲＡＭアドレスに対する書込み保護を与える。各ビッ
トは、メモリの４Ｋ語のブロックを保護する。

【０１１１】スタチックＲＡＭ拡大の上部３２Ｋ語は、
０３ＯＯＯＯＨ〜０３ＦＦＦＦの範囲のアドレス用のポ
ートＣを用いて同じ様に書込み保護される。スタック・
ポインタおよびメイン・プログラムはＲＡＭに内在する
ので、パワー・アップ・ルーチンは、少しでもスタチッ
クＲＡＭメモリを呼び出そうとする前に、８２Ｃ５５の
ポートＢおよびＣを通してメモリ書込み保護をセットす
るルーチンを含まなければならない。

【０１１２】すべてのこれらの保護ビットは、ＲＡＭ呼
出しサイクルの際にＲＡＭデバイスを使用可能または使
用不能にするＰＡＬデバイス（書込み保護ＰＡＬ）にあ
るプロセッサ・アドレスと組み合わされる。書込みサイ
クルが保護されたメモリ位置を呼出そうとするとき、Ｒ
ＡＭに対するチップ選択は主張されない。これによっ
て、バス・サイクル・タイマは時間切れとなり、違反の
プロセッサを告げるバス・エラーを発生させる。

【０１１３】ポートＢまたはＣに対する「０」の書込み
は、対応するメモリ位置用の書込み保護をセットし、ま
た「１」の書込みはそれを使用にする。第１７図は８２
Ｃ５５のポートＢおよびＣの各ビット用のアドレス保護
を示す。

【０１１４】ＤＡＳ１０′の４個のＮＬＩは完全にデコ
ードされて、第１９図に示される通り６８０００アドレ
ス範囲にメモリ・マップされる。各ＮＬＩ４８は３２個
のレジスタを含み、語またはバイト・モードのいずれか
で呼び出すことができる。ＮＬＩ４８の８ビット・デー
タは、プロセッサ・データ・バスの下部バイトに接続さ
れる。

【０１１５】第１４図に見られる通り、アドレス８ＯＯ
ＯＯＯｈ〜ＦＦＦＦＦＦｈから始まるボイスおよびトー
ン・メッセージ用のＰＣＭデータはＤＲＡＭに記憶され
る。シーケンサ呼出しと両立するように、すべてのＤＲ
ＡＭは連続メモリ・スペクトルのバイト・モードでのみ
呼び出すことができる。そのメモリ・マップは第１９図
に示されている。ＤＲＡＭの８メガバイトはすべて２メ
ガバイトの４バンクに構成されている。

【０１１６】基本のＤＡＳは、ボイスおよびトーンの最
大４分まで与えるＰＣＭ記憶用のＤＲＡＭメモリの２メ
ガバイトまたは８メガバイトを有する。メモリの追加の
６メガバイトは、トーン／メッセージ記憶の合計８メガ
バイトまたは１６分の間、ＤＡＳ１０′に追加すること
ができる。

【０１１７】

【外７】 電源からのパワー・オン・リセット遅延は、ＶＣＣが５
Ｖに達してから少なくとも１００ｍｓのアクチブ・ロー
・リセット信号を与える。この信号は、正しい開始モー
ドを保証するプロセッサ４５のリセットおよび休止の両
入力を駆動する。

【０１１８】正常動作では、ＤＡＳ１０′からの直列リ
ンクは、どのリンクがアクチブであるかを決定するＮＳ
Ｃ３６によって周期的にポールされる。もしリンクが応
答しないならば、ＮＳＣ３６は非マスク式割込みして、
割込みレベル７によってＤＡＳ１０′にソフト・リセッ
トを発生させる。もしこの場合もまた、ＮＳＣ３６によ
ってレスポンスが受信されないならば、それはカード全
体をリセットするようにＰＯＲ回線を通してハード・リ
セットを発生させる。マイクロプロセッサは、それが１
０ミリ秒の割込み、すなわちＮＬＩ４８自体によって発
生された割込みに応動しないならば、ＮＳＣによっても
リセットすることができる。リセット・ラインがローに
なるときはいつでも、状態ＬＥＤはすべてライト・アッ
プとなってカード故障の視覚診断を与える。健全な回線
は、その開始時の初期設定ルーチンの際の正常作動を示
す赤および黄色のＬＥＤをターン・オフさせることがで
きなければならない。

【０１１９】ＤＡＳ１０′用の割込み源は下記の通り識
別される：１０ミリ秒の割込み、ＮＬＩまたは通信割込
み、および非マスク式割込み（またはウオッチドック・
ソフトウエア・リセット）。これらの割込み信号はＮＬ
Ｉ４８によって発生され、中央制御装置１２Ａによって
プロセッサの状態のハンドシェーキングまたは診断チェ
ックが与えられる。オートベクトル割込みは、上記の割
込み信号のすべてに合うようにＤＡＳ１０′に使用され
ることが望ましい。割込み優先レベルは下記の通り指定
されることが望ましい。 −割込みレベル７（ＮＭＩ）は、ＮＬＩ４８を通して回
線網リンクから発生されるソフト・リセット（ウォッチ
・タイマ）に指定される。 −割込みレベル５は、ＤＡＳ１０′の４個の全ＮＬＩ８
に指定される。このレベルによる割込みによって、プロ
セッサは４個のＮＬＩ４８の内側にある全４個の状態レ
ジスタは、割込み源を決定するためにポールされる。Ｎ
ＬＩ４８からの全４個の割込みラインは、ただ１個の割
込み信号をプロセッサに供給するように一緒に記憶され
る。 −割込みレベル２〜４は使用されない。 −割込みレベル１は１０ミリ秒のタイマー用に指定され
ている。このタイマが切れると、割込みが発生される。
この割込みは、ＤＡＳ１０′のリアル・タイマを追跡す
るのに用いられ、システムの残りと非同期で残る。

【０１２０】すべての７個のソースは、マイクロプロセ
ッサ４５の割込み優先レベル入力に接続される出力を有
する優先度エンコーダの入力である。プロセッサの機能
制御出力は、割込み認識信号用にデコードされてそれを
除外工程を開始させるプロセッサ４５のＶＡＰピンに入
力する。

【０１２１】バス・エラーは、プログラムＲＡＭ、ＥＰ
ＲＯＭまたは使用されないメモリ・スペースのような書
込み保護された区域を呼び出す意図を検出するのに用い
られる。この状態が起こると、バス・エラー信号が発生
されてプロセッサのＢＥＲＲピンの入力となる。このＢ
ＥＲＲ信号は、進行バス・サイクルを完全に行いかつバ
ス・エラー除外ルーチンを開始させるのにも使用され
る。

【０１２２】バス・エラー信号は、制御レジスタにある
ＢＥＲＲ−ディセーブル・ビットを主張することによっ
て使用不能にすることができる。これによって、プロセ
ッサはバス・エラーを生じさせずに保護されるメモリを
書き込むことができる。しかし、メモリ呼出しタイマ常
に働いておりかつ無効メモリ・サイクルがＢＥＲＲ−デ
ィセーブル・ビットを主張したときでさえ、無効メモリ
・サイクルが検出されるならば、バス・エラーを生じる
ことがある。

【０１２３】プロセッサの各外部メモリまたはＩ／Ｏ呼
出しは、サイクルを完成させる非同期ＤＴＡＣＫ信号を
要求する。プロセッサは４つの異なる形式のデバイス
を、ＥＰＲＯＭでは２００ナノ秒、ＲＡＭでは１２０ナ
ノ秒、ＤＲＡＭでは最大１．３マイクロ秒まで、そして
Ｉ／Ｏデバイスでは約８０ナノ秒、持続しなければなら
ない。

【０１２４】すべてのデバイス用のアドレス・ストロー
ブおよびアドレス・デコード信号はＰＡＬ（ＤＴＡＣＫ
発生装置ＰＡＬ）で組み合わされて、プロセッサへのＤ
ＴＡＣＫ信号を発生させる。各プロセッサ・サイクルの
始めに、６．４マイクロ秒のタイマは、プロセッサ・サ
イクルの間に拂われてカウント・アップする。この６．
４マイクロ秒は、プロセッサがＤＲＡＭメモリを呼出す
ためのプロセッサの最悪の待ち時間を考慮に入れてい
る。もしＤＴＡＣＫ信号がタイマの時間切れのときに使
用できないならば、バスが発生されて不完全なサイクル
を示す。

【０１２５】ＤＲＡＭ５８にある不完全なＰＣＭをチェ
ックする手段として、プロセッサ４５はＤＲＡＭ５８の
メッセージを監査することによって背景診断を与える。
もしエラーが起ったら、ソフトウェアはその特定のメッ
セージのダウン・ロードの繰返しまたは主カードになる
予備カードを選択することを要求する。

【０１２６】ＤＡＳ１０′は、音声およびトーンの最大
９６チャネルまでを支持することができる。これらの４
個は、マイクロプロセッサ４５メモリのＩ／Ｏスベース
にメモリ・マップされる。ＮＬＩ４８は割込みレベル５
でマイクロプロセッサと通じている。

【０１２７】データは、プロセッサとＮＬＩ４８との間
でそれらの内部ＦＩＦＯを通して転送される。全ての４
個はプロセッサを同時に割込むことが可能である。ＮＬ
Ｉ４５からの割込みが受信されると、マイクロプロセッ
サ４５は、これらのＮＬＩ回線の状態レジスタを読み出
して、どの１つが割込み源でありかつそのＦＩＦＯ（現
在１６バイト深さ）からデータを読み出すかを決定す
る。割り込みデバイスの状態レジスタは払われて、他の
割込み未決を残す。ＦＩＦＯから入るデータを空にする
と、マイクロプロセッサ４５はその外向きのデータを書
き込んで交換回線網リンクに送信する。

【０１２８】プロセッサ４５によって呼び出すことがで
きるチップの内側に３２個の内部レジスタがある。ＤＡ
Ｓ１０′のＮＬＩ４８は、初期設定工程の間にその作動
モードを初期設定する必要がないように、ＤＡＳモード
にハードワイヤされる。しかし、ＤＡＳの送受信チャネ
ルはＥＰＲＯＭ５４に記憶されるべきであり、また初期
設定の間に４個のＮＬＩ４８をセットするのに用いられ
るべきである。最適化された組のチャネル群は、これら
４個のＮＬＩがＮＬＩ＃０ではチャネル２、ＮＬＩ＃１
ではチャネル１０、ＮＬＩ＃２ではチャネル１８、そし
てＮＬＩ＃３ではチャネル２６である。

【０１２９】予測されるＤＡＳ１０′の２つの型があ
る。この種のＤＡＳ１０′は、回線網の直列リンクと全
カードをインターフェースするように設計されている。
ＥＰＲＯＭの内側のタイム・チャネルは、初期設定の間
にチップに書き込まれる。上記のチャネル指定によっ
て、各タイム・スロットは１．３マイクロ秒離れてい
る。各チャネル・データはすべての２４チャネルが１つ
のタイム・フレーム中に書き込まれている限り非同期に
チップに書き込むことができる。ＤＡ１０′は９６チャ
ネル用に設計されているので、４個のＮＬＩ４８は要求
されて相互に時間多重されなければならない。９６チャ
ネル間の最適な時間間隔は約１．３マイクロ秒である。
このモードの詳細なタイミングは第２０図に示されてい
る。

【０１３０】ＮＬＩ４８は、１２ＭＨｚ入力クロックが
機能することを要求する。３個の１２ＭＨｚＰＬＬは、
この要求されたクロックを、このチップから出る３．３
０８ＭＨｚのクロックからこの要求されるクロックを発
生させるのに用いられることが望ましい。このクロック
は緩衝されてプロセッサ・クロックおよびシーケンサ・
クロック要求にも使用される。ＮＬＩインターレース・
タイミングは第２１図に示されている。

【０１３１】

【外８】 タイマおよびクロックの明細は第２２図に示されてい
る。

【０１３２】４個のＮＬＩ４８は、ＮＳＣカードの連れ
のＩＣと通信するように初期設定を要求する。基本の初
期設定手順は、第２３図による各ＮＩＬに対する５バイ
トのデータ書込みから成る。各ＮＬＩはこの特定のアド
レス位置を有し、すなわち第１データ・パターンはＮＬ
Ｉ−ＩＣＯに進み、第２パターンはＮＬＩ−ＩＣ１に進
み、以上同様である。

【０１３３】上記手順により、すべてのＮＬＩ−ＩＣは
初期設定され、かつもしＮＳＣリンクが最大３ミリ秒以
内に使用できるならば、ＮＳＣリンクと同期される。

【０１３４】８２Ｃ５５周辺デバイスは、パワー・アッ
プリセットで直ちに初期設定されなければならない。パ
ワー・アップすると、このデバイスは入力にリセットさ
れ、すべての出力は拂われる。８２５５デバイスのアド
レスＯＥ１０７Ｈはそのときデータ・バイト０８ＯＨ初
期設定されて、８２Ｃ５５を３個の８ビット出力制御ポ
ートに構成する。第２４図は、８２Ｃ５５周辺デバイス
のサンプル初期設定を示す。

【０１３５】４個のＰＡＬはＤＥＸカードに使用される
ことが望ましい。それらの内の２個は、アドレス・デー
タ用であり、ＤＴＡＣＫ発生装置およびメモリ書込み保
護発生装置用の他の２個である。

【０１３６】各ＰＭＯＭ位置でのデータは第２５図に示
されている。コネクタ・ピンＰＡ９６（ＴＥＳＴＯＵ
Ｔ）およびＰＡ３２（ＴＥＳＴＩＮまたはＰＢＨＬＡ
Ｔ）はシステム・テスト用に残されている。これらの信
号は、スタチック論理信号である。デューティ・サイク
ルはテスト・クロックと共に変化する。ピンＪＡ３３〜
ピンＪＡ６４はＮＬＩ４８に出入する直列リンクを送受
信する。これらのバック・プレーン信号は、ＮＳＣから
回線網終了カードへのパルス幅変調（ＰＷＭ）信号であ
り、かつ回線網カードからＮＳＣカード方向のＮＲＺ形
式である。第２６図は正の異なる駆動出力でのこれらの
信号用波形を示す。

【０１３７】メッセージＤＰＲＡＭシーケンサ制御信
号、アドレスＤＰＲＡＭシーケンサ制御信号およびＤＲ
ＡＭ制御装置ならびにＮＬＩ制御信号はそれぞれ第２
７、２８、２９および３０図に示されている。

【０１３８】詳細な説明が行われたが、多くの変化は添
付の特許請求の範囲に定められた通り、本発明の範囲か
ら逸脱せずにそれに対して作ることができることを認め
なければならない。

【０１３９】

【発明の効果】上記の目的、特徴および利点が詳しく説
明されたが、本発明の他の有利な特徴は、いくつかの図
に関して与えられる好適な実施例の詳細な説明から明ら
かにされる。

【図面の簡単な説明】

【図１】第１図は本発明のトーンおよびアナウンスメン
ト・メッセージ符号発生装置、またはメッセージ符号発
生装置の好適な実施例の一般機能ブロック図。

【図２】第２−１図は第１図の機能ブロック形式で示さ
れたメッセージ符号発生装置の好適な実施例であるディ
ジタル・オート・ソース、すなわちＤＡＳの部分略図の
左半分。

【図３】第２−２図は第１図の機能ブロック形式で示さ
れたメッセージ符号発生装置の好適な実施例であるディ
ジタル・オート・ソース、すなわちＤＡＳの部分略図の
右半分。

【図４】第３図は第２図のＤＡＳ回線またはメッセージ
符号発生回線と、使用されることが望ましい電話交換回
線網のサブシステムとの間の位置インターフェースを示
すブロック図。

【図５】第４−１図は第２図のメモリ・シーケンサの論
理流れ図の左半分。

【図６】第４−２図は第２図のメモリ・シーケンサの論
理流れ図の右半分。

【図７】第５図は比較的一般と大きな機能ボックスが１
６ビット語書式に通じている間、比較的小さなサイズの
ブロツクが８ビット語書式に通じている、制御装置のマ
イクロプロセッサ用のソフトウエア・インターフェース
・プログラミング・モデムのブロック図。

【図８】第６図は第５図のメッセージ制御−報告レジス
タにある各チャネルについて規定された制御情報の各バ
イトのビット方向制御情報を示す。

【図９】第７図は異なる長さのメッセージが組み立てら
れる共有メモリにメッセージ・アドレス・データのダウ
ン・ローディングのオーダを示す表。

【図１０】第８図は第５図のマイクロプロセッサに要求
された主コンピュータ・プログラム・ルーチンの簡潔化
された流れ図。

【図１１】第９Ａ図は第１図の制御装置からの各指令信
号の形式の形を示す図。

【図１２】第９Ｂ図は第１図の制御装置からの制御指令
の異なる形式を示す表を示す図。

【図１３】第９Ｃ図は第１図の制御装置からの最小組の
記録指令を示す表を示す図。

【図１４】第１０Ａ図は回線網の中央制御装置にメッセ
ージ符号発生装置によって送られた状態報告信号の形式
を示す表を示す図。

【図１５】第１０Ｂ図は供給される異なる種類の状態報
告を示す表を示す図。

【図１６】第１１Ａ図は第２図のシーケンサ・ブロック
の機能ブロック図。

【図１７】第１１Ｂ図は第１１Ａ図のシーケンサ・カー
ネルの作動のタイミング表。

【図１８】第１１Ｃ図は第１１Ａ図の制御カーネル・ブ
ロックの機能ブロック図。

【図１９】第１１Ｄ図は第１１Ａ図のメッセージ・ポイ
ンタ・ブロックの機能ブロック図。

【図２０】第１１Ｅ図は第１１Ａ図のアドレス・ポイン
タ・ブロックの機能ブロック図。

【図２１】第１１Ｆ図は第１１Ａ図のＤＲＡＭシーケン
サ・ブロックの機能ブロック図。

【図２２】第１１Ｇ図は第１１Ａ図のＤＲＡＭシーケン
サ・ブロックの比較タイミング表。

【図２３】第１２図はＤＡＳ１０′の機能ブロック図。

【図２４】第１３図は第２図の６８０００マイクロプロ
セッサの機能メモリ・マップを示す図。

【図２５】第１４図は第２図のＤＡＳのＥＰＲＯＭ′Ｓ
ＲＡＭ′および制御レジスタのメモリ・マップ図。

【図２６】第１５図は第２図のアドレス・ポインタ二重
ポートＲＡＭ用のメモリ・マップ図。

【図２７】第１６図は第２図の制御二重ポートＲＡＭ、
または指令共有メモリ用のメモリ・マップ図。

【図２８】第１７図は書込み保護メモリ用のメモリ表を
示す図。

【図２９】第１８図はＮＬＩおよび制御レジスタ・メモ
リ用のメモリ・マップ図。

【図３０】第１９図はＤＲＡＭメモリのマップ図。

【図３１】第２０図は第２図のＮＬＩ用のタイミング
図。

【図３２】第２１図は第２図のＮＬＩ用のインターレー
スタイミングを示す図。

【図３３】第２２図は第２図のメッセージ符号発生装置
のいろいろな素子用のタイミング明細および制限を示す
表。

【図３４】第２３図は第２図のＮＬＩ用表リスティング
初期設定手順の表。

【図３５】第２４図は８２Ｃ５５周辺装置の初期設定の
表。

【図３６】第２５図は第２図のシーケンサのいろいろな
ＰＲＯＭのアドレスの表。

【図３７】第２６図は第２図のＮＬＩのタイミング用の
明細を示す図。

【図３８】第２７図は第２図のメッセージＤＲＡＭシー
ケンサのＤＲＯＭ制御信号のリストを示す図。

【図３９】第２８図はアドレスＤＲＡＭシーケンサのシ
ーケンサＰＲＯＭ制御信号のリストを示す図。

【図４０】第２９−１図は第２図のＤＲＡＭ制御装置の
制御信号のリストを示す図の上半分。

【図４１】第２９−２図は第２図のＤＲＡＭ制御装置の
制御信号のリストを示す図の下半分。

【図４２】第３０図は第２図のＮＬＩの制御信号のリス
トを示す図。

【符号の説明】

１０ メッセージ符号発生器 １２ 電話交換システム １２Ａ 中央制御装置 １２Ｂ 中央メモリ １４ リンク １６ メッセージ・メモリ １８ 制御装置 １８′ ６８００マイクロプロセッサ ２０ 共有メモリ ２２ シーケンサ ２４ 直列インターフェース ２６ 回線網終端サブシステム ２８ 回線網サブシステム ３０ ＳＢＸバス ３２ クロック ３４ ＴＳＩ ３６ 回線 ３８ 回線 ４０ ＰＲＩ ４２ ＤＳＩポート ４４ 回線 ４５ マイクロプロセッサ ４６ ＤＳＩリンク ４８ インターフェース ５０ シーケンサ ５２ 二重ポートＲＡＭ ５４ ＥＰＯＭ ６４Ｋバイト ５６ ＲＡＭ ６４キロバイト ５８ メッセージＤＲＡＭ ５９ ＤＲＡＭ制御装置 ６２ 次のメッセージ・プリンタ ６４ 現在のメッセージ・プリンタ ６６ 現在のメッセージ・プリンタ ６８ ＬＥＤおよび制御レジスタ ７２ プログラムＲＡＭ ７４ アクチブ・アドレス・プリンタ ７６ シーケンス−主要部 ７８ ６８−主要部 ８０ ＮＬＩ ＩＣの主要部 ８１ 制御区分 ８２ パワーおよびクロック ８４ ＰＲＯＭ ８６ ０−１５位相カウンタ ８８ ０−９６チャネル・カウンタ ９０ ラッチ ９２ ラッチ ９４ ラッチ ９６ ラッチ ９８ 二重ポートＲＡＭ １００ アドレス終了 １０２ セグメント １０４ 比較器 １０６ Ｎ＋１カウンタ １０８ ＤＲＡＭ制御装置およびＤＲＡＭ １１０ シーケンサ制御装置 １１２ 透明ラッチ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成３年１１月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項２】 前記制御装置は、前記各タイム・スロッ
ト・チャネルの前記複数のメッセージ・メモリ位置の選
択された位置の識別符号を共有メモリに読み出す装置を
含むことを特徴とする請求項１に記載の電話交換システ
ム用トーンおよびアナウンスメント・メッセージ符号発
生装置。

【請求項３】 シーケンサに前記指令信号を送るため
に、制御装置とシーケンサとの間に接続された指令共有
メモリを含むことを特徴とする請求項１に記載の電話交
換システム用トーンおよびアナウンスメント・メッセー
ジ符号発生装置。

【請求項４】 前記シーケンサは前記各タイム・スロッ
ト・チャネル用のメッセージ・メモリの書出しの状態に
関して処理する状態信号を作る装置を含みかつ前記処理
する状態信号をシーケンサに送るために制御装置とシー
ケンサとの間に接続された指令共有メモリを含むことを
特徴とする請求項１に記載の電話交換システム用トーン
およびアナウンスメント・メッセージ符号発生装置。

【請求項５】 前記制御装置は電話回線網の一段と程度
の高い制御装置からのＰＣＭトーン・データを受信する
装置と、前記アドレス可能なメッセージ・メモリ位置の
選択された位置で受信された前記ＰＣＭトーン・データ
を記憶するように前記メッセージ・メモリを制御する装
置とを含むことを特徴とする請求項１に記載の電話交換
システム用トーンおよびアナウンスメント・メッセージ
符号発生装置。

【請求項６】 前記制御装置は、電話回線網の一段とレ
ベルの高い制御装置からの指令を受信する装置と、メッ
セージ・メモリを制御するためのシーケンサに前記指令
を送る装置とを含むことを特徴とする請求項１に記載の
電話交換システム用トーンおよびアナウンスメント・メ
ッセージ符号発生装置。

【請求項７】 前記制御装置はシーケンサからメッセー
ジ書出し状態を受信する装置と、電話回線網の一段と高
いレベルの制御装置に前記メッセージ書出し状態を送信
する装置とを含むことを特徴とする請求項１に記載の電
話交換システム用トーンおよびアナウンスメント・メッ
セージ符号発生装置。

【請求項８】 前記シーケンサは前記制御装置によって
送信された指令を働かせるように専ら仕向けられたハー
ドウェア論理回線を含むことを特徴とする請求項１に記
載の電話交換システム用トーンおよびアナウンスメント
・メッセージ符号発生装置。

【請求項９】 制御装置からシーケンサまで指令を一時
記憶するために、指令共有メモリを含むことを特徴とす
る請求項１に記載の電話交換システム用トーンおよびア
ナウンスメント・メッセージ符号発生装置。

【請求項１０】 前記シーケンサは、メッセージが完了
するまで、前記シーケンサの一連のサイクルの各１サイ
クル中に、識別符号の複数の選択された符号を共有メモ
リによって連続して増分するように書き出させることを
特徴とする請求項１に記載の電話交換システム用トーン
およびアナウンスメント・メッセージ符号発生装置。

【請求項１１】 前記シーケンサはメッセージ終了点を
監視する装置と、前記制御装置にメッセージ処理の失敗
を報告するための前記監視装置に一部応動する装置とを
含むことを特徴とする請求項１に記載の電話交換システ
ム用トーンおよびアナウンスメント・メッセージ符号発
生装置。

【請求項１２】 前記シーケンサは共有メモリの状態に
関する制御装置からの要求を周期的に監視する装置を含
むことを特徴とする請求項１に記載の電話交換システム
用トーンおよびアナウンスメント・メッセージ符号発生
装置。

【請求項１３】 前記シーケンサはトーン要求をアップ
データする装置を含むことを特徴とする請求項１に記載
の電話交換システム用トーンおよびアナウンスメント・
メッセージ符号発生装置。

【請求項１４】 前記共有メモリは前記制御装置および
非同期通信用の前記シーケンスと共にそれぞれ接続され
た二重入出力ポートと共におのおの１対のメモリ・デバ
イスを含むことを特徴とする請求項１に記載の電話交換
システム用トーンおよびアナウンスメント・メッセージ
符号発生装置。

【請求項１５】 前記共有メモリは、ＰＣＭ符号化トー
ンおよびアドレス・ポインタ表によって指定された位置
で、そこに記憶されたアナウンスメント・メッセージを
有することを特徴とする請求項１に記載の電話交換シス
テム用トーンおよびアナウンスメント・メッセージ符号
発生装置。

【請求項１６】 前記多重チャネル回線インターフェー
スは、電話回線網のタイム・スロット相互交換器を持つ
直列インターフェースであることを特徴とする請求項１
に記載の電話交換システム用トーンおよびアナウンスメ
ント・メッセージ符号発生装置。

【請求項１７】 前記多重チャネル・インターフェース
回線は、電話回線網からメッセージ・メモリまで、ＰＣ
Ｍ符号化音声アナウンスメント・メッセージを加える装
置を含み、かつ前記制御装置は前記共有メモリにより選
択されたアドレスで任意な指定されたチャネルから前記
ＰＣＭ符号化音声アナウンスメント・メッセージを記録
するために、電話回線網からの指令信号に応じて前記共
有メモリを制御する装置を含むことを特徴とする請求項
１に記載の電話交換システム用トーンおよびアナウンス
メント・メッセージ符号発生装置。

【請求項１８】 前記制御装置は、アップ・ローディン
グおよびメッセージ・メモリから回線網の中央メモリへ
のアナウンスメント・メッセージのために電話回線網か
らの指令信号に応動する装置を含むことを特徴とする請
求項１に記載の電話交換システム用トーンおよびアナウ
ンスメント・メッセージ符号発生装置。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年６月２５日

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明のトーンおよびアナウンスメント・メッ
セージ符号発生装置、またはメッセージ符号発生装置の
好適な実施例の一般機能ブロック図。

【図２】第１図の機能ブロック形式で示されたメッセー
ジ符号発生装置の好適な実施例であるディジタル・オー
ト・ソース、すなわちＤＡＳの部分略図。

【図３】第２図のＤＡＳ回線またはメッセージ符号発生
回線と、使用されることが望ましい電話交換回線網のサ
ブシステムとの間の位置インターフェースを示すブロッ
ク図。

【図４】第２図のメモリ・シーケンサの論理流れ図。

【図５】第５図は比較的一般と大きな機能ボックスが１
６ビット語書式に通じている間、比較的小さなサイズの
ブロツクが８ビット語書式に通じている、制御装置のマ
イクロプロセッサ用のソフトウエア・インターフェース
・プログラミング・モデムのブロック図。

【図６】第５図のメッセージ制御−報告レジスタにある
各チャネルについて規定された制御情報の各バイトのビ
ット方向制御情報を示す。

【図７】異なる長さのメッセージが組み立てられる共有
メモリにメッセージ・アドレス・データのダウン・ロー
ディングのオーダを示す表。

【図８】第５図のマイクロプロセッサに要求された主コ
ンピュータ・プログラム・ルーチンの簡潔化された流れ
図。

【図９】Ａは第１図の制御装置からの各指令信号の形式
の形を示す図。Ｂは第１図の制御装置からの制御指令の
異なる形式を示す表を示す図。Ｃは第１図の制御装置か
らの最小組の記録指令を示す表を示す図。

【図１０】Ａは回線網の中央制御装置にメッセージ符号
発生装置によって送られた状態報告信号の形式を示す表
を示す図。Ｂは供給される異なる種類の状態報告を示す
表を示す図。

【図１１Ａ】第２図のシーケンサ・ブロックの機能ブロ
ック図。

【図１１Ｂ】第１１Ａ図のシーケンサ・カーネルの作動
のタイミング表。

【図１１Ｃ】第１１Ａ図の制御カーネル・ブロックの機
能ブロック図。

【図１１Ｄ】第１１Ａ図のメッセージ・ポインタ・ブロ
ックの機能ブロック図。

【図１１Ｅ】第１１Ａ図のアドレス・ポインタ・ブロッ
クの機能ブロック図。

【図１１Ｆ】第１１Ａ図のＤＲＡＭシーケンサ・ブロッ
クの機能ブロック図。

【図１１Ｇ】第１１Ａ図のＤＲＡＭシーケンサ・ブロッ
クの比較タイミング表。

【図１２】ＤＡＳ１０′の機能ブロック図。

【図１３】第２図の６８０００マイクロプロセッサの機
能メモリ・マップを示す図。

【図１４】第２図のＤＡＳのＥＰＲＯＭ′ＳＲＡＭ′お
よび制御レジスタのメモリ・マップ図。

【図１５】第２図のアドレス・ポインタ二重ポートＲＡ
Ｍ用のメモリ・マップ図。

【図１６】第２図の制御二重ポートＲＡＭ、または指令
共有メモリ用のメモリ・マップ図。

【図１７】書込み保護メモリ用のメモリ表を示す図。

【図１８】ＮＬＩおよび制御レジスタ・メモリ用のメモ
リ・マップ図。

【図１９】ＤＲＡＭメモリのマップ図。

【図２０】第２図のＮＬＩ用のタイミング図。

【図２１】第２図のＮＬＩ用のインターレースタイミン
グを示す図。

【図２２】第２図のメッセージ符号発生装置のいろいろ
な素子用のタイミング明細および制限を示す表。

【図２３】第２図のＮＬＩ用表リスティング初期設定手
順の表。

【図２４】８２Ｃ５５周辺装置の初期設定の表。

【図２５】第２図のシーケンサのいろいろなＰＲＯＭの
アドレスの表。

【図２６】第２図のＮＬＩのタイミング用の明細を示す
図。

【図２７】第２図のメッセージＤＲＡＭシーケンサのＤ
ＲＯＭ制御信号のリストを示す図。

【図２８】アドレスＤＲＡＭシーケンサのシーケンサＰ
ＲＯＭ制御信号のリストを示す図。

【図２９】第２図のＤＲＡＭ制御装置の制御信号のリス
トを示す図。

【図３０】第２図のＮＬＩの制御信号のリストを示す
図。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図３】

【図５】

【図６】

【図２６】

【図１】

【図２】

【図４】

【図７】

【図８】

【図１１Ａ】

【図１１Ｃ】

【図１９】

【図２５】

【図９】

【図２３】

【図１０】

【図１１Ｂ】

【図１１Ｄ】

【図１１Ｅ】

【図１１Ｆ】

【図２４】

【図１１Ｇ】

【図１２】

【図１３】

【図１４】

【図１６】

【図１５】

【図１８】

【図１７】

【図２０】

【図２１】

【図２２】

【図２７】

【図２８】

【図２９】

【図３０】

Claims (43)

【特許請求の範囲】
1. 【請求項１】 電話交換網用のトーンおよびアナウンス
   メント・メッセージ符号を発生させる装置であって、メ
   ッセージ・メモリの複数のあらかじめ選択されたアドレ
   ス可能な前記メッセージ・メモリ位置でそれぞれＰＣＭ
   符号化トーンおよびアナウンスメント・メッセージのレ
   パートリを記憶する単一メッセージ・メモリと、前記単
   一メッセージ・メモリを前記電話交換システムと相互接
   続する多重チャネル・インターフェース回線と、複数の
   各タイム・スロット・チャネル用の前記複数のメッセー
   ジ・メモリ位置の選択された位置に関する識別符号を記
   憶するための共有メモリと、電話回線網のコンピュータ
   に応じて前記各タイム・スロットに関して指令信号を出
   す制御装置と、指令信号にしたがって前記各タイム・ス
   ロット・チャネル用の複数のアドレス可能メッセージ位
   置の前記選択された位置で、複数の選択されたトーンお
   よびアナウンスメント・メッセージを、多重チャネル・
   インターフェース回線を通して、前記単一メモリに選択
   的に連続書き出させるために前記制御装置に応動するシ
   ーケンサとを含むことを特徴とする電話交換システム用
   トーンおよびアナウンスメント・メッセージ符号発生装
   置。
2. 【請求項２】 前記制御装置は、前記シーケンサと接続
   されかつ追録Ａの原則にしたがって前記指令信号を出す
   〔作動させる〕ようにプログラムされたマイクロプロセ
   ッサを含むことを特徴とする請求項１に記載の電話交換
   システム用トーンおよびアナウンスメント・メッセージ
   符号発生装置。
3. 【請求項３】 前記制御装置は、前記指令信号を出す追
   録Ａのコンピュータ・プログラム・リストにしたがって
   作動する前記シーケンサと接続されたマイクロプロセッ
   サを含むことを特徴とする請求項１に記載の電話交換シ
   ステム用トーンおよびアナウンスメント・メッセージ符
   号発生装置。
4. 【請求項４】 前記制御装置は、前記各タイム・スロッ
   ト・チャネルの前記複数のメッセージ・メモリ位置の選
   択された位置の識別符号を共有メモリに読み出す装置を
   含むことを特徴とする請求項１に記載の電話交換システ
   ム用トーンおよびアナウンスメント・メッセージ符号発
   生装置。
5. 【請求項５】 前記識別符号は、メッセージ・メモリの
   前記複数のメッセージ・メモリ位置の選択された位置の
   実際のアドレスであることを特徴とする請求項４に記載
   の電話交換システム用トーンおよびアナウンスメント・
   メッセージ符号発生装置。
6. 【請求項６】 シーケンサに前記指令信号を送るため
   に、制御装置とシーケンサとの間に接続された指令共有
   メモリを含むことを特徴とする請求項１に記載の電話交
   換システム用トーンおよびアナウンスメント・メッセー
   ジ符号発生装置。
7. 【請求項７】 前記シーケンサは前記各タイム・スロッ
   ト・チャネル用のメッセージ・メモリの書出しの状態に
   関して処理する状態信号を作る装置を含み、かつ前記指
   令共有メモリは前記制御装置によって監視するために前
   記各タイム・スロット・チャネルで前記処理する状態信
   号を一時記憶する装置を含むことを特徴とする請求項６
   に記載の電話交換システム用トーンおよびアナウンスメ
   ント・メッセージ符号発生装置。
8. 【請求項８】 前記シーケンサは前記各タイム・スロッ
   ト・チャネル用のメッセージ・メモリの書出しの状態に
   関して処理する状態信号を作る装置を含み、かつ前記処
   理する状態信号をシーケンサに送るために制御装置とシ
   ーケンサとの間に接続された指令共有メモリを含むこと
   を特徴とする請求項１に記載の電話交換システム用トー
   ンおよびアナウンスメント・メッセージ符号発生装置。
9. 【請求項９】 前記制御装置は電話回線網の一段と程度
   の高い制御装置からのＰＣＭトーン・データを受信する
   装置と、前記アドレス可能なメッセージ・メモリ位置の
   選択された位置で受信された前記ＰＣＭトーン・データ
   を記憶するように前記メッセージ・メモリを制御する装
   置とを含むことを特徴とする請求項１に記載の電話交換
   システム用トーンおよびアナウンスメント・メッセージ
   符号発生装置。
10. 【請求項１０】 前記制御装置は、電話回線網の一段と
    レベルの高い制御装置からの指令を受信する装置と、メ
    ッセージ・メモリを制御するためのシーケンサに前記指
    令を送る装置とを含むことを特徴とする請求項１に記載
    の電話交換システム用トーンおよびアナウンスメント・
    メッセージ符号発生装置。
11. 【請求項１１】 前記指令受信装置は電話回線網のタイ
    ム・スロット相互交換機と共に接続された直列インター
    フェース回線を含むことを特徴とする請求項１０に記載
    の電話交換システム用トーンおよびアナウンスメント・
    メッセージ符号発生装置。
12. 【請求項１２】 前記制御装置はシーケンサからメッセ
    ージ書出し状態を受信する装置と、電話回線網の一段と
    高いレベルの制御装置に前記メッセージ書出し状態を送
    信する装置とを含むことを特徴とする請求項１に記載の
    電話交換システム用トーンおよびアナウンスメント・メ
    ッセージ符号発生装置。
13. 【請求項１３】 前記メッセージ書出し状態送信装置
    は、電話回線網のタイム・スロット相互交換機と共に接
    続された直列インターフェース回線を含むことを特徴と
    する請求項１２に記載の電話交換システム用トーンおよ
    びアナウンスメント・メッセージ符号発生装置。
14. 【請求項１４】 前記シーケンサは前記制御装置によっ
    て送信された指令を働かせるように専ら仕向けられたハ
    ードウェア論理回線を含むことを特徴とする請求項１に
    記載の電話交換システム用トーンおよびアナウンスメン
    ト・メッセージ符号発生装置。
15. 【請求項１５】 制御装置からシーケンサまで指令を一
    時記憶するために、指令共有メモリを含むことを特徴と
    する請求項１に記載の電話交換システム用トーンおよび
    アナウンスメント・メッセージ符号発生装置。
16. 【請求項１６】 前記シーケンサは、メッセージが完了
    するまで、前記シーケンサの一連のサイクルの各１サイ
    クル中に、識別符号の複数の選択された符号を共有メモ
    リによって連続して増分するように書き出させることを
    特徴とする請求項１に記載の電話交換システム用トーン
    およびアナウンスメント・メッセージ符号発生装置。
17. 【請求項１７】 前記シーケンサはメッセージ終了点を
    監視する装置と、前記制御装置にメッセージ処理の失敗
    を報告するための前記監視装置に一部応動する装置とを
    含むことを特徴とする請求項１に記載の電話交換システ
    ム用トーンおよびアナウンスメント・メッセージ符号発
    生装置。
18. 【請求項１８】 前記シーケンサは共有メモリの状態に
    関する制御装置からの要求を周期的に監視する装置を含
    むことを特徴とする請求項１に記載の電話交換システム
    用トーンおよびアナウンスメント・メッセージ符号発生
    装置。
19. 【請求項１９】 前記シーケンサはトーン要求をアップ
    データする装置を含むことを特徴とする請求項１に記載
    の電話交換システム用トーンおよびアナウンスメント・
    メッセージ符号発生装置。
20. 【請求項２０】 前記共有メモリは前記制御装置および
    非同期通信用の前記シーケンスと共にそれぞれ接続され
    た二重入出力ポートと共におのおの１対のメモリ・デバ
    イスを含むことを特徴とする請求項１に記載の電話交換
    システム用トーンおよびアナウンスメント・メッセージ
    符号発生装置。
21. 【請求項２１】 前記１対のメモリ・デバイスは、トー
    ンおよび指令要求が指定されるチャネルのアドレスで制
    御装置からのメッセージ処理の状態および指令を含むこ
    とを特徴とする請求項２０に記載の電話交換システム用
    トーンおよびアナウンスメント・メッセージ符号発生装
    置。
22. 【請求項２２】 制御装置と共有メモリを非同期に呼び
    出す場合にシーケンサとの間のコンテンションを解決す
    る仲裁論理回線を含むことを特徴とする請求項２０に記
    載の電話交換システム用トーンおよびアナウンスメント
    ・メッセージ符号発生装置。
23. 【請求項２３】 前記メモリ・デバイスの他は、前記識
    別符号に対応するメッセージ・メモリ・アドレスの中
    に、ＰＣＭ符号化トーンおよびアナウンスメント・メッ
    セージのアドレスを含むことを特徴とする請求項２０に
    記載の電話交換システム用トーンおよびアナウンスメン
    ト・メッセージ符号発生装置。
24. 【請求項２４】 前記共有メモリは、ＰＣＭ符号化トー
    ンおよびアドレス・ポインタ表によって指定された位置
    で、そこに記憶されたアナウンスメント・メッセージを
    有することを特徴とする請求項１に記載の電話交換シス
    テム用トーンおよびアナウンスメント・メッセージ符号
    発生装置。
25. 【請求項２５】 前記多重チャネル回線インターフェー
    スは、電話回線網のタイム・スロット相互交換器を持つ
    直列インターフェースであることを特徴とする電話交換
    システム用トーンおよびアナウンスメント・メッセージ
    符号発生装置。
26. 【請求項２６】 前記多重チャネル・インターフェース
    回線は、電話回線網からメッセージ・メモリまで、ＰＣ
    Ｍ符号化音声アナウンスメント・メッセージを加える装
    置を含み、かつ前記制御装置は前記共有メモリにより選
    択されたアドレスで任意な指定されたチャネルから前記
    ＰＣＭ符号化音声アナウンスメント・メッセージを記録
    するために、電話回線網からの指令信号に応じて前記共
    有メモリを制御する装置を含むことを特徴とする請求項
    １に記載の電話交換システム用トーンおよびアナウンス
    メント・メッセージ符号発生装置。
27. 【請求項２７】 前記制御装置は、アップ・ローディン
    グおよびメッセージ・メモリから回線網の中央メモリへ
    のアナウンスメント・メッセージのために電話回線網か
    らの指令信号に応動する装置を含むことを特徴とする請
    求項１に記載の電話交換システム用トーンおよびアナウ
    ンスメント・メッセージ符号発生装置。
28. 【請求項２８】 電話交換網用のトーンおよびアナウン
    スメント・メッセージ符号を発生させる装置であって、
    複数のアドレス可能なメモリ位置で複数のＰＣＭ符号化
    されたアナウンスメント・メッセージを記憶するメッセ
    ージ・メモリと、前記電話回線網の複数のチャネルと前
    記メッセージ・メモリを相互接続させる多重チャネル・
    インターフェース回線と、選択されたチャネルと組み合
    わされた前記複数のメモリ位置の選択された位置で前記
    電話交換網を通って受信され、選択されたＰＣＭで符号
    化されたアナウンスメントを記憶するように前記メッセ
    ージ・メモリを制御する装置とを含むことを特徴とする
    トーンおよびアナウンスメント・メッセージ符号発生装
    置。
29. 【請求項２９】 前記メッセージ制御装置は、電話回線
    網の選択されたチャネルからのＰＣＭ符号化アナウンス
    メントが受信される前記メッセージ・メモリのアドレス
    可能なメモリ位置のアドレスを記憶する装置を含むこと
    を特徴とする請求項２８に記載のトーンおよびアナウン
    スメント・メッセージ符号装置。
30. 【請求項３０】 前記アドレス記憶装置は、前記選択さ
    れたアドレス用識別符号を記憶する共有メモリを含み、
    前記メッセージ制御装置は前記識別符号によって示され
    たメモリ・アドレスで選択された電話パネルからのＰＣ
    Ｍ符号化メッセージに前記メッセージ・メモリを読み出
    させるシーケンサを含むことを特徴とする請求項２９に
    記載のトーンおよびアナウンスメント・メッセージ符号
    装置。
31. 【請求項３１】 前記メッセージ制御装置は前記シーケ
    ンサに指令信号を発生させ、かつ前記シーケンサは前記
    指令信号によって前記各タイム・スロット・チャネル用
    の複数のアドレス可能なメモリ位置の前記選択された位
    置で複数のメッセージをインターフェース回線を通し
    て、前記メッセージ・メモリに選択的に連続書き出させ
    るために前記制御装置に応動することを特徴とする請求
    項３０に記載のトーンおよびアナウンスメント・メッセ
    ージ符号装置。
32. 【請求項３２】 電話交換網用トーン・メッセージ符号
    発生装置であって、複数のアドレス可能なメモリ位置に
    複数のＰＣＭ符号化されたトーン・メッセージを記憶す
    る局所トーン・メッセージ・メモリと、前記電話交換シ
    ステムの中央トーン・メモリと前記メッセージ・メモリ
    と相互接続するための多重チャネル・インターフェース
    回線と、前記トーン・メッセージ・メモリの選択された
    アドレス可能なメモリ位置で、電話交換システムの前記
    中央トーン・メモリからのＰＣＭ符号化トーン・メッセ
    ージをダウン・ロードするために前記トーン・メッセー
    ジを制御する装置とを含むことを特徴とするトーン・メ
    ッセージ符号発生装置。
33. 【請求項３３】 前記制御装置は、電話交換回線網の前
    期中央トーン・メモリに組み合されたコンピュータに応
    じて前記各タイム・スロット・チャネルに関して指令信
    号を出す制御装置と、前記各タイム・スロット・チャネ
    ルの複数のアドレス可能なメモリ位置の前記選択された
    位置で、ＰＣＭトーン・メッセージをインターフェース
    回線を通して、前記メッセージ・メモリに連続読み取り
    させるために前記制御装置に応動するシーケンサとを含
    むことを特徴とする請求項３２に記載のトーン・メッセ
    ージ符号発生装置。
34. 【請求項３４】 電話回線網の中央トーン・メモリから
    メッセージ・メモリにダウン・ロードされたＰＣＭ符号
    化トーン・メッセージをインターフェース回線を通して
    前記メッセージ・メモリに選択的に書き出しさせるため
    の前記シーケンサは前記制御器に応動することを特徴と
    する請求項３３に記載のトーン・メッセージ符号発生装
    置。
35. 【請求項３５】 前記制御装置は、ダウン・ロードされ
    たＰＣＭ符号化トーン・メッセージが記憶される複数の
    アドレス可能なメモリ位置のアドレスを記憶するための
    共有メモリを含むことを特徴とする請求項３２に記載の
    トーン・メッセージ符号発生装置。
36. 【請求項３６】 中央制御コンピュータを有する多重チ
    ャネル電話交換回線網の複数の異なる時間分割マルチプ
    レクス・チャネルに、複数のトーンおよびアナウンスメ
    ント用ＰＣＭ符号を選択的に提供する方法であって、そ
    の中のアドレス可能なメモリ位置で、メッセージ・メモ
    リ内の複数のトーンおよびアナウンスメント用メッセー
    ジ符号を記憶する段階と、前記中央制御コンピュータか
    ら異なるトーンからの非同期指令信号に応じて前記多重
    チャネル電話交換回線網の各チャネル用アドレス可能な
    メモリ位置の選択された位置のアドレスのシーケンスの
    表示を再プログラム可能なメモリに一時的に記憶させる
    段階と、選択的に、前記チャネルのタイム・スロットが
    連続している間に、電話回線網の各チャネルにアドレス
    の前記シーケンスのアドレス可能なメモリ位置で、メッ
    セージ符号を、それぞれ連続書き出しする段階とを含む
    ことを特徴とする電話交換システム用トーンおよびアナ
    ウンスメント・メッセージ符号発生方法。
37. 【請求項３７】 メッセージ符号を記憶する前記段階
    は、メッセージ・メモリ内で電話回線網と組み合わされ
    たコンピュータ・メモリからのトーン符号をダウン・ロ
    ードする段階を含むことを特徴とする請求項３６に記載
    の電話交換システム用トーンおよびアナウンスメント・
    メッセージ符号発生方法。
38. 【請求項３８】 メッセージ符号を記憶する前記段階
    は、電話交換回線網の選択されたチャネルからアナウン
    スメント・メッセージ符号を受信する段階と、前記チャ
    ネルと組み合わされたメモリ位置で前記受信されたアナ
    ウンスメント・メッセージ符号を選択的に記憶に入れさ
    せるようにする段階とを含むことを特徴とする請求項３
    ６に記載の電話交換システム用トーンおよびアナウンス
    メント・メッセージ符号発生方法。
39. 【請求項３９】 アドレス可能なメモリ位置の選択され
    た位置のアドレスのシーケンスを記憶する前記段階は、
    前記チャネルと組み合わされたその中の位置で、共有メ
    モリの中にそれらのアドレスを入れる段階を含むことを
    特徴とする請求項３６に記載の電話交換システム用トー
    ンおよびアナウンスメント・メッセージ符号発生方法。
40. 【請求項４０】 メッセージ符号を連続書き出しする段
    階は、メッセージ・メモリと接続されたマイクロプロセ
    ッサで電話回線網から受信された指令信号によって働か
    されることを特徴とする請求項３６に記載の電話交換シ
    ステム用トーンおよびアナウンスメント・メッセージ符
    号発生方法。
41. 【請求項４１】 電話交換回線網用の周期トーン信号を
    発生させる方法であって、メモリのあらかじめ選択され
    た周期トーン・メモリ位置で周期トーン信号から発生し
    た周期トーンのあらかじめ選択された時間周期に応動す
    るトーンの複数のサイクルをＰＣＭ符号の形で記憶する
    段階と、あらかじめ選択された周期トーン・メモリ位置
    でトーンの複数のサイクルのＰＣＭ符号に結合する周期
    トーン信号の周期的に静止するあらかじめ選択された時
    間周期に応動する事実上ゼロ振幅を表示する複数のＰＣ
    Ｍ符号と、周期トーン信号の少なくとも１つの実行周期
    を形成する事実上ゼロ振幅のＰＣＭ符号を伴うトーンの
    複数のサイクルの前記ＰＣＭ符号と共に記憶する段階
    と、可聴周期トーン信号を作るために電話交換回線網か
    らの指令信号に応じて周期トーン信号のＰＣＭ符号を選
    択的に読み出す段階とを含むことを特徴とする周期トー
    ン信号を発生する方法。
42. 【請求項４２】 ＰＣＭ符号および別の周期トーン信号
    の少なくとも全サイクルの事実上ゼロ振幅のＰＣＭ符号
    を記憶する段階を含むことを特徴とする請求項４１に記
    載の周期トーン信号を発生させる方法。
43. 【請求項４３】 周期トーン信号ではない他の可聴音の
    ＰＣＭ符号を記憶する段階と、同じ方法によって、周期
    トーン信号と周期トーン信号ではない可聴音の両方のＰ
    ＣＭ符号を選択的に読み出す段階とを含むことを特徴と
    する周期トーン信号を発生させる方法。