JPH0669435A - 入力保護回路、及び半導体集積回路 - Google Patents
入力保護回路、及び半導体集積回路Info
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- JPH0669435A JPH0669435A JP4236549A JP23654992A JPH0669435A JP H0669435 A JPH0669435 A JP H0669435A JP 4236549 A JP4236549 A JP 4236549A JP 23654992 A JP23654992 A JP 23654992A JP H0669435 A JPH0669435 A JP H0669435A
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Abstract
(57)【要約】
【目的】 本発明の目的は、電流消費を生ずること無し
に、動作電圧が異なる複数の回路間でのインタフェース
をとるための技術を提供することにある。 【構成】 ＭＯＳトランジスタ２，４のゲート電極に伝
達されるべき信号の伝達経路にＭＯＳトランジスタ１３
を直列接続し、このＭＯＳトランジスタ１３のゲート電
極を、ＭＯＳトランジスタ２と共通の電源３に結合する
ことにより、当該ＭＯＳトランジスタ１３をソースフォ
ロアとして機能させ、ＭＯＳトランジスタ２，４のゲー
ト入力電圧レベルをを降圧することによって、ゲート酸
化膜の破壊防止を図る。
に、動作電圧が異なる複数の回路間でのインタフェース
をとるための技術を提供することにある。 【構成】 ＭＯＳトランジスタ２，４のゲート電極に伝
達されるべき信号の伝達経路にＭＯＳトランジスタ１３
を直列接続し、このＭＯＳトランジスタ１３のゲート電
極を、ＭＯＳトランジスタ２と共通の電源３に結合する
ことにより、当該ＭＯＳトランジスタ１３をソースフォ
ロアとして機能させ、ＭＯＳトランジスタ２，４のゲー
ト入力電圧レベルをを降圧することによって、ゲート酸
化膜の破壊防止を図る。
Description
【０００１】
【産業上の利用分野】本発明は、入力保護回路、さらに
は、ＭＯＳトランジスタのゲート酸化膜保護技術に関
し、例えば３．３ボルト（Ｖ）で動作する半導体集積回
路に適用して有効な技術に関する。
は、ＭＯＳトランジスタのゲート酸化膜保護技術に関
し、例えば３．３ボルト（Ｖ）で動作する半導体集積回
路に適用して有効な技術に関する。
【０００２】
【従来の技術】動作電圧が５ボルトとされる半導体集積
回路（以下、「５ボルト動作ＬＳＩ」という）の出力端
子を、動作電圧が３．３ボルトとされる半導体集積回路
（以下、「３．３ボルト動作ＬＳＩ」という）の入力端
子に結合する場合、図４に示されるように、３．３ボル
ト動作ＬＳＩ５の入力初段ＭＯＳトランジスタ２，４の
ゲート電極に抵抗体９を接続し、この抵抗体９を介し
て、５ボルト動作ＬＳＩ６の出力バッファ７の論理出力
を受けるようにしている。しかし、その場合には、出力
バッファ７の論理出力がハイレベルの場合に、そのハイ
レベル電位、つまり５ボルト電位が、ＭＯＳトランジス
タ２，４のゲート電極に印加されることになるので、当
該ＭＯＳトランジスタ２のゲート酸化膜が破壊される虞
がある。
回路（以下、「５ボルト動作ＬＳＩ」という）の出力端
子を、動作電圧が３．３ボルトとされる半導体集積回路
（以下、「３．３ボルト動作ＬＳＩ」という）の入力端
子に結合する場合、図４に示されるように、３．３ボル
ト動作ＬＳＩ５の入力初段ＭＯＳトランジスタ２，４の
ゲート電極に抵抗体９を接続し、この抵抗体９を介し
て、５ボルト動作ＬＳＩ６の出力バッファ７の論理出力
を受けるようにしている。しかし、その場合には、出力
バッファ７の論理出力がハイレベルの場合に、そのハイ
レベル電位、つまり５ボルト電位が、ＭＯＳトランジス
タ２，４のゲート電極に印加されることになるので、当
該ＭＯＳトランジスタ２のゲート酸化膜が破壊される虞
がある。
【０００３】そこで、図４において８で示されるよう
に、ＭＯＳトランジスタ２のゲート電極と、３．３ボル
ト電源３との間にダイオード８を接続し、矢印１０で示
すように電流を流すことによって、入力電位レベルを降
圧する方式が採用される。それにより、ＭＯＳトランジ
スタ２，４のゲート酸化膜の破壊が防止される。しかし
ながら、ダイオード８を介して５ボルト電源１１から
３．３ボルト電源３に向かって流れる電流１０は、抵抗
体８によって、ある程度制限されるものの、そのような
ゲート電極保護回路が数多く設けられた場合には、シス
テム全体の消費電流の低減を阻害する要因とされる。
に、ＭＯＳトランジスタ２のゲート電極と、３．３ボル
ト電源３との間にダイオード８を接続し、矢印１０で示
すように電流を流すことによって、入力電位レベルを降
圧する方式が採用される。それにより、ＭＯＳトランジ
スタ２，４のゲート酸化膜の破壊が防止される。しかし
ながら、ダイオード８を介して５ボルト電源１１から
３．３ボルト電源３に向かって流れる電流１０は、抵抗
体８によって、ある程度制限されるものの、そのような
ゲート電極保護回路が数多く設けられた場合には、シス
テム全体の消費電流の低減を阻害する要因とされる。
【０００４】尚、上記のようにダイオードを用いて入力
電位レベルを制限することについては、１９９０アイ・
エス・エス・シー・シー、ダイジェスト オブ テクニ
カルペーパーズ （１９９０年）第４８頁から第４９頁
（１９９０ＩＳＳＣＣ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ（１９９０）ｐｐ４８−４
９）に記載されている。
電位レベルを制限することについては、１９９０アイ・
エス・エス・シー・シー、ダイジェスト オブ テクニ
カルペーパーズ （１９９０年）第４８頁から第４９頁
（１９９０ＩＳＳＣＣ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ（１９９０）ｐｐ４８−４
９）に記載されている。
【０００５】
【発明が解決しようとする課題】上記のように従来技術
によれば、５ボルト動作ＬＳＩ６の出力端子を、３．３
ボルト動作ＬＳＩ５の入力端子に結合する場合、５ボル
ト電圧がＭＯＳトランジスタ２，４のゲート電極に印加
されることにより、当該ＭＯＳトランジスタ２，４のゲ
ート酸化膜が破壊される虞があり、また、それを回避す
るためダイオード８を接続した場合には、このダイオー
ド８を介して５ボルト電源から３．３ボルト電源に向か
って電流１０が流れてしまい、消費電流の低減が阻害さ
れる。
によれば、５ボルト動作ＬＳＩ６の出力端子を、３．３
ボルト動作ＬＳＩ５の入力端子に結合する場合、５ボル
ト電圧がＭＯＳトランジスタ２，４のゲート電極に印加
されることにより、当該ＭＯＳトランジスタ２，４のゲ
ート酸化膜が破壊される虞があり、また、それを回避す
るためダイオード８を接続した場合には、このダイオー
ド８を介して５ボルト電源から３．３ボルト電源に向か
って電流１０が流れてしまい、消費電流の低減が阻害さ
れる。
【０００６】本発明の目的は、電流消費を生ずること無
しに、動作電圧が異なる複数の回路間でのインタフェー
スをとるための技術を提供することにある。
しに、動作電圧が異なる複数の回路間でのインタフェー
スをとるための技術を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、第１電界効果トランジスタのゲ
ート電極に伝達されるべき信号の伝達経路に第２電界効
果トランジスタを直列接続し、この第２電界効果トラン
ジスタのゲート電極を、上記第１電界効果トランジスタ
と共通の電源に結合して、上記第１電界効果トランジス
タの入力保護回路を形成するものである。また、そのよ
うな入力保護回路を含んで半導体集積回路を構成するも
のである。さらに、比較的高い電位の電源電圧によって
動作される高電源動作回路と、比較的低い電源電圧によ
って動作される低電源動作回路とが結合されて一つの半
導体集積回路が構成されるとき、上記入力保護回路を含
んで上記低電源動作回路を構成するものである。
ート電極に伝達されるべき信号の伝達経路に第２電界効
果トランジスタを直列接続し、この第２電界効果トラン
ジスタのゲート電極を、上記第１電界効果トランジスタ
と共通の電源に結合して、上記第１電界効果トランジス
タの入力保護回路を形成するものである。また、そのよ
うな入力保護回路を含んで半導体集積回路を構成するも
のである。さらに、比較的高い電位の電源電圧によって
動作される高電源動作回路と、比較的低い電源電圧によ
って動作される低電源動作回路とが結合されて一つの半
導体集積回路が構成されるとき、上記入力保護回路を含
んで上記低電源動作回路を構成するものである。
【００１０】
【作用】上記した手段によれば、上記第２電界効果トラ
ンジスタは、上記第１電界効果トランジスタのゲート電
極に伝達されるべき信号の伝達経路上で、入力電圧を降
下させることによって第１電界効果トランジスタのゲー
ト酸化膜を保護するように作用し、このことが、動作電
圧が異なる複数の回路間でのインタフェースを達成す
る。また、上記第１電界効果トランジスタのゲート電極
に伝達されるべき信号の伝達経路上に設けられた第２電
界効果トランジスタは、電流パスを形成するものではな
く、このことが、電流消費を抑える。
ンジスタは、上記第１電界効果トランジスタのゲート電
極に伝達されるべき信号の伝達経路上で、入力電圧を降
下させることによって第１電界効果トランジスタのゲー
ト酸化膜を保護するように作用し、このことが、動作電
圧が異なる複数の回路間でのインタフェースを達成す
る。また、上記第１電界効果トランジスタのゲート電極
に伝達されるべき信号の伝達経路上に設けられた第２電
界効果トランジスタは、電流パスを形成するものではな
く、このことが、電流消費を抑える。
【００１１】
【実施例】図１には本発明の一実施例回路が示される。
【００１２】図１に示される回路は、特に制限されない
が、動作電圧が３．３ボルトとされる３．３ボルト動作
ＬＳＩ５と、動作電圧が５ボルトとされる５ボルト動作
ＬＳＩ６とを含む。３．３ボルト動作ＬＳＩ５，５ボル
ト動作ＬＳＩ６は、特に制限されないが、それぞれ公知
の半導体集積回路製造技術によりシリコンなどの一つの
半導体基板に形成される。
が、動作電圧が３．３ボルトとされる３．３ボルト動作
ＬＳＩ５と、動作電圧が５ボルトとされる５ボルト動作
ＬＳＩ６とを含む。３．３ボルト動作ＬＳＩ５，５ボル
ト動作ＬＳＩ６は、特に制限されないが、それぞれ公知
の半導体集積回路製造技術によりシリコンなどの一つの
半導体基板に形成される。
【００１３】３．３ボルト動作ＬＳＩ５と、５ボルト動
作ＬＳＩ６とは、特に制限されないが、一つのボードに
載置され、３．３ボルト動作ＬＳＩの信号入力端子が、
５ボルト動作ＬＳＩ６の信号出力端子に結合されること
によって、５ボルト動作ＬＳＩ６から３．３ボルト動作
ＬＳＩ５への信号伝達が可能とされる。５ボルト動作Ｌ
ＳＩ６は、５ボルト電源電圧１１によって動作される出
力バッファ７を含み、この出力バッファ７の論理出力
が、３．３ボルト動作ＬＳＩの入力端子に伝達される。
作ＬＳＩ６とは、特に制限されないが、一つのボードに
載置され、３．３ボルト動作ＬＳＩの信号入力端子が、
５ボルト動作ＬＳＩ６の信号出力端子に結合されること
によって、５ボルト動作ＬＳＩ６から３．３ボルト動作
ＬＳＩ５への信号伝達が可能とされる。５ボルト動作Ｌ
ＳＩ６は、５ボルト電源電圧１１によって動作される出
力バッファ７を含み、この出力バッファ７の論理出力
が、３．３ボルト動作ＬＳＩの入力端子に伝達される。
【００１４】３．３ボルト動作ＬＳＩ５は、特に制限さ
れないが、ｐチャンネル型ＭＯＳトランジスタ２とｎチ
ャンネル型ＭＯＳトランジスタ４とが直列接続されて成
る入力バッファ２０を含み、この入力バッファ２０を介
して取込まれた信号が、図示されない内部回路に伝達さ
れるようになっている。この入力バッファ２０は、３．
３ボルト動作ＬＳＩ５の入力初段回路とされ、３．３ボ
ルト電源３とグランドとに結合される。
れないが、ｐチャンネル型ＭＯＳトランジスタ２とｎチ
ャンネル型ＭＯＳトランジスタ４とが直列接続されて成
る入力バッファ２０を含み、この入力バッファ２０を介
して取込まれた信号が、図示されない内部回路に伝達さ
れるようになっている。この入力バッファ２０は、３．
３ボルト動作ＬＳＩ５の入力初段回路とされ、３．３ボ
ルト電源３とグランドとに結合される。
【００１５】また、本実施例においては、ＭＯＳトラン
ジスタ２，４のゲート電極に伝達されるべき信号の伝達
経路にｎチャンネル型ＭＯＳトランジスタ１３が直列接
続され、このｎチャンネル型ＭＯＳトランジスタ１３の
ゲート電極が、ｐチャンネル型ＭＯＳトランジスタ２と
共通の電源３に結合されている。このように接続された
ｎチャンネル型ＭＯＳトランジスタ１３は、ソースフォ
ロアとして機能し、出力電圧は、当該ＭＯＳトランジス
タ１３のゲート電圧から当該ＭＯＳトランジスタ１３の
しきい値（Ｖｔｈ）を差引いた電位に等しくなる。つま
り、ｎチャンネル型ＭＯＳトランジスタ１３のゲート電
極には、３．３ボルトが印加されるから、出力バッファ
７の論理出力がハイレベル（５ボルト）となった場合、
ＭＯＳトランジスタ２，４のゲート電極の電位レベル
は、（３．３−Ｖｔｈ）ボルトとなる。
ジスタ２，４のゲート電極に伝達されるべき信号の伝達
経路にｎチャンネル型ＭＯＳトランジスタ１３が直列接
続され、このｎチャンネル型ＭＯＳトランジスタ１３の
ゲート電極が、ｐチャンネル型ＭＯＳトランジスタ２と
共通の電源３に結合されている。このように接続された
ｎチャンネル型ＭＯＳトランジスタ１３は、ソースフォ
ロアとして機能し、出力電圧は、当該ＭＯＳトランジス
タ１３のゲート電圧から当該ＭＯＳトランジスタ１３の
しきい値（Ｖｔｈ）を差引いた電位に等しくなる。つま
り、ｎチャンネル型ＭＯＳトランジスタ１３のゲート電
極には、３．３ボルトが印加されるから、出力バッファ
７の論理出力がハイレベル（５ボルト）となった場合、
ＭＯＳトランジスタ２，４のゲート電極の電位レベル
は、（３．３−Ｖｔｈ）ボルトとなる。
【００１６】図２には本実施例回路の特性が、従来回路
との関係で示される。
との関係で示される。
【００１７】図２に示される特性図では、縦軸が電位、
横軸が時間となっている。出力バッファ７の論理出力１
４が５ボルトになると、従来回路（ダイオード８が無い
場合）のＭＯＳトランジスタ２，４のゲート入力電圧１
５は５ボルトまで上昇するのに対して、本実施例回路で
は、ｎチャンネル型ＭＯＳトランジスタ１３を設けるこ
とにより、ＭＯＳトランジスタ２，４のゲート入力電圧
１６は（３．３−Ｖｔｈ）ボルトまでしか上昇しない。
そのように入力電圧が降下されることにより、ＭＯＳト
ランジスタ２，４のゲート酸化膜の破壊が防止される。
しかも本実施例回路では、ｎチャンネル型ＭＯＳトラン
ジスタ１３を設けたことによって、新たに電流パスが形
成されるわけではないので、図４に示されるようにダイ
オード８を設けた場合と異なり、無駄な電流１０が流れ
ることもない。
横軸が時間となっている。出力バッファ７の論理出力１
４が５ボルトになると、従来回路（ダイオード８が無い
場合）のＭＯＳトランジスタ２，４のゲート入力電圧１
５は５ボルトまで上昇するのに対して、本実施例回路で
は、ｎチャンネル型ＭＯＳトランジスタ１３を設けるこ
とにより、ＭＯＳトランジスタ２，４のゲート入力電圧
１６は（３．３−Ｖｔｈ）ボルトまでしか上昇しない。
そのように入力電圧が降下されることにより、ＭＯＳト
ランジスタ２，４のゲート酸化膜の破壊が防止される。
しかも本実施例回路では、ｎチャンネル型ＭＯＳトラン
ジスタ１３を設けたことによって、新たに電流パスが形
成されるわけではないので、図４に示されるようにダイ
オード８を設けた場合と異なり、無駄な電流１０が流れ
ることもない。
【００１８】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００１９】ＭＯＳトランジスタ２，４のゲート電極に
伝達されるべき信号の伝達経路にｎチャンネル型ＭＯＳ
トランジスタ１３が直列接続され、このｎチャンネル型
ＭＯＳトランジスタ１３のゲート電極が、ｐチャンネル
型ＭＯＳトランジスタ２と共通の電源３に結合されるこ
とにより、当該ＭＯＳトランジスタ１３がソースフォロ
アとして機能し、出力電圧が、当該ＭＯＳトランジスタ
１３のゲート電圧から当該ＭＯＳトランジスタ１３のし
きい値（Ｖｔｈ）を差引いた電位に等しくなるので、Ｍ
ＯＳトランジスタ２，４のゲート酸化膜の破壊が防止さ
れる。しかも、その場合に、新たに電流パスが形成され
るわけではないので、無駄な電流を消費することがない
ので、ＬＳＩ５，６を含むシステム全体の消費電力の低
下を図る上で有効とされる。
伝達されるべき信号の伝達経路にｎチャンネル型ＭＯＳ
トランジスタ１３が直列接続され、このｎチャンネル型
ＭＯＳトランジスタ１３のゲート電極が、ｐチャンネル
型ＭＯＳトランジスタ２と共通の電源３に結合されるこ
とにより、当該ＭＯＳトランジスタ１３がソースフォロ
アとして機能し、出力電圧が、当該ＭＯＳトランジスタ
１３のゲート電圧から当該ＭＯＳトランジスタ１３のし
きい値（Ｖｔｈ）を差引いた電位に等しくなるので、Ｍ
ＯＳトランジスタ２，４のゲート酸化膜の破壊が防止さ
れる。しかも、その場合に、新たに電流パスが形成され
るわけではないので、無駄な電流を消費することがない
ので、ＬＳＩ５，６を含むシステム全体の消費電力の低
下を図る上で有効とされる。
【００２０】図３には他の実施例回路が示される。
【００２１】上記実施例では、３．３ボルト動作ＬＳ
Ｉ，５ボルト動作ＬＳＩを含むシステムにおいて、５ボ
ルト動作ＬＳＩの入力初段回路、すなわち、入力バッフ
ァ２０にゲート保護回路を設けたものについて説明した
が、図３に示されるように、一つの半導体基板に形成さ
れたＬＳＩ３０において、互いに異なる複数種類の電源
を使用する回路が結合される場合にも、本発明は有効で
ある。例えば、図３に示されるように、ｐチャンネル型
ＭＯＳトランジスタ４１と、ｎチャンネル型ＭＯＳトラ
ンジスタ４２とが直列接続されて成るインバータ３１
が、５ボルト電源によって動作され、ｐチャンネル型Ｍ
ＯＳトランジスタ３３と、ｎチャンネル型ＭＯＳトラン
ジスタ３４とが直列接続されて成るインバータ３２が
３．３ボルト電源によって動作される場合において、そ
れら二つのインバータ３１，３２間の信号伝達経路にｎ
チャンネル型ＭＯＳトランジスタ１３を直列接続し、こ
のＭＯＳトランジスタ１３のゲート電極を、３．３ボル
ト電源に接続するようにする。
Ｉ，５ボルト動作ＬＳＩを含むシステムにおいて、５ボ
ルト動作ＬＳＩの入力初段回路、すなわち、入力バッフ
ァ２０にゲート保護回路を設けたものについて説明した
が、図３に示されるように、一つの半導体基板に形成さ
れたＬＳＩ３０において、互いに異なる複数種類の電源
を使用する回路が結合される場合にも、本発明は有効で
ある。例えば、図３に示されるように、ｐチャンネル型
ＭＯＳトランジスタ４１と、ｎチャンネル型ＭＯＳトラ
ンジスタ４２とが直列接続されて成るインバータ３１
が、５ボルト電源によって動作され、ｐチャンネル型Ｍ
ＯＳトランジスタ３３と、ｎチャンネル型ＭＯＳトラン
ジスタ３４とが直列接続されて成るインバータ３２が
３．３ボルト電源によって動作される場合において、そ
れら二つのインバータ３１，３２間の信号伝達経路にｎ
チャンネル型ＭＯＳトランジスタ１３を直列接続し、こ
のＭＯＳトランジスタ１３のゲート電極を、３．３ボル
ト電源に接続するようにする。
【００２２】このように、一つのＬＳＩ３０において、
互いに異なる電源が使用される場合にも、上記ｎチャン
ネル型ＭＯＳトランジスタ１３を設けるようにすれば、
ＭＯＳトランジスタ３３，３４のゲート酸化膜の破壊を
防止することができ、上記実施例の場合と同様の効果を
得ることができる。
互いに異なる電源が使用される場合にも、上記ｎチャン
ネル型ＭＯＳトランジスタ１３を設けるようにすれば、
ＭＯＳトランジスタ３３，３４のゲート酸化膜の破壊を
防止することができ、上記実施例の場合と同様の効果を
得ることができる。
【００２３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２４】例えば、上記実施例ではｎチャンネル型Ｍ
ＯＳトランジスタ１３を利用してＭＯＳトランジスタ
２，４あるいは３３，３４のゲート酸化膜の破壊防止を
図る場合について説明したが、このｎチャンネル型ＭＯ
Ｓトランジスタ１３に代えてｐチャンネル型ＭＯＳトラ
ンジスタを適用することもできる。例えば、−３．３ボ
ルト電源によって動作される回路と、−５ボルト電源に
よって動作される回路とが結合される場合には、それら
二つの回路間にｐチャンネル型ＭＯＳトランジスタを設
け、当該ｐチャンネル型ＭＯＳトランジスタのゲート電
極を−３．３ボルト電源に結合すればよい。さらに、上
記実施例における電源電圧の値は、一例として一般的な
値を示したものであり、その値に限定されるものではな
い。
ＯＳトランジスタ１３を利用してＭＯＳトランジスタ
２，４あるいは３３，３４のゲート酸化膜の破壊防止を
図る場合について説明したが、このｎチャンネル型ＭＯ
Ｓトランジスタ１３に代えてｐチャンネル型ＭＯＳトラ
ンジスタを適用することもできる。例えば、−３．３ボ
ルト電源によって動作される回路と、−５ボルト電源に
よって動作される回路とが結合される場合には、それら
二つの回路間にｐチャンネル型ＭＯＳトランジスタを設
け、当該ｐチャンネル型ＭＯＳトランジスタのゲート電
極を−３．３ボルト電源に結合すればよい。さらに、上
記実施例における電源電圧の値は、一例として一般的な
値を示したものであり、その値に限定されるものではな
い。
【００２５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路に適用した場合について説明したが、本発明は
それに限定されるものではなく、例えば個別的な素子に
よって構成される各種電子回路に広く適用することがで
きる。
なされた発明をその背景となった利用分野である半導体
集積回路に適用した場合について説明したが、本発明は
それに限定されるものではなく、例えば個別的な素子に
よって構成される各種電子回路に広く適用することがで
きる。
【００２６】本発明は、少なくとも互いに電位の異なる
電源によって動作される複数の回路が存在することを条
件に適用することができる。
電源によって動作される複数の回路が存在することを条
件に適用することができる。
【００２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２８】すなわち、第１電界効果トランジスタのゲ
ート電極に伝達されるべき信号の伝達経路に第２電界効
果トランジスタが直列接続され、この第２電界効果トラ
ンジスタのゲート電極が、上記第１電界効果トランジス
タと共通の電源に結合されることにより、第１電界効果
トランジスタのゲート電極に伝達されるべき信号の電位
レベルが降圧され、第１電界効果トランジスタのゲート
酸化膜が保護される。また、このとき上記第１電界効果
トランジスタのゲート電極に伝達されるべき信号の伝達
経路上に設けられた第２電界効果トランジスタは、電流
パスを形成するものではないので、無駄な電流消費が抑
えられる。
ート電極に伝達されるべき信号の伝達経路に第２電界効
果トランジスタが直列接続され、この第２電界効果トラ
ンジスタのゲート電極が、上記第１電界効果トランジス
タと共通の電源に結合されることにより、第１電界効果
トランジスタのゲート電極に伝達されるべき信号の電位
レベルが降圧され、第１電界効果トランジスタのゲート
酸化膜が保護される。また、このとき上記第１電界効果
トランジスタのゲート電極に伝達されるべき信号の伝達
経路上に設けられた第２電界効果トランジスタは、電流
パスを形成するものではないので、無駄な電流消費が抑
えられる。
【図１】本発明の一実施例回路の電気結線図である。
【図２】本発明の一実施例回路の動作特性図である。
【図３】本発明の他の実施例回路の電気結線図である。
【図４】従来回路の電気結線図である。
２ ｐチャンネル型ＭＯＳトランジスタ ３ ３．３ボルト電源 ４ ｎチャンネル型ＭＯＳトランジスタ ５ ３．３ボルト動作ＬＳＩ ６ ５ボルト動作ＬＳＩ ７ 出力バッファ １３ ｎチャンネル型ＭＯＳトランジスタ ３１ インバータ ３２ インバータ ３３ ｐチャンネル型ＭＯＳトランジスタ ３４ ｎチャンネル型ＭＯＳトランジスタ ４１ ｐチャンネル型ＭＯＳトランジスタ ４２ ｎチャンネル型ＭＯＳトランジスタ
Claims (3)
- 【請求項１】 第１電界効果トランジスタのゲート酸化
膜を、当該第１電界効果トランジスタの電源電圧よりも
高い入力電圧から保護するための入力保護回路におい
て、上記第１電界効果トランジスタのゲート電極に伝達
されるべき信号の伝達経路に第２電界効果トランジスタ
を直列接続し、この第２電界効果トランジスタのゲート
電極が、上記第１電界効果トランジスタと共通の電源に
結合されて成ることを特徴とする入力保護回路。 - 【請求項２】 外部から供給される信号を取込むための
入力初段回路を含み、この入力初段回路は、請求項１記
載の入力保護回路を含んで成ることを特徴とする半導体
集積回路。 - 【請求項３】 比較的高い電位の電源電圧によって動作
される高電源動作回路と、比較的低い電源電圧によって
動作される低電源動作回路とが結合されて成る半導体集
積回路において、上記低電源動作回路は、請求項１記載
の入力保護回路を含んで成ることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236549A JPH0669435A (ja) | 1992-08-12 | 1992-08-12 | 入力保護回路、及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236549A JPH0669435A (ja) | 1992-08-12 | 1992-08-12 | 入力保護回路、及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669435A true JPH0669435A (ja) | 1994-03-11 |
Family
ID=17002305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236549A Withdrawn JPH0669435A (ja) | 1992-08-12 | 1992-08-12 | 入力保護回路、及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663354B2 (en) | 2004-01-21 | 2010-02-16 | Renesas Technology Corp. | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| JP2011061232A (ja) * | 2010-11-15 | 2011-03-24 | Renesas Electronics Corp | 半導体装置 |
-
1992
- 1992-08-12 JP JP4236549A patent/JPH0669435A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663354B2 (en) | 2004-01-21 | 2010-02-16 | Renesas Technology Corp. | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US7898232B2 (en) | 2004-01-21 | 2011-03-01 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US8373484B2 (en) | 2004-01-21 | 2013-02-12 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US8638078B2 (en) | 2004-01-21 | 2014-01-28 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| JP2011061232A (ja) * | 2010-11-15 | 2011-03-24 | Renesas Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |