JPH0666760B2 - Code error detection circuit - Google Patents
Code error detection circuitInfo
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- JPH0666760B2 JPH0666760B2 JP63149183A JP14918388A JPH0666760B2 JP H0666760 B2 JPH0666760 B2 JP H0666760B2 JP 63149183 A JP63149183 A JP 63149183A JP 14918388 A JP14918388 A JP 14918388A JP H0666760 B2 JPH0666760 B2 JP H0666760B2
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル情報の伝送分野に利用される。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention is used in the field of transmitting digital information.
本発明は、PCM伝送における符号誤り検出回路に関す
る。The present invention relates to a code error detection circuit in PCM transmission.
本発明は、PCM伝送における符号誤り検出回路におい
て、 エラーパルスが所定の個数以上になったとき出力される
符号誤り検出警報信号を、エラーパルス０個の状態が所
定の回数以上連続したときに解除することにより、 なめらかな制御ができるようにしたものである。The present invention cancels a code error detection warning signal output when a number of error pulses exceeds a predetermined number in a code error detection circuit in PCM transmission when the state of 0 error pulses continues for a predetermined number of times or more. By doing so, smooth control can be performed.
従来、この種の符号誤り検出回路は、第３図に示すよう
に、タイマ回路21と、エラーパルス計数回路22と、検出
保護回路23とで構成される。Conventionally, this type of code error detection circuit is composed of a timer circuit 21, an error pulse counting circuit 22, and a detection protection circuit 23, as shown in FIG.
タイマ回路21は、繰返し周期Ｔのクロック信号２を発生
し、エラーパルス計数回路22と検出保護回路23とに送
る。エラーパルス計数回路22は、時間Ｔの間隔ごとにエ
ラーパルス１を計数し、それがｎ個以上のとき、オーバ
フロー信号３を発生し検出保護回路23に送出する。検出
保護回路23は、オーバフロー信号３がＮ回連続して検出
したとき、符号誤り検出信号５を送出する。また、オー
バフロー信号３がｎ回連続しなくなったとき、符号誤り
検出信号５を解除する。The timer circuit 21 generates a clock signal 2 having a repetition period T and sends it to the error pulse counting circuit 22 and the detection protection circuit 23. The error pulse counting circuit 22 counts the error pulse 1 at intervals of time T, and when it is n or more, generates an overflow signal 3 and sends it to the detection protection circuit 23. The detection protection circuit 23 outputs the code error detection signal 5 when the overflow signal 3 is detected N times in succession. Further, when the overflow signal 3 does not continue n times, the code error detection signal 5 is released.
前述した従来の符号誤り検出回路20では、符号誤り検出
信号５を警報出力として制御を行う場合、伝送路上での
符号誤り率が定常的に符号誤り検出回路20の検出しきい
値付近にあるとき、符号誤りを検出したり解除したりす
るために制御がばたつく欠点がある。In the above-mentioned conventional code error detection circuit 20, when the code error detection signal 5 is used as an alarm output for control, when the code error rate on the transmission line is constantly near the detection threshold of the code error detection circuit 20. However, there is a drawback that control is fluttered to detect or cancel a code error.
本発明の目的は、前記の欠点を除去することにより、ば
たつきのない制御を行うことができる符号誤り検出回路
を提供することにある。An object of the present invention is to provide a code error detection circuit that can perform control without fluttering by eliminating the above-mentioned drawbacks.
本発明は、クロック信号を出力するタイマ回路を備えた
PCM伝送における符号誤り検出回路において、前記クロ
ック信号の周期ごとにエラーパルスを計数し計数値が所
定値以上になるとオーバフロー信号を出力し計数値が０
個のときエラーゼロ信号を出力するエラーパルス計数回
路と、前記オーバフロー信号が所定回数以上に連続して
入力されたとき符号誤り検出パルスを出力する検出保護
回路と、前記エラーゼロ信号が所定回数以上連続して入
力されたとき符号誤り解除パルスを出力する解除保護回
路と、前記符号誤り検出パルスによりセットされ前記符
号誤り解除パルスによりリセットされ前記符号誤り検出
パルスを符号誤り警報信号として送出するラッチ回路と
を備えたことを特徴とする。The present invention includes a timer circuit that outputs a clock signal.
In a code error detection circuit in PCM transmission, error pulses are counted every cycle of the clock signal, and when the count value exceeds a predetermined value, an overflow signal is output and the count value becomes 0.
Error pulse counting circuit that outputs an error zero signal when the number is 0, a detection protection circuit that outputs a code error detection pulse when the overflow signal is continuously input a predetermined number of times or more, and the error zero signal is a predetermined number of times or more A release protection circuit that outputs a code error release pulse when continuously input, and a latch circuit that is set by the code error detection pulse and reset by the code error release pulse and sends out the code error detection pulse as a code error alarm signal It is characterized by having and.
エラーパルス計数回路は、クロック信号の周期ごとにエ
ラーパルスを計数し、計数値が所定値以上のときオーバ
フロー信号を出力し、計数値が０個のときエラーゼロ信
号を出力する。検出保護回路は前記オーバフロー信号が
所定回数以上入力されたとき符号誤り検出パルスを出力
し、解除保護回路は前記エラーゼロ信号が連続して所定
回数以上入力されたとき符号誤り解除パルスを出力す
る。そしてラッチ回路は前記符号誤り検出パルスにより
セットされこの符号誤り検出パルスを符号誤り警報信号
として送出し、前記符号誤り解除パルスによりリセット
され前記符号誤り警報信号の送出を解除する。The error pulse counting circuit counts error pulses in each cycle of the clock signal, outputs an overflow signal when the count value is a predetermined value or more, and outputs an error zero signal when the count value is zero. The detection protection circuit outputs a code error detection pulse when the overflow signal is input a predetermined number of times or more, and the release protection circuit outputs a code error release pulse when the error zero signal is continuously input a predetermined number of times or more. The latch circuit is set by the code error detection pulse and sends this code error detection pulse as a code error warning signal, and is reset by the code error cancellation pulse to cancel the sending of the code error warning signal.
従って、符号誤り検出においてヒステリシス特性を有す
るようになり（第２図参照）、前記符号誤り検出パルス
を警報出力として制御を行う場合、従来のようにばたつ
くことなく、なめらかな制御を行うことが可能となる。Therefore, the code error detection has a hysteresis characteristic (see FIG. 2), and when the code error detection pulse is used as an alarm output, smooth control can be performed without fluttering as in the conventional case. Becomes
以下、本発明の実施例について図面を参照して説明す
る。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
本実施例は、クロック信号２を出力するタイマ回路11を
備えたPCM伝送における符号誤り検出回路10において、 クロック信号２の周期ごとにエラーパルス１を計数し計
数値がｎ個（ｎは自然数）以上になるとオーバフロー信
号３を出力し計数値が０個のときエラーゼロ信号４を出
力するエラーパルス計数回路12と、オーバフロー信号３
がＮ回（Ｎは自然数）以上連続して入力されたとき符号
誤り検出パルス５を出力する検出保護回路13と、エラー
ゼロ信号４がＭ回（Ｍは自然数）以上連続して入力され
たとき符号誤り検出解除パルス６を出力する解除保護回
路14と、符号誤り検出パルス５によりセットされ符号誤
り検出解除パルス６によりリセットされ符号誤り検出パ
ルス５を符号誤り警報信号７として送出するラッチ回路
15とを備えている。In this embodiment, in the code error detection circuit 10 in the PCM transmission provided with the timer circuit 11 for outputting the clock signal 2, the error pulse 1 is counted for each cycle of the clock signal 2 and the count value is n (n is a natural number). In the above case, the overflow signal 3 is output and the error pulse counting circuit 12 that outputs the error zero signal 4 when the count value is 0, and the overflow signal 3
Is input N times (N is a natural number) or more consecutively, the detection protection circuit 13 that outputs the code error detection pulse 5 and the error zero signal 4 is input M times (M is a natural number) or more consecutively. A release protection circuit 14 that outputs a code error detection release pulse 6, and a latch circuit that is set by the code error detection pulse 5 and reset by the code error detection release pulse 6 and sends out the code error detection pulse 5 as a code error alarm signal 7.
It has 15 and.
本発明の特徴は、第１図において、特に、エラーパルス
計数回路としてのオーバフロー信号の他にエラーゼロ信
号を出力するエラーパルス計数回路12と、解除保護回路
14と、ラッチ回路15とを設けたことにある。The feature of the present invention is that, in FIG. 1, in particular, an error pulse counting circuit 12 that outputs an error zero signal in addition to an overflow signal as an error pulse counting circuit, and a release protection circuit.
14 and the latch circuit 15 are provided.
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
タイマ回路11により発生される周期Ｔのクロック信号２
は、エラーパルス計数回路12と、検出保護回路13と、解
除保護回路14とに入力される。Clock signal 2 of cycle T generated by the timer circuit 11
Is input to the error pulse counting circuit 12, the detection protection circuit 13, and the release protection circuit 14.
エラーパルス計数回路12は、エラーパルス１を周期Ｔの
間隔ごとに計数し、周期Ｔの間隔ごとに「０」にリセッ
トされる。周期Ｔの時間での計数値がｎ個以上のとき、
オーバフロー信号３を出力し検出保護回路13に送出し、
また、計数値が０個のとき、エラーゼロ信号４を出力し
解除保護回路14に送出する。The error pulse counting circuit 12 counts the error pulse 1 at intervals of the cycle T, and is reset to “0” at intervals of the cycle T. When the count value at the time of cycle T is n or more,
Outputs the overflow signal 3 and sends it to the detection protection circuit 13,
When the count value is 0, the error zero signal 4 is output and sent to the release protection circuit 14.
検出保護回路13はオーバフロー信号３をＮ回連続して検
出したとき、符号誤り検出パルス５を出力する。また、
解除保護回路14は、エラーゼロ信号４をＭ回連続して検
出したとき、符号誤り検出解除パルス６を出力する。The detection protection circuit 13 outputs the code error detection pulse 5 when the overflow signal 3 is detected N times consecutively. Also,
The release protection circuit 14 outputs a code error detection release pulse 6 when the error zero signal 4 is detected M times in succession.
符号誤り検出パルス５および符号誤り検出解除パルス６
は、それぞれラッチ回路15のセットおよびリセット端に
入力され、ラッチ回路15の出力から符号誤り警報信号７
が送出される。Code error detection pulse 5 and code error detection release pulse 6
Are input to the set and reset ends of the latch circuit 15, respectively, and the code error warning signal 7 is output from the output of the latch circuit 15.
Is sent.
前述の動作により、符号誤り警報信号７が送出される符
号誤り警報送出確率P0は、時間Ｔ内の伝送路符号誤り率
εがポアソン分布になることから、次の（１）式で表さ
れる。The code error alarm transmission probability P 0 at which the code error alarm signal 7 is transmitted by the above-described operation is expressed by the following equation (1) because the transmission path code error rate ε within the time T has a Poisson distribution. It
（１／ｆ＜＜Ｔ、ε＜＜１） f:伝送路信号のビットレート、 n:エラーパルス計数回路のオーバフローしきい値 N:検出保護回路の保護段数 また、符号誤り警報信号７が解除される確率P1は、
（２）式で表される。 (1 / f << T, ε << 1) f: Bit rate of transmission line signal, n: Overflow threshold value of error pulse counting circuit N: Number of protection steps of detection protection circuit In addition, code error alarm signal 7 is released The probability of being P 1 is
It is expressed by equation (2).
P1＝ｅ−（ｆ・Ｔ・ε）Ｍ ……（２） M:解除保護回路の保護段数 （１）式と（２）式との関係を図で表すと第２図のよう
になる。すなわち、伝送路符号誤り率εが０→１の方向
に変化するときの符号誤り検出特性は、（１）式つまり
実線で表され、伝送路符号誤り率εが１→０の方向に変
化するときの符号誤り検出特性（解除特性）は、１−P1
つまり破線で表され、検出特性と解除特性にはヒステリ
シスが表れる。これにより符号誤り警報信号による制御
はばたつくことなく、なめらかに行われるようになる。P 1 = e − (f · T · ε) M (2) M: Number of protection stages of release protection circuit The relationship between equations (1) and (2) is shown in Fig. 2. . That is, the code error detection characteristic when the transmission path code error rate ε changes in the direction of 0 → 1 is represented by the equation (1), that is, the solid line, and the transmission path code error rate ε changes in the direction of 1 → 0. code error detection characteristics when (release characteristic), 1-P 1
That is, it is represented by a broken line, and hysteresis appears in the detection characteristic and the release characteristic. As a result, the control by the code error warning signal can be performed smoothly without fluttering.
〔発明の効果〕 以上説明したように、本発明は、符号誤り検出警報を解
除する場合、エラーパルスが全くない状態をＭ回連続し
たときにはじめて解除するような動作になっているため
に、符号誤り検出においてヒステリシスを有することに
なり、ばたつきのない制御ができる効果がある。EFFECTS OF THE INVENTION As described above, according to the present invention, when the code error detection alarm is released, the operation is such that the state without any error pulse is released only after M consecutive times. Since there is hysteresis in the code error detection, there is an effect that control can be performed without fluttering.
第１図は本発明の一実施例を示すブロック構成図。 第２図はその符号誤り検出特性を示す特性図。 第３図は従来例を示すブロック構成図。 １……エラーパルス、２……クロック信号、３……オー
バフロー信号、４……エラーゼロ信号、５……符号誤り
検出パルス、６……符号誤り検出解除パルス、７……符
号誤り警報信号、10、20……符号誤り検出回路、11、21
……タイマ回路、12、22……エラーパルス計数回路、1
3、23……検出保護回路、14……解除保護回路、15……
ラッチ回路。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a characteristic diagram showing the code error detection characteristic. FIG. 3 is a block diagram showing a conventional example. 1 ... error pulse, 2 ... clock signal, 3 ... overflow signal, 4 ... error zero signal, 5 ... sign error detection pulse, 6 ... sign error detection release pulse, 7 ... sign error alarm signal, 10, 20 ... Code error detection circuit, 11, 21
...... Timer circuit, 12, 22 …… Error pulse counting circuit, 1
3, 23 …… Detection protection circuit, 14 …… Release protection circuit, 15 ……
Latch circuit.
Claims (1)
を備えたPCM伝送における符号誤り検出回路（10）にお
いて、 前記クロック信号の周期ごとにエラーパルスを計数し計
数値が所定値以上になるとオーバフロー信号を出力し計
数値が０個のときエラーゼロ信号を出力するエラーパル
ス計数回路（12）と、 前記オーバフロー信号が所定回数以上に連続して入力さ
れたとき符号誤り検出パルスを出力する検出保護回路
（13）と、 前記エラーゼロ信号が所定回数以上連続して入力された
とき符号誤り解除パルスを出力する解除保護回路（14）
と、 前記符号誤り検出パルスによりセットされ前記符号誤り
解除パルスによりリセットされ前記符号誤り検出パルス
を符号誤り警報信号として送出するラッチ回路（15）と を備えたことを特徴とする符号誤り検出回路。1. A timer circuit (11) for outputting a clock signal.
In a code error detection circuit (10) for PCM transmission, the error pulse is counted every cycle of the clock signal, an overflow signal is output when the count value exceeds a predetermined value, and an error zero signal is output when the count value is zero. An error pulse counting circuit (12), a detection protection circuit (13) that outputs a code error detection pulse when the overflow signal is continuously input a predetermined number of times or more, and the error zero signal is a predetermined number of times or more. Release protection circuit that outputs a code error release pulse when continuously input (14)
And a latch circuit (15) which is set by the code error detection pulse and is reset by the code error release pulse and which sends out the code error detection pulse as a code error alarm signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149183A JPH0666760B2 (en) | 1988-06-15 | 1988-06-15 | Code error detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149183A JPH0666760B2 (en) | 1988-06-15 | 1988-06-15 | Code error detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01316040A JPH01316040A (en) | 1989-12-20 |
| JPH0666760B2 true JPH0666760B2 (en) | 1994-08-24 |
Family
ID=15469614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149183A Expired - Lifetime JPH0666760B2 (en) | 1988-06-15 | 1988-06-15 | Code error detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666760B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728748Y2 (en) * | 1990-08-30 | 1995-06-28 | 日本電気株式会社 | Alarm display signal detection method |
| JPH0831894B2 (en) * | 1990-09-07 | 1996-03-27 | 日本電信電話株式会社 | Burst code error measuring device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390236A (en) * | 1986-10-03 | 1988-04-21 | Nec Corp | Alarm circuit for degradation of error rate |
-
1988
- 1988-06-15 JP JP63149183A patent/JPH0666760B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01316040A (en) | 1989-12-20 |
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