JPH0666602B2 - オフセツト補正回路 - Google Patents
オフセツト補正回路Info
- Publication number
- JPH0666602B2 JPH0666602B2 JP61175537A JP17553786A JPH0666602B2 JP H0666602 B2 JPH0666602 B2 JP H0666602B2 JP 61175537 A JP61175537 A JP 61175537A JP 17553786 A JP17553786 A JP 17553786A JP H0666602 B2 JPH0666602 B2 JP H0666602B2
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- JP
- Japan
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- operational amplifier
- input terminal
- inverting input
- amplifier
- inverting
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、演算増幅器のオフセット補正回路、特に安
価なコンデンサを使用できるオフセット補正回路に関す
るものである。
価なコンデンサを使用できるオフセット補正回路に関す
るものである。
［従来の技術］ 第２図は従来のオフセット補正回路の回路図であり、図
において（１）は負帰還増幅を施した第１の演算増幅器
（以下オペアンプと云う）、（２）は一端が外部入力に
接続されかつ他端が第１のオペアンプ（１）の反転入力
端子に接続された第１の抵抗（入力抵抗）、（３）は一
端が第１のオペアンプの反転入力端子に接続されかつ他
端が第１のオペアンプの出力端子に接続された第２の抵
抗（帰還抵抗）、（４）は第２のオペアンプ、（５）は
一端が第１のオペアンプ（１）の出力端子に接続されか
つ他端が第２のオペアンプ（４）の反転入力端子に接続
された第３の抵抗（積分抵抗）、（６）は一端が第２の
オペアンプ（４）の反転入力端子に接続されかつ他端が
第２のオペアンプ（４）の出力端子および第１のオペア
ンプ（１）の非反転入力端子に接続されたコンデンサ
（積分コンデンサ）、７は一端が第２のオペアンプ
（４）の非反転入力端子に接続されかつ他端がアースに
接続された第４の抵抗である。
において（１）は負帰還増幅を施した第１の演算増幅器
（以下オペアンプと云う）、（２）は一端が外部入力に
接続されかつ他端が第１のオペアンプ（１）の反転入力
端子に接続された第１の抵抗（入力抵抗）、（３）は一
端が第１のオペアンプの反転入力端子に接続されかつ他
端が第１のオペアンプの出力端子に接続された第２の抵
抗（帰還抵抗）、（４）は第２のオペアンプ、（５）は
一端が第１のオペアンプ（１）の出力端子に接続されか
つ他端が第２のオペアンプ（４）の反転入力端子に接続
された第３の抵抗（積分抵抗）、（６）は一端が第２の
オペアンプ（４）の反転入力端子に接続されかつ他端が
第２のオペアンプ（４）の出力端子および第１のオペア
ンプ（１）の非反転入力端子に接続されたコンデンサ
（積分コンデンサ）、７は一端が第２のオペアンプ
（４）の非反転入力端子に接続されかつ他端がアースに
接続された第４の抵抗である。
従来のオフセット補正回路は上述したように構成されて
おり、第１の抵抗（２）〜第４の抵抗（７）の抵抗値を
それぞれR2,R3,R5,R7で表わしかつコンデンサ（６）の
容量をＣで表わす。
おり、第１の抵抗（２）〜第４の抵抗（７）の抵抗値を
それぞれR2,R3,R5,R7で表わしかつコンデンサ（６）の
容量をＣで表わす。
まず、第２のオペアンプ（４）、第３の抵抗（５）およ
びコンデンサ（６）がなく、第１のオペアンプ（１）の
非反転入力端子がアースに接続されている場合を考え
る。第１のオペアンプ（１）の出力端子でのオフセット
電圧の大きさだけに着目して考えることにし、外部から
の入力電圧Vi＝０、第１のオペアンプ（１）の反転入力
端子、非反転入力端子間のオフセット電圧をVOS1とする
と、第１のオペアンプ（１）の出力電圧V0は下記の
（１）式で表わされる。
びコンデンサ（６）がなく、第１のオペアンプ（１）の
非反転入力端子がアースに接続されている場合を考え
る。第１のオペアンプ（１）の出力端子でのオフセット
電圧の大きさだけに着目して考えることにし、外部から
の入力電圧Vi＝０、第１のオペアンプ（１）の反転入力
端子、非反転入力端子間のオフセット電圧をVOS1とする
と、第１のオペアンプ（１）の出力電圧V0は下記の
（１）式で表わされる。
次に、第２のオペアンプ（４）、第３の抵抗（５）およ
びコンデンサ（６）がある場合について考える。この時
も第１のオペアンプ（１）の出力端子でのオフセット電
圧の大きさに注目して考えることにし、外部からの入力
電圧Vi＝０、第１のオペアンプ（１）のオフセット電圧
をVOS1、第２のオペアンプ（４）のオフセット電圧をV
OS2、第２のオペアンプ（４）の出力電圧をｅとする。
第１のオペアンプ（１）の出力電圧V0に関しては、 が成立し、第２のオペアンプ（４）の出力電圧ｅに関し
ては が成立する。（２）式、（３）式において、充分に時間
が経過した場合、それぞれ（４）式、（５）式が成立す
る。
びコンデンサ（６）がある場合について考える。この時
も第１のオペアンプ（１）の出力端子でのオフセット電
圧の大きさに注目して考えることにし、外部からの入力
電圧Vi＝０、第１のオペアンプ（１）のオフセット電圧
をVOS1、第２のオペアンプ（４）のオフセット電圧をV
OS2、第２のオペアンプ（４）の出力電圧をｅとする。
第１のオペアンプ（１）の出力電圧V0に関しては、 が成立し、第２のオペアンプ（４）の出力電圧ｅに関し
ては が成立する。（２）式、（３）式において、充分に時間
が経過した場合、それぞれ（４）式、（５）式が成立す
る。
（１）式と（４）式を比較した場合、オフセット電圧V
OS1とVOS2が等しいとして、出力に現われるオフセット
電圧はR2／（R2＋R3）倍に圧縮されることがわり、第２
のオペアンプ（４）と第３の抵抗（５）およびコンデン
サ（６）による積分回路とがオフセット補正回路として
動作することが理解される。なお図中、第２のオペアン
プ（４）の非反転入力端子に接続された第４の抵抗
（７）はオフセット電流補正用に用いられるものであ
る。
OS1とVOS2が等しいとして、出力に現われるオフセット
電圧はR2／（R2＋R3）倍に圧縮されることがわり、第２
のオペアンプ（４）と第３の抵抗（５）およびコンデン
サ（６）による積分回路とがオフセット補正回路として
動作することが理解される。なお図中、第２のオペアン
プ（４）の非反転入力端子に接続された第４の抵抗
（７）はオフセット電流補正用に用いられるものであ
る。
［発明が解決しようとする問題点］ 従来のオフセット補正回路では、積分用コンデンサ
（６）の両端間にかかる電圧は、（５）式より となって極くわずかなものであり、ここにアルミ電解コ
ンデンサ等を使用した場合には容量抜けの恐れがあっ
た。このため、通常、ここには高価なタンタルコンデン
サ等を使用しなければならないと云う問題点があった。
（６）の両端間にかかる電圧は、（５）式より となって極くわずかなものであり、ここにアルミ電解コ
ンデンサ等を使用した場合には容量抜けの恐れがあっ
た。このため、通常、ここには高価なタンタルコンデン
サ等を使用しなければならないと云う問題点があった。
この発明はこのような問題点を解決するためになされた
もので、積分用のコンデンサとして安価なアルミ電解コ
ンデンサを使用できるオフセット補正回路を提供するこ
とを目的とする。
もので、積分用のコンデンサとして安価なアルミ電解コ
ンデンサを使用できるオフセット補正回路を提供するこ
とを目的とする。
［問題点を解決するための手段］ この発明に係るオフセット補正回路は、負帰還増幅を施
した第１の演算増幅器と、第２の演算増幅器、この第２
の演算増幅器の一方の入力端子と前記第１の演算増幅器
の出力端子との間に接続された抵抗、前記第２の演算増
幅器の一方の入力端子と出力端子との間に接続されたコ
ンデンサ、および前記第２の演算増幅器が反転アンプで
ある場合にはその出力端子と前記第１の演算増幅器の非
反転入力端子との間に、また前記第２の演算増幅器が非
反転アンプである場合にはその出力端子と前記第１の演
算増幅器の反転入力端子との間に接続された他の抵抗か
ら成るローパスフィルタと、前記第２の演算増幅器が反
転アンプである場合には前記第１の演算増幅器の非反転
入力端子に接続され、また前記第２の演算増幅器が非反
転アンプである場合には前記第１の演算増幅器の反転入
力端子に接続されると共に正或いは負の電源に接続され
たバイアス用抵抗とを備えたものである。
した第１の演算増幅器と、第２の演算増幅器、この第２
の演算増幅器の一方の入力端子と前記第１の演算増幅器
の出力端子との間に接続された抵抗、前記第２の演算増
幅器の一方の入力端子と出力端子との間に接続されたコ
ンデンサ、および前記第２の演算増幅器が反転アンプで
ある場合にはその出力端子と前記第１の演算増幅器の非
反転入力端子との間に、また前記第２の演算増幅器が非
反転アンプである場合にはその出力端子と前記第１の演
算増幅器の反転入力端子との間に接続された他の抵抗か
ら成るローパスフィルタと、前記第２の演算増幅器が反
転アンプである場合には前記第１の演算増幅器の非反転
入力端子に接続され、また前記第２の演算増幅器が非反
転アンプである場合には前記第１の演算増幅器の反転入
力端子に接続されると共に正或いは負の電源に接続され
たバイアス用抵抗とを備えたものである。
［作 用］ この発明においては、正或いは負の電源に接続されたバ
イアス用抵抗および第２の演算増幅器の出力端子と第１
の演算増幅器の非反転入力端子または反転入力端子の間
に接続された他の抵抗によって第１の演算増幅器の出力
端子に所定のバイアス電圧が発生される。
イアス用抵抗および第２の演算増幅器の出力端子と第１
の演算増幅器の非反転入力端子または反転入力端子の間
に接続された他の抵抗によって第１の演算増幅器の出力
端子に所定のバイアス電圧が発生される。
［実施例］ 第１図はこの発明の一実施例を示す回路図であり、第２
図の従来例と違って、コンデンサ（６）の他端と第２の
オペアンプ（４）の出力端子との接続点を第１のオペア
ンプ（１）の非反転入力端子へ直接接続する代りに、上
述した接続点と第１のオペアンプ（１）の非反転入力端
子との間に第５の抵抗（８）を接続すると共に第１のオ
ペアンプ（１）の非反転入力端子と正或いは負の電源と
の間に第６の抵抗（６）の抵抗（９）を接続したもので
ある。なお、第5,第６の抵抗（８），（９）の抵抗値を
それぞれR8,R9で表わす。また、第２のオペアンプ
（４）、第３の抵抗（５）、コンデンサ（６）および第
５の抵抗（８）でローパスフィルタが構成される。
図の従来例と違って、コンデンサ（６）の他端と第２の
オペアンプ（４）の出力端子との接続点を第１のオペア
ンプ（１）の非反転入力端子へ直接接続する代りに、上
述した接続点と第１のオペアンプ（１）の非反転入力端
子との間に第５の抵抗（８）を接続すると共に第１のオ
ペアンプ（１）の非反転入力端子と正或いは負の電源と
の間に第６の抵抗（６）の抵抗（９）を接続したもので
ある。なお、第5,第６の抵抗（８），（９）の抵抗値を
それぞれR8,R9で表わす。また、第２のオペアンプ
（４）、第３の抵抗（５）、コンデンサ（６）および第
５の抵抗（８）でローパスフィルタが構成される。
上述したように構成されたオフセット補正回路におい
て、第１のオペアンプ（１）の出力端子に発生するオフ
セット電圧だけに着目して考えることにし、外部から第
１の抵抗（２）に供給される電圧は0Vであるとする。第
１のオペアンプ（１）の入力端子間のオフセット電圧を
VOS1、第２のオペアンプ（４）の入力端子間のオフセッ
ト電圧をVOS2、第１のオペアンプ（１）の出力電圧を
V0、第２のオペアンプ（４）の出力電圧をｅ、第１のオ
ペアンプ（１）の非反転入力端子に発生する電圧をe1、
電源電圧をVccとすると、e1,V0,eに関して下記の（６）
式ないし（８）式が成立する。
て、第１のオペアンプ（１）の出力端子に発生するオフ
セット電圧だけに着目して考えることにし、外部から第
１の抵抗（２）に供給される電圧は0Vであるとする。第
１のオペアンプ（１）の入力端子間のオフセット電圧を
VOS1、第２のオペアンプ（４）の入力端子間のオフセッ
ト電圧をVOS2、第１のオペアンプ（１）の出力電圧を
V0、第２のオペアンプ（４）の出力電圧をｅ、第１のオ
ペアンプ（１）の非反転入力端子に発生する電圧をe1、
電源電圧をVccとすると、e1,V0,eに関して下記の（６）
式ないし（８）式が成立する。
ここでｔは経過時間である。
（６）式〜（８）式より が得られる。
（９）式および（10）式より時間が充分に経過した後の
V0,eは、ｔ→∞としてそれぞれ V0＝VOS2 （11） となる。
V0,eは、ｔ→∞としてそれぞれ V0＝VOS2 （11） となる。
（11）式の結果により第１のオペアンプ（１）の出力端
子に発生するオフセット電圧は第２のオペアンプ（４）
のオフセット電圧のみとなる。また、第２のオペアンプ
（４）の出力端子に発生する電圧は、VccをVVOS1,VOS2
に対して充分に大きくとり、各抵抗値を適切に組合わせ
ることにより、任意の大きさにすることができ、従って
第２のオペアンプ（４）の帰還回路に接続されているコ
ンデンサ（６）の両端間に充分なバイアス電圧を発生さ
せ得ることがわかる。
子に発生するオフセット電圧は第２のオペアンプ（４）
のオフセット電圧のみとなる。また、第２のオペアンプ
（４）の出力端子に発生する電圧は、VccをVVOS1,VOS2
に対して充分に大きくとり、各抵抗値を適切に組合わせ
ることにより、任意の大きさにすることができ、従って
第２のオペアンプ（４）の帰還回路に接続されているコ
ンデンサ（６）の両端間に充分なバイアス電圧を発生さ
せ得ることがわかる。
以上の説明では、第２のオペアンプ（４）が例えば反転
アンプである場合にはその出力を第１のオペアンプ
（１）の非反転入力端子に帰還する例について述べた
が、帰還ループの極性によりつまり第２のオペアンプ
（４）が非反転アンプである場合にはその出力を第１の
オペアンプ（１）の反転入力端子に帰還しても同様の効
果が得られることは云うまでもない。
アンプである場合にはその出力を第１のオペアンプ
（１）の非反転入力端子に帰還する例について述べた
が、帰還ループの極性によりつまり第２のオペアンプ
（４）が非反転アンプである場合にはその出力を第１の
オペアンプ（１）の反転入力端子に帰還しても同様の効
果が得られることは云うまでもない。
また、バイアス用の第６の抵抗（９）を第１のオペアン
プ（１）の非反転入力端子に接続した場合について述べ
たが、反転入力端子に接続しても同様の効果が得られる
ことも云うまでもない。
プ（１）の非反転入力端子に接続した場合について述べ
たが、反転入力端子に接続しても同様の効果が得られる
ことも云うまでもない。
そこで、上述したように非反転アンプである第２のオペ
アンプ（４）の出力を第１のオペアンプ（１）の反転入
力端子へ第５の抵抗（８）を通して帰還すると共にこの
反転入力端子と電源の間に第６の抵抗（９）を接続した
場合には、V0,eに関して下記の（13）式および（14）式
が成立する。
アンプ（４）の出力を第１のオペアンプ（１）の反転入
力端子へ第５の抵抗（８）を通して帰還すると共にこの
反転入力端子と電源の間に第６の抵抗（９）を接続した
場合には、V0,eに関して下記の（13）式および（14）式
が成立する。
これら（13）式および（14）式より 得られる。
（15）式および（16）式において、ｔ→∞とすると、 となり、非反転入力端子に帰還した場合と同様の効果を
得る事ができる。
得る事ができる。
［発明の効果］ 以上のように、この発明によれば、第２のオペアンプの
出力端子と電源の間に２個の抵抗を直列に接続し、これ
ら抵抗の接続点を第１のオペアンプの非反転入力端子ま
たは反転入力端子に接続することにより積分回路を構成
するコンデンサの両端に一定の電圧が発生されるように
したので、アルミ電解コンデンサ特有の無負荷時におけ
る容量抜けのモードが発生しないため、高価なタンタル
コンデンサの代りに安価なアルミ電解コンデンサを使用
でき、オフセット補正回路を安価に製作することができ
る効果がある。
出力端子と電源の間に２個の抵抗を直列に接続し、これ
ら抵抗の接続点を第１のオペアンプの非反転入力端子ま
たは反転入力端子に接続することにより積分回路を構成
するコンデンサの両端に一定の電圧が発生されるように
したので、アルミ電解コンデンサ特有の無負荷時におけ
る容量抜けのモードが発生しないため、高価なタンタル
コンデンサの代りに安価なアルミ電解コンデンサを使用
でき、オフセット補正回路を安価に製作することができ
る効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は従
来のオフセット補正回路を示す回路図である。 図において、（１）は第１のオペアンプ、（２）は第１
の抵抗、（３）は第２の抵抗、（４）は第２のオペアン
プ、（５）は第３の抵抗、（６）はコンデンサ、（７）
は第４の抵抗、（８）は第５の抵抗、（９）は第６の抵
抗、（Vcc）は電源である。 なお、図中、同一符号は同一、又は相当部分を示す。
来のオフセット補正回路を示す回路図である。 図において、（１）は第１のオペアンプ、（２）は第１
の抵抗、（３）は第２の抵抗、（４）は第２のオペアン
プ、（５）は第３の抵抗、（６）はコンデンサ、（７）
は第４の抵抗、（８）は第５の抵抗、（９）は第６の抵
抗、（Vcc）は電源である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】負帰還増幅を施した第１の演算増幅器と、
第２の演算増幅器、この第２の演算増幅器の一方の入力
端子と前記第１の演算増幅器の出力端子との間に接続さ
れた抵抗、前記第２の演算増幅器の一方の入力端子と出
力端子との間に接続されたコンデンサ、および前記第２
の演算増幅器が反転アンプである場合にはその出力端子
と前記第１の演算増幅器の非反転入力端子との間に、ま
た前記第２の演算増幅器が非反転アンプである場合には
その出力端子と前記第１の演算増幅器の反転入力端子と
の間に接続された他の抵抗から成るローパスフィルタ
と、前記第２の演算増幅器が反転アンプである場合には
前記第１の演算増幅器の非反転入力端子に接続され、ま
た前記第２の演算増幅器が非反転アンプである場合には
前記第１の演算増幅器の反転入力端子に接続されると共
に正或いは負の電源に接続されたバイアス用抵抗とを備
えたことを特徴とするオフセット補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175537A JPH0666602B2 (ja) | 1986-07-28 | 1986-07-28 | オフセツト補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175537A JPH0666602B2 (ja) | 1986-07-28 | 1986-07-28 | オフセツト補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333003A JPS6333003A (ja) | 1988-02-12 |
| JPH0666602B2 true JPH0666602B2 (ja) | 1994-08-24 |
Family
ID=15997807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175537A Expired - Fee Related JPH0666602B2 (ja) | 1986-07-28 | 1986-07-28 | オフセツト補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666602B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456506A (ja) * | 1990-06-26 | 1992-02-24 | Nec Corp | オフセット成分除去回路 |
-
1986
- 1986-07-28 JP JP61175537A patent/JPH0666602B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333003A (ja) | 1988-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |