JPH0664850B2 - デ−タ識別装置 - Google Patents
デ−タ識別装置Info
- Publication number
- JPH0664850B2 JPH0664850B2 JP22803985A JP22803985A JPH0664850B2 JP H0664850 B2 JPH0664850 B2 JP H0664850B2 JP 22803985 A JP22803985 A JP 22803985A JP 22803985 A JP22803985 A JP 22803985A JP H0664850 B2 JPH0664850 B2 JP H0664850B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- outputs
- analog
- phase
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はPCM信号を記録再生する光磁気ディスク装置の
データ識別装置に関するものである。
データ識別装置に関するものである。
従来の技術 近年、光磁気ディスク装置は高密度記録再生が可能な大
容量データファイル装置として開発が盛んであり、再生
信号のデータ識別装置においても再生信号中のクロック
の再生を行う高速引き込み及び高安定トラッキング可能
な位相同期装置が開発されている。光磁気ディスク装置
の記録再生特性は、例えば日本応用磁気学会誌VoL.8,No
5,1984.pp.355−360「光磁気ディスクの記録再生」にあ
るように２次歪が大きくかつ変動し易いものであるため
に、例えば第５図に示される２／７変調（特公昭55−26
494号公報等）に修正を加えた変調で変調された信号が
記録再生され、２／７変調信号（ａ）に対して各々の
“1"のパルズ幅が1.5倍された信号（ｂ）が記録され
る。この場合の再生信号のデータ識別は各極大点で行え
ば良く前記２次歪による識別余裕劣化の小さいデータ識
別が行える。
容量データファイル装置として開発が盛んであり、再生
信号のデータ識別装置においても再生信号中のクロック
の再生を行う高速引き込み及び高安定トラッキング可能
な位相同期装置が開発されている。光磁気ディスク装置
の記録再生特性は、例えば日本応用磁気学会誌VoL.8,No
5,1984.pp.355−360「光磁気ディスクの記録再生」にあ
るように２次歪が大きくかつ変動し易いものであるため
に、例えば第５図に示される２／７変調（特公昭55−26
494号公報等）に修正を加えた変調で変調された信号が
記録再生され、２／７変調信号（ａ）に対して各々の
“1"のパルズ幅が1.5倍された信号（ｂ）が記録され
る。この場合の再生信号のデータ識別は各極大点で行え
ば良く前記２次歪による識別余裕劣化の小さいデータ識
別が行える。
以下、図面を参照しながら上述したような従来のデータ
識別装置について説明を行う。第６図は従来のデータ識
別装置の構成を示し、第７図は各部の信号波計を示すも
のである。
識別装置について説明を行う。第６図は従来のデータ識
別装置の構成を示し、第７図は各部の信号波計を示すも
のである。
第６図において、１は微分器、２は零交差検出器、３は
レベル比較器、４はワンショットマルチバイブレータ、
５はＲ−Ｓフリップフロップ、６は位相比較器、７は低
減波器、８は電圧制御発振器である。
レベル比較器、４はワンショットマルチバイブレータ、
５はＲ−Ｓフリップフロップ、６は位相比較器、７は低
減波器、８は電圧制御発振器である。
まず、微分器１は入力信号を微分して出力する。第７図
にあるように、レベル比較器３は入力信号が与め設定さ
れた特定の閾値Vrefよりも大なる時に“1"小なる時“0"
を出力する。零交差検出器２はレベル比較器３の出力が
“1"でありかつ微分器１の出力が正である場合に“1"他
の場合に“0"を出力する。その結果、第７図にあるよ
うな前記入力信号の平坦部による零交差検出誤りは発生
せず、零交差検出器２の出力信号の立下りは前記入力信
号の正しい極大点に対応したものとなる。ワンショット
マルチバイブレータ４は零交差検出器２の出力信号の立
下りによって起動され２／７変調のビット間隔である0.
5T〔秒〕の２分の１のパルス幅のパルスを出力する。こ
の場合、変調前の信号のビット間隔はＴ〔秒〕である。
Ｒ−Ｓフリップフロップ５は零交差検出器２の出力信号
の立下りによって“1"をセットし電圧制御発振器８の出
力信号の立上りによって“0"をセットし出力するフリッ
プフロップである。位相比較器６はワンショットマルチ
バイブレータ４の出力とＲ−Ｓフリップフロップ５の出
力の位相差を出力し、低域波器７は位相比較器６の出
力である位相差信号を低減波して出力する。電圧制御
発振器８は低域波器７の出力を入力とする自走周波数
が２／Ｔ〔Hz〕の電圧制御発振器であり発振出力をＲ−
Ｓフリップフロップ５へ出力する。
にあるように、レベル比較器３は入力信号が与め設定さ
れた特定の閾値Vrefよりも大なる時に“1"小なる時“0"
を出力する。零交差検出器２はレベル比較器３の出力が
“1"でありかつ微分器１の出力が正である場合に“1"他
の場合に“0"を出力する。その結果、第７図にあるよ
うな前記入力信号の平坦部による零交差検出誤りは発生
せず、零交差検出器２の出力信号の立下りは前記入力信
号の正しい極大点に対応したものとなる。ワンショット
マルチバイブレータ４は零交差検出器２の出力信号の立
下りによって起動され２／７変調のビット間隔である0.
5T〔秒〕の２分の１のパルス幅のパルスを出力する。こ
の場合、変調前の信号のビット間隔はＴ〔秒〕である。
Ｒ−Ｓフリップフロップ５は零交差検出器２の出力信号
の立下りによって“1"をセットし電圧制御発振器８の出
力信号の立上りによって“0"をセットし出力するフリッ
プフロップである。位相比較器６はワンショットマルチ
バイブレータ４の出力とＲ−Ｓフリップフロップ５の出
力の位相差を出力し、低域波器７は位相比較器６の出
力である位相差信号を低減波して出力する。電圧制御
発振器８は低域波器７の出力を入力とする自走周波数
が２／Ｔ〔Hz〕の電圧制御発振器であり発振出力をＲ−
Ｓフリップフロップ５へ出力する。
以上の一連の動作においては前記入力信号の極大点が発
生した場合にのみ位相比較器６が動作することになり、
前記入力信号の極大点位相に同期した再生クロック信号
が電圧制御発振器８の出力として得られる。さらに識別
データとしては零交差検出器２の出力をとれば良いこと
となる。
生した場合にのみ位相比較器６が動作することになり、
前記入力信号の極大点位相に同期した再生クロック信号
が電圧制御発振器８の出力として得られる。さらに識別
データとしては零交差検出器２の出力をとれば良いこと
となる。
発明が解決しようとする問題点 しかしながら上記のような構成ではワンショットマルチ
バイブレータ４で出力されるパルスのパルス幅変動即ち
ジッターが入力信号の極大点の位相変動に加算されるた
め、特に高い転送レート下ではこのパルス幅ジッターは
無視出来ず、データ識別余裕の劣化をきたすという問題
点を有していた。
バイブレータ４で出力されるパルスのパルス幅変動即ち
ジッターが入力信号の極大点の位相変動に加算されるた
め、特に高い転送レート下ではこのパルス幅ジッターは
無視出来ず、データ識別余裕の劣化をきたすという問題
点を有していた。
本発明は上記問題点に鑑み前記データ識別余裕の劣化の
ない高安定なクロック再生を行うことの出来るデータ識
別装置を提供するものである。
ない高安定なクロック再生を行うことの出来るデータ識
別装置を提供するものである。
問題点を解決するための手段 この目的を達成するために本発明のデータ識別装置は、
アナログ−ディジタル変換器と、２つの遅延器と、位相
計算器と、ディジタル−アナログ変換器と、低域波器
と、電圧制御発振器とから構成されている。
アナログ−ディジタル変換器と、２つの遅延器と、位相
計算器と、ディジタル−アナログ変換器と、低域波器
と、電圧制御発振器とから構成されている。
作 用 本発明は上記構成によって入力信号を電圧制御発振器に
同期してサンプリング、量子化し、この量子化された連
続する３つの値を参照して入力信号の極大点と電圧制御
発振器との位相差を計算出力することにより装置のジッ
ターによる誤差の極めて小さい位相比較を行うこととな
る。
同期してサンプリング、量子化し、この量子化された連
続する３つの値を参照して入力信号の極大点と電圧制御
発振器との位相差を計算出力することにより装置のジッ
ターによる誤差の極めて小さい位相比較を行うこととな
る。
実施例 以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるデータ識別装置の基
本構成を示すものであり、第２図は各部の信号波形ある
いは値を示すものである。第３図は位相計算器の動作説
明のための波形図、第４図は第１図の要部詳細を示すブ
ロック図である。以下各図において従来例を示す第６図
と同一の構成要素については同一の番号で示し省略す
る。第１図において、９はアナログ・ディジタル変換器
（Ａ／Ｄ変換器）、10及び11は遅延器、12は位相計算
器、13はディジタル・アナログ変換器（Ｄ／Ａ変換器）
である。第４図は遅延器10及び11,位相計算器12,ディジ
タル・アナログ変換器13の詳細を示すものであり、14及
び15はディジタル減算器、16は位相計算ROM,17はディジ
タルレベル比較器、18,19及び20はANDゲート、21はアナ
ログ減算器である。
本構成を示すものであり、第２図は各部の信号波形ある
いは値を示すものである。第３図は位相計算器の動作説
明のための波形図、第４図は第１図の要部詳細を示すブ
ロック図である。以下各図において従来例を示す第６図
と同一の構成要素については同一の番号で示し省略す
る。第１図において、９はアナログ・ディジタル変換器
（Ａ／Ｄ変換器）、10及び11は遅延器、12は位相計算
器、13はディジタル・アナログ変換器（Ｄ／Ａ変換器）
である。第４図は遅延器10及び11,位相計算器12,ディジ
タル・アナログ変換器13の詳細を示すものであり、14及
び15はディジタル減算器、16は位相計算ROM,17はディジ
タルレベル比較器、18,19及び20はANDゲート、21はアナ
ログ減算器である。
以上のように構成されたデータ識別装置について、以下
その動作について説明する。
その動作について説明する。
まず、アナログ・ディジタル変換器９は入力信号を電圧
制御発振器８に同期してサンプリングし量子化し、この
補数表現による２進信号を出力する。遅延器10はアナロ
グ・ディジタル変換器９の出力を電圧制御発振器６の出
力を用いて１周期遅延し出力する。これと同様に遅延器
11は遅延器10の出力を１周期遅延し出力する。位相計算
器12はアナログ・ディジタル変換器９の出力及び遅延器
10及び11の出力により得られる連続した３サンプリング
値間に前記入力信号の極大点が発生した場合に選択的に
前記入力信号と電圧制御発振器８の出力との位相差を計
算し出力し、極大点が発生しなかった場合には“0"を出
力する。ディジタル・アナログ変換器13は位相計算器12
の出力をアナログ信号に変換して出力する。
制御発振器８に同期してサンプリングし量子化し、この
補数表現による２進信号を出力する。遅延器10はアナロ
グ・ディジタル変換器９の出力を電圧制御発振器６の出
力を用いて１周期遅延し出力する。これと同様に遅延器
11は遅延器10の出力を１周期遅延し出力する。位相計算
器12はアナログ・ディジタル変換器９の出力及び遅延器
10及び11の出力により得られる連続した３サンプリング
値間に前記入力信号の極大点が発生した場合に選択的に
前記入力信号と電圧制御発振器８の出力との位相差を計
算し出力し、極大点が発生しなかった場合には“0"を出
力する。ディジタル・アナログ変換器13は位相計算器12
の出力をアナログ信号に変換して出力する。
位相計算器12の動作は第３図に示されるようにアナログ
・ディジタル変換器９の出力Ｓ３，及び遅延器10の出力
Ｓ２，及び遅延器11の出力Ｓ１の３点間に極大点が発生
し、かつ中央のサンプリング値Ｓ２が予め設定された特
定の閾値Vrefより大なる場合に位相計算出力φｅを前記
Ｓ１,S２及びＳ３から極大点を２次補間することにより
次式のように出力する。
・ディジタル変換器９の出力Ｓ３，及び遅延器10の出力
Ｓ２，及び遅延器11の出力Ｓ１の３点間に極大点が発生
し、かつ中央のサンプリング値Ｓ２が予め設定された特
定の閾値Vrefより大なる場合に位相計算出力φｅを前記
Ｓ１,S２及びＳ３から極大点を２次補間することにより
次式のように出力する。
ただし、Ｓ１≦Ｓ２,S２＞Ｓ３,S２≧Vref （１）式中のＳ１≧Vrefの条件は従来例のレベル比較器
３と同様に前記入力信号の平坦部において発生する疑似
極大点を除去するものであり位相計算器12は（１）式に
よりφｅを計算すると同時に、（１）式の条件が満たさ
れた場合に“1"他の場合に“0"となる識別データを出力
する。
３と同様に前記入力信号の平坦部において発生する疑似
極大点を除去するものであり位相計算器12は（１）式に
よりφｅを計算すると同時に、（１）式の条件が満たさ
れた場合に“1"他の場合に“0"となる識別データを出力
する。
（１）式の計算を行う位相計算器12はROMで実現出来る
が、このROMの規模を小さくするために与め、Ｓ１及び
Ｓ２,S２及びＳ３の差分を計算し、その結果を用いて
（２）式のようにも計算出来る。ただし、（１）式中の
条件Ｓ２≧Vrefに代えて、前記入力信号の平坦部により
発生する極大点の除去を予め設定される特定の負の値Ｖ
１を用いて ただし、Ｓ１−Ｓ２≦Ｖ１,S３−Ｓ２＜Ｖ１ さらに、位相計算に関する構成を簡便にするために、
（２）式の計算結果を“−1",“0"及び“1"の３値に制
限した場合には第４図に示すように、遅延器10及び11,
及び位相計算器12,及びディジタル・アナログ変換器13
の構成を簡便に実現出来る。
が、このROMの規模を小さくするために与め、Ｓ１及び
Ｓ２,S２及びＳ３の差分を計算し、その結果を用いて
（２）式のようにも計算出来る。ただし、（１）式中の
条件Ｓ２≧Vrefに代えて、前記入力信号の平坦部により
発生する極大点の除去を予め設定される特定の負の値Ｖ
１を用いて ただし、Ｓ１−Ｓ２≦Ｖ１,S３−Ｓ２＜Ｖ１ さらに、位相計算に関する構成を簡便にするために、
（２）式の計算結果を“−1",“0"及び“1"の３値に制
限した場合には第４図に示すように、遅延器10及び11,
及び位相計算器12,及びディジタル・アナログ変換器13
の構成を簡便に実現出来る。
第４図において、ディジタル減算器14はアナログ・ディ
ジタル変換器９の出力Ｓ３と遅延器10の出力Ｓ２との差
分（Ｓ３−Ｓ２）を出力し、ディジタル減算器15は遅延
器10の出力Ｓ２と遅延器11の出力Ｓ１との差分（Ｓ１−
Ｓ２）を出力する。位相計算ROM16はディジタル減算器1
4の出力及びディジタル減算器15の出力を入力とし
（２）式により位相計算出力φｅを計算しφｅ＞０とな
る場合にＰ＝“1",N＝“0",φｅ＝０となる場合にＰ＝
“0",N＝“0"を、φｅ＜０となる場合にＰ＝“0",N＝
“1"を出力する。ディジタルレベル比較器17はディジタ
ル減算器14及び15の出力（Ｓ１−Ｓ２），（Ｓ３−
Ｓ２）を入力とし、（Ｓ１−Ｓ２）≦Ｖ１，（Ｓ３−Ｓ
２）＜Ｖ１である場合に“1"他の場合に“0"を出力す
る。
ジタル変換器９の出力Ｓ３と遅延器10の出力Ｓ２との差
分（Ｓ３−Ｓ２）を出力し、ディジタル減算器15は遅延
器10の出力Ｓ２と遅延器11の出力Ｓ１との差分（Ｓ１−
Ｓ２）を出力する。位相計算ROM16はディジタル減算器1
4の出力及びディジタル減算器15の出力を入力とし
（２）式により位相計算出力φｅを計算しφｅ＞０とな
る場合にＰ＝“1",N＝“0",φｅ＝０となる場合にＰ＝
“0",N＝“0"を、φｅ＜０となる場合にＰ＝“0",N＝
“1"を出力する。ディジタルレベル比較器17はディジタ
ル減算器14及び15の出力（Ｓ１−Ｓ２），（Ｓ３−
Ｓ２）を入力とし、（Ｓ１−Ｓ２）≦Ｖ１，（Ｓ３−Ｓ
２）＜Ｖ１である場合に“1"他の場合に“0"を出力す
る。
ANDゲート18及び19は位相計算ROM16の出力をディジタル
レベル比較器17の出力に従ってスイッチ動作を行う。ア
ナログ減算器20はANDゲート18及び19の出力を減算し出
力するため、以上の一連の動作においては、（２）式の
位相計算結果φｅが正のとき“1"0のとき“0"負のとき
“−1"が出力され、ディジタル・アナログ変換器13の出
力としてアナログ減算器20の出力が得られる。また、容
易にわかるように計算結果の分解能を増せば位相比較の
精度は増すことになる。以上のアナログ・ディジタル変
換器9,遅延器10及び11,位相計算器12及びディジタル・
アナログ変換器10によって入力信号と電圧制御発振器８
の出力との位相比較を行うことが出来、本データ識別装
置の出力としては、再生クロック信号である前記電圧制
御発振器８の出力を、識別データ信号である前記ディジ
タルレベル比較器17の出力をとることとなる。
レベル比較器17の出力に従ってスイッチ動作を行う。ア
ナログ減算器20はANDゲート18及び19の出力を減算し出
力するため、以上の一連の動作においては、（２）式の
位相計算結果φｅが正のとき“1"0のとき“0"負のとき
“−1"が出力され、ディジタル・アナログ変換器13の出
力としてアナログ減算器20の出力が得られる。また、容
易にわかるように計算結果の分解能を増せば位相比較の
精度は増すことになる。以上のアナログ・ディジタル変
換器9,遅延器10及び11,位相計算器12及びディジタル・
アナログ変換器10によって入力信号と電圧制御発振器８
の出力との位相比較を行うことが出来、本データ識別装
置の出力としては、再生クロック信号である前記電圧制
御発振器８の出力を、識別データ信号である前記ディジ
タルレベル比較器17の出力をとることとなる。
以上のように本実施例によれば、位相比較をディジタル
信号処理で行うことにより、高安定で装置のジッターに
よる誤差の極めて小さい位相比較を行うことが出来る。
さらに位相計算に要する規模を与め差分をとった後に直
線補間することによって比較的小さくすることが出来
る。
信号処理で行うことにより、高安定で装置のジッターに
よる誤差の極めて小さい位相比較を行うことが出来る。
さらに位相計算に要する規模を与め差分をとった後に直
線補間することによって比較的小さくすることが出来
る。
発明の効果 本発明は、アナログ・ディジタル変換器と遅延器と位相
計算器とディジタル・アナログ変換器とを設けることに
より、高安定で装置のジッターの極めて小さい位相比較
を行うことが出来、加えて極大点を検出する際の微分処
理をディジタル信号処理化して高安定に行うことが出
来、さらには位相比較の基準周期が電圧制御発振器の周
期であるために入力信号の周波数変動に適応した基準周
期で位相比較が行える優れたデータ識別装置が実現出来
るものである。
計算器とディジタル・アナログ変換器とを設けることに
より、高安定で装置のジッターの極めて小さい位相比較
を行うことが出来、加えて極大点を検出する際の微分処
理をディジタル信号処理化して高安定に行うことが出
来、さらには位相比較の基準周期が電圧制御発振器の周
期であるために入力信号の周波数変動に適応した基準周
期で位相比較が行える優れたデータ識別装置が実現出来
るものである。
【図面の簡単な説明】 第１図は本発明の一実施例におけるデータ識別装置の構
成を示すブロック図、第２図は第１図の各部信号値を示
す波形図、第３図は第１図の位相比較の動作説明のため
の波形図、第４図は同要部の詳細を示すブロック図、第
５図は記録再生信号の波形図、第６図は従来のデータ識
別装置の構成を示すブロック図、第７図は第６図の各部
信号を示す波形図である。 ８……電圧制御発振器、９……アナログ・ディジタル変
換器、10,11……遅延器、12……位相計算器、13……デ
ィジタル・アナログ変換器、14,15……ディジタル減算
器、16……位相計算ROM、17……ディジタルレベル比較
器、18,19……ANDゲート、20……アナログ減算器。
成を示すブロック図、第２図は第１図の各部信号値を示
す波形図、第３図は第１図の位相比較の動作説明のため
の波形図、第４図は同要部の詳細を示すブロック図、第
５図は記録再生信号の波形図、第６図は従来のデータ識
別装置の構成を示すブロック図、第７図は第６図の各部
信号を示す波形図である。 ８……電圧制御発振器、９……アナログ・ディジタル変
換器、10,11……遅延器、12……位相計算器、13……デ
ィジタル・アナログ変換器、14,15……ディジタル減算
器、16……位相計算ROM、17……ディジタルレベル比較
器、18,19……ANDゲート、20……アナログ減算器。
Claims (1)
- 【請求項１】入力信号を特定のクロックでサンプリング
し量子化して２進信号を出力するアナログ−ディジタル
変換器と、前記アナログ−ディジタル変換器の出力を前
記クロックに同期して１周期遅延し出力する第１の遅延
器と、前記第１の遅延器出力を前記クロックに同期して
さらに１周期遅延し出力する第２の遅延器と、前記アナ
ログ−ディジタル変換器の出力及び前記第１の遅延器の
出力及び前記第２の遅延器の出力を入力とし、これらに
より表わされる連続する３サンプリング点間に極値が発
生しかつその極値をとる時刻が中央のサンプリング点に
最も近い場合に選択的に“1",他の場合に“0"を出力
し、かつ前記連続する３サンプリング値を用いて前記入
力信号の位相と前記クロックの位相との位相差を計算出
力する位相計算器と、前記位相計算器の出力をアナログ
信号に変換して出力するディジタル−アナログ変換器
と、前記ディジタル−アナログ変換器の出力を低減波
して出力する低減波器と、前記低域波器の出力を入
力として前記クロックを発振出力する電圧制御発振器と
を備え、前記クロックを再生クロック信号として出力
し、前記極値検出器の出力を識別データとして出力する
ことを特徴とするデータ識別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22803985A JPH0664850B2 (ja) | 1985-10-14 | 1985-10-14 | デ−タ識別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22803985A JPH0664850B2 (ja) | 1985-10-14 | 1985-10-14 | デ−タ識別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288173A JPS6288173A (ja) | 1987-04-22 |
| JPH0664850B2 true JPH0664850B2 (ja) | 1994-08-22 |
Family
ID=16870238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22803985A Expired - Lifetime JPH0664850B2 (ja) | 1985-10-14 | 1985-10-14 | デ−タ識別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664850B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2805643B2 (ja) * | 1989-08-31 | 1998-09-30 | ソニー株式会社 | 信号再生装置 |
| JP4832594B1 (ja) * | 2010-12-27 | 2011-12-07 | 卓也 佐々木 | 管式熱交換器 |
-
1985
- 1985-10-14 JP JP22803985A patent/JPH0664850B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6288173A (ja) | 1987-04-22 |
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