JPH0660037A

JPH0660037A - プロセッサ間デ−タ転送方式

Info

Publication number: JPH0660037A
Application number: JP23153292A
Authority: JP
Inventors: Kazuyoshi Fukushima; 一義福島
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1992-08-07
Filing date: 1992-08-07
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】プロセッサ間のデ−タ転送時間を大幅に短縮
し、システム全体のスル−プットの向上を図る。【構成】デュアルポ−トメモリ５にコマンド／レスポン
ス領域５１と、バッファ開始アドレス５２と、バッファ
限界アドレス５３と、バッファ入力アドレス５４と、バ
ッファ出力アドレス５５と、デ−タバッファ５６とを設
ける。デ−タバッファ５６を循環バッファとし、プロセ
ッサ１がデ−タバッファ５６にデ−タを書き込んだとき
に、プロセッサ５がデ−タバッファ５６よりデ−タを読
み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマルチプロセッサを搭
載した情報処理システムにおけるプロセッサ間デ−タ転
送方式、特にデ−タの転送時間を大幅に短縮し、システ
ム全体のスル−プットを向上させることに関する。

【０００２】

【従来の技術】近年、多種多様のマイクロプロセッサが
普及するとともに半導体の価格が安くなってきたことか
ら、最近の情報機器では複数のプロセッサを搭載して、
各プロセッサに機能を分散して処理するシステム構成が
多く取られるようになった。このように複数のプロセッ
サを搭載した多くのシステムにおいては、各プロセッサ
間のデ−タ転送としてデュアルポ−トメモリを経由して
デ−タの転送を行なう方法が採られている。

【０００３】従来のデュアルポ−トメモリを経由するプ
ロセッサ間でのデ−タ転送方式では、一方のプロセッサ
がデュアルポ−トメモリのバッファにアクセス中には、
他方のプロセッサがデュアルポ−トメモリのバッファに
アクセスできずプロセッサに空き時間が発生することが
多く、デ−タの転送に時間がかかると言う不具合があ
り、システム全体のスル−プット向上の妨げとなってい
る。

【０００４】このような点を解消するために、デュアル
ポ−トメモリのバッファに複数のブロック単位の領域を
設けて、一方のプロセッサがデュアルポ−トメモリのバ
ッファのブロック領域にデ−タの展開が終了した時点
で、他のプロセッサがデュアルポ−トメモリのバッファ
のアクセスを可能にし、デ−タ転送時間の短縮を図った
デ−タ転送方式が例えば特開平3-194646号公報に開示さ
れている。

【０００５】

【発明が解決しようとする課題】しかしながら上記デ−
タ転送方式においても、ブロック領域にデ−タの展開が
終了する時点まで、他のプロセッサがデュアルポ−トメ
モリのバッファにアクセスができないという不具合が発
生する。

【０００６】この発明ではかかる不具合を解消するため
になされたものであり、デュアルポ−トメモリを経由す
るプロセッサ間デ−タ転送の転送時間を大幅に短縮し、
システム全体のスル−プットの向上を図ることができる
プロセッサ間デ−タ転送方式を提供することを目的とす
るものである。

【０００７】

【課題を解決するための手段】この発明に係るプロセッ
サ間デ−タ転送方式は、デュアルポ−トメモリにコマン
ド／レスポンス領域と、バッファ開始アドレスと、バッ
ファ限界アドレスと、バッファ入力アドレスと、バッフ
ァ出力アドレスと、デ−タバッファとを設け、デ−タバ
ッファを循環バッファとし、一方のプロセッサがデ−タ
バッファにデ−タ書き込んだ後に、他方のプロセッサが
デ−タバッファよりデ−タを読み出すことを特徴とす
る。

【０００８】

【作用】この発明においては、デュアルポ−トメモリ
に、コマンド／レスポンス領域と、バッファ開始アドレ
スと、バッファ限界アドレスと、バッファ入力アドレス
と、バッファ出力アドレスと、デ−タバッファを設け、
デ−タバッファを循環バッファとし、一方のプロセッサ
がデ−タバッファにデ−タを書き込んだときに、他方の
プロセッサがデ−タバッファよりデ−タを読み出すこと
を可能にし、プロセッサ間のデ−タの転送時間を大幅に
短縮する。

【０００９】

【実施例】図１はこの発明の一実施例を示すブロック図
である。図に示すように、プロセッサ１は入力プロセッ
サであり、デュアルポ−トメモリ５を経由しイメ−ジ処
理プロセッサであるプロセッサ３との間でデ−タの転送
を実行する。

【００１０】デュアルポ−トメモリ５にはコマンド／レ
スポンス領域５１と、バッファ開始アドレス５２と、バ
ッファ限界アドレス５３と、バッファ入力アドレス５４
と、バッファ出力アドレス５５及びデ−タバッファ５６
とを有する。コマンド／レスポンス領域５１はプロセッ
サ１，３間のコマンドの受渡しの実行と、コマンドの実
行結果の受渡しを行なう。バッファ開始アドレス５２は
デュアルポ−トメモリ５のデ−タバッファ５６のスタ−
トアドレスを保持する。バッファ限界アドレス５３はデ
ュアルポ−トメモリ５のデ−タバッファ５６のエンドア
ドレスを保持するものであり、システムの起動時にセッ
トアップする。バッファ入力アドレス５４はデュアルポ
−トメモリ５のデ−タバッファ５６の入力アドレスを保
持するものであり、デ−タバッファ５６にプロセッサ
１，３からデ−タを１リ−ドを書き込んだとき１カウン
トアップし、プロセッサ１，３からデ−タバッファ５６
に書き込まれた最後のデ−タのポインタを保持する。バ
ッファ出力アドレス５５はデュアルポ−トメモリ５のデ
−タバッファ５６の出力アドレスを保持するものであ
り、デ−タバッファ５６のデ−タをプロセッサ１，３に
１ワ−ドを読込んだとき１カウントアップし、デ−タバ
ッファ５６からプロセッサに読み込んだ最後のデ−タの
ポインタを保持する。デ−タバッファ５６は転送デ−タ
を保持する。

【００１１】各プロセッサ１，３のコマンド／レスポン
ド領域監視部１１，３１はデュアルポ−トメモリ５がフ
リ−のとき、一方のプロセッサにコマンドを発行し、コ
マンドの実行の状況を監視するものであり、コマンド／
レスポンド領域監視部１１，３１で一定の周期でデュア
ルポ−トメモリ３のコマンド／レスポンス領域５１のサ
ンプリングを行なう。バッファ開始アドレスレジスタ１
２，３２はデュアルポ−トメモリ５のバッファ開始アド
レス５２を保持するものであり、デ−タバッファ５６の
スタ−トアドレスを示す。バッファ限界アドレスレジス
タ１３，３３はデュアルポ−トメモリ５のバッファ限界
アドレス５３を保持するものであり、デ−タバッファ５
のエンドアドレスを示す。デュアルメモリアクセス判定
部１４，３４はデュアルポ−トメモリ５のデ−タバッフ
ァ５６への入出力が可能か否かを判定するものであり、
判定後フリ−バッファのエンドアドレスを転送デ−タア
ドレスレジスタ１７，３７にストアする。

【００１２】バッファ入力アドレスレジスタ１５，３５
はデュアルポ−トメモリ５のバッファ入力アドレス５４
を保持するもので、デ−タバッファ５にプロセッサから
デ−タを１ワ−ド書き込んだときに１つカウントアップ
するとともにバッファ入力アドレス５４を１つカウント
アップする。バッファ出力アドレスレジスタ１６，３６
はデュアルポ−トメモリ５のバッファ出力アドレス５５
を保持するもので、デ−タバッファ５６のデ−タをプロ
セッサへ１リ−ド読み込むとき、１つカウントアップす
るとともにバッファ出力アドレス５５を１つカウントア
ップする。転送デ−タエンドレジスタ１７，３７はデュ
アルメモリアクセス判定部１４，３４によって決定され
たデ−タバッファ５６への入力を行なうフリ−バッファ
の終了アドレスを保持する。

【００１３】制御部１８，３８はそれぞれ装置全体を制
御する。ＲＡＭ１９，３９は制御に必要となる管理情報
の格納するとともに、デュアルポ−トメモリ５のデ−タ
バッファ５６上のデ−タを一時的に格納する。入出力制
御部２０は接続された入出力部を制御する。ＲＯＭ２
１，４１は装置全体の制御に係るプログラムを格納す
る。

【００１４】プロセッサ１のスキャナ２２はイメ−ジ情
報を読み取る。表示部２３はスキャナ２２で読み込んだ
イメ−ジ情報を表示する。

【００１５】プロセッサ３の拡大縮少部４０はイメ−ジ
情報の拡大および縮少操作を行なう。圧縮伸長部４２は
イメ−ジ情報の圧縮および伸長操作を行なう。

【００１６】上記のように構成されたプロセッサ１，３
でデュアルポ−トメモリ５を経由しデ−タの転送を実行
するときの動作を図２，図３のフロ−チャ−トを参照し
て説明する。

【００１７】まず、プロセッサ１のスキャナ２２からイ
メ−ジ情報を読み込みＲＡＭ１９に格納し（ステップＳ
１）、読み込んだイメ−ジ情報を表示部２３に表示する
（ステップＳ２）。そして表示を確認しながらオペレ−
タはプロセッサ１にイメ−ジ情報の一部分の拡大命令を
指示する（ステップＳ３）。

【００１８】この拡大命令の指示により、一定周期でサ
ンプリングしているコマンド／レスポンス領域監視部１
１で、デュアルポ−トメモリ５がデ−タ転送が可能か否
かを確認し（ステップＳ４）、デ−タ転送がレディ−の
場合にデュアルポ−トメモリ５のコマンド／レスポンス
領域５１へ拡大命令を発行する（ステップＳ５）。

【００１９】拡大命令の発行後、デュアルメモリアクセ
ス判定部１４が起動し、デュアルポ−トメモリ５のバッ
ファ開始アドレス（ＢＦＡ）５２をバッファ開始アドレ
スレジスタ１２に、バッファ限界アドレス（ＢＬＡ）５
３をバッファ限界アドレスレジスタ１３に、バッファ入
力アドレス（ＢＩＡ）５４をバッファ入力アドレスレジ
スタ１５に、バッファ出力アドレス（ＢＯＡ）５５をバ
ッファ出力アドレスレジスタ１６に読み込み、デュアル
ポ−トメモリ５のデ−タバッファ５６の使用状況を確認
する。

【００２０】このとき、まずバッファ入力アドレス（Ｂ
ＩＡ）５４のデ−タバッファ５６の入力アドレスとバッ
ファ出力アドレス（ＢＯＡ）５５のデ−タバッファ５６
の出力アドレスがバッファ開始アドレス（ＢＦＡ）５２
のデ−タバッファ５６の開始アドレスに等しいか否かを
確認する（ステップＳ６）。

【００２１】これらが等しい場合には、図４に示すよう
に、デ−タバッファ５６が空の状態であり、転送デ−タ
エンドレジスタ１７にデ−タバッファ５６の限界アドレ
スをセットし、デュアルメモリアクセス判定部１４の起
動を停止し、ステップＳ２０に進む（ステップＳ７）。

【００２２】バッファ入力アドレス（ＢＩＡ）５４の入
力アドレスとバッファ出力アドレス（ＢＯＡ）５５の出
力アドレスがバッファ開始アドレス（ＢＦＡ）５２の開
始アドレスに等しくない場合には、バッファ入力アドレ
ス（ＢＩＡ）５４の入力アドレスとバッファ出力アドレ
ス（ＢＯＡ）５５の出力アドレスがバッファ限界アドレ
ス（ＢＬＡ）５３の限界アドレスに等しいか否かを確認
する（ステップＳ８）。これらが等しい場合には、図５
に示すように、デ−タバッファ５６が空の状態であり、
バッファ入力アドレス（ＢＩＡ）５４の入力アドレス，
バッファ出力アドレス（ＢＯＡ）５５の出力アドレス，
バッファ入力アドレスレジスタ１５，バッファ出力アド
レスレジスタ１６にデ−タバッファ５６の開始アドレス
をセットアップ（ステップＳ９）し、制御をステップＳ
６に移す。

【００２３】バッファ入力アドレス（ＢＩＡ）５４の入
力アドレス，バッファ出力アドレス（ＢＯＡ）５５の出
力アドレスがバッファ限界アドレス（ＢＬＡ）５３の限
界アドレスに等しくない場合には、バッファ入力アドレ
ス（ＢＩＡ）５４の入力アドレスがバッファ出力アドレ
ス（ＢＯＡ）５５の出力アドレスより大きいか否かを確
認し（ステップＳ１１）、図６〜図９に示すように、バ
ッファ入力アドレス（ＢＩＡ）５４の入力アドレスがバ
ッファ出力アドレス（ＢＯＡ）５５の出力アドレスより
小さい場合には、バッファ入力アドレス（ＢＩＡ）５４
の入力アドレスがバッファ限界アドレス（ＢＬＡ）５３
の限界アドレスに等しいか否かを確認する（ステップＳ
１３）。

【００２４】図７，図８に示すように、これらが等しく
ない場合には、バッファ出力アドレス（ＢＯＡ）５５の
出力アドレスがバッファ開始アドレス（ＢＦＡ）５２の
開始アドレスに等しいか否かを確認し（ステップＳ１
６）、図８に示すように等しくない場合には、ステップ
Ｓ７に移し、転送デ−タエンドレジスタ１７にバッファ
限界アドレス（ＢＬＡ）５３のデ−タバッファの限界ア
ドレスをセットする（ステップＳ７）。図７に示すよう
に、等しい場合には転送デ−タエンドレジスタ１７にバ
ッファ出力アドレス（ＢＯＡ）５５のデ−タバッファの
出力アドレスを一つ減算した値をセットし、デュアルメ
モリアクセス判定部１４の起動を停止して、制御をステ
ップＳ２０に移す（ステップＳ１８）。

【００２５】図６，図９に示すように、バッファ入力ア
ドレス（ＢＩＡ）５４の入力アドレスがバッファ限界ア
ドレス（ＢＬＡ）５３の限界アドレスに等しい場合に
は、バッファ出力アドレス（ＢＯＡ）５５のデ−タバッ
ファ出力アドレスがバッファ開始アドレス（ＢＦＡ）５
３のデ−タバッファ開始アドレスに等しいか否かを確認
し（ステップＳ１４）、図９に示すように等しくない場
合には、バッファ入力アドレス（ＢＩＡ）５４の入力ア
ドレスにバッファ開始アドレス（ＢＦＡ）５２のデ−タ
バッファ開始アドレスをセットし（ステップＳ２１
７）、転送デ−タエンドレジスタ１７にバッファ出力ア
ドレス（ＢＯＡ）５５のデ−タバッファアドレスを１つ
減算した値をセット（ステップＳ２１８）し、デュアル
メモリアクセス判定部１４の起動を停止して、制御をス
テップＳ２０に移す（ステップＳ２１８）。

【００２６】図６に示すようにバッファ出力アドレス
（ＢＯＡ）５５のデ−タバッファ出力アドレスがバッフ
ァ開始アドレス（ＢＦＡ）５３のデ−タバッファ開始ア
ドレスと等しい場合には、バッファ入力アドレス（ＢＩ
Ａ）５４の入力アドレスにバッファ開始アドレス（ＢＦ
Ａ）５２のデ−タバッファ開始アドレスをセットし（ス
テップＳ１５）し、転送デ−タエンドレジスタ１７にバ
ッファ限界アドレス（ＢＬＡ）５２の限界アドレスをセ
ットし（ステップＳ１９）、デュアルメモリアクセス判
定部１４の起動を停止して、制御をステップＳ２０に移
す。

【００２７】図１０〜図１３に示すようにバッファ入力
アドレス（ＢＩＡ）５４の入力アドレスがバッファ出力
アドレス（ＢＯＡ）５５の出力アドレスより大きい場合
には、バッファ入力アドレス（ＢＩＡ）５４の入力アド
レスがバッファ開始アドレス（ＢＦＡ）の開始アドレス
に等しいか否かを確認し（ステップＳ１０）、図１２，
図１３に示すように、等しくない場合には、転送デ−タ
エンドレジスタ１７にバッファ出力アドレス（ＢＯＡ）
５５の出力アドレスを１つ減算した値をセットし（ステ
ップＳ１８）、デュアルメモリアクセス判定部１４の起
動を停止して、制御をステップＳ２０に移す。

【００２８】図１０，図１１に示すように、バッファ入
力アドレス（ＢＩＡ）５４の入力アドレスがバッファ開
始アドレス（ＢＦＡ）の開始アドレスと等しい場合に
は、バッファ出力アドレス（ＢＯＡ）５５の出力アドレ
スがバッファ限界アドレス（ＢＬＡ）５３の限界アドレ
スに等しいか否かを確認し（ステップＳ１２）、図１０
に示すように、等しい場合にはステップＳ９に制御を移
す。また、図１１に示すように、等しくない場合には、
転送デ−タエンドレジスタ１７にバッファ出力アドレス
（ＢＯＡ）５５のデ−タバッファの出力アドレスを１つ
減算した値をセット（ステップＳ１８）、デュアルメモ
リアクセス判定部１４の起動を停止して、制御をステッ
プＳ２０に移す。

【００２９】このようにデュアルメモリアクセス判定部
１４によって転送デ−タエンドレジスタ１７にセットさ
れたアドレスを基に、プロセッサ１のＲＡＭ１９にスキ
ャナ２２から読み込んだイメ−ジ情報を、デュアルポ−
トメモリ５のデ−タバッファ５６にバッファ入力アドレ
ス（ＢＩＡ）５４の入力アドレスから１ワ−ド書き込み
を開始する（ステップＳ２０）。デ−タバッファ５６に
１リ−ドの書き込みが終了した時点で、バッファ入力ア
ドレスレジスタ１５と、デュアルポ−トメモリ５のバッ
ファ入力アドレス（ＢＩＡ）５４の入力アドレスを１つ
加算する（ステップＳ２１）。

【００３０】デ−タバッファ５６にまだフリ−エリアが
存在するか否かを確認し（ステップＳ２２）、デ−タの
書き込みが可能の場合はデ−タバッファ５６に転送デ−
タを書き込み処理を続ける。デ−タの書き込みが不可能
の場合には、ＲＡＭ１９にまだ転送するデ−タが存在す
るか否かを確認する（ステップＳ２３）。そしてＲＡＭ
１９に転送デ−タが存在する場合には、制御をステップ
Ｓ６に戻し、デュアルメモリアクセス判定部１４を起動
して処理を続ける。ＲＡＭ１９に転送デ−タが存在しな
い場合には、転送中にエラ−が発生したか否かを確認し
（ステップＳ２４）、エラ−が発生した場合はエラ−終
了で処理を終了する（ステップＳ２５）。また、エラ−
が発生てない場合には、コマンド／レスポンス領域５２
に終了コマンドをセットし、デ−タ転送の処理を終了す
る（ステップＳ２６）。

【００３１】一方、プロセッサ３側では一定の周期でサ
ンプリングしているコマンド／レスポンス領域監視部３
２により、デュアルポ−トメモリ５のコマンド／レスポ
ンス領域５１にプロセッサ１からのリクエストが有るか
否かを確認し（ステップＲ１）、コマンド／レスポンス
領域５１にリクエストが書き込まれると、コマンドの解
析を実行する（ステップＲ２）。解析したコマンドが無
効の場合はエラ−で処理を終了する（ステップＲ４）。
またコマンドが有効の場合には（ステップＲ３）、デュ
アルメモリアクセス判定部３４が起動し、プロセッサ１
からの転送デ−タがデ−タバッファ５６に存在するか否
かの判別を行なう。

【００３２】この判別に際しては、デュアルメモリアク
セス判定部３４はデュアルポ−トメモリ５のバッファ開
始アドレス（ＢＦＡ）５２をバッファ開始アドレスレジ
スタ３２に、バッファ限界アドレス（ＢＬＡ）５３をバ
ッファ限界アドレスレジスタ３３に、バッファ入力アド
レス（ＢＩＡ）５４をバッファ入力アドレスレジスタ３
５に、バッファ出力アドレス（ＢＯＡ）５５をバッファ
出力アドレスレジスタ３６に読み込み、デュアルポ−ト
メモリ５のデ−タバッファ５６の使用状況を確認する。

【００３３】このとき、まずバッファ入力アドレス（Ｂ
ＩＡ）５４の入力アドレスとバッファ出力アドレス（Ｂ
ＯＡ）５５の出力アドレスがバッファ開始アドレス（Ｂ
ＦＡ）５２の開始アドレスに等か否かを確認する（ステ
ップＲ５）。これらが等しい場合には、デ−タバッファ
５６が空の状態で、プロセッサ１からのデ−タの転送が
無いため待機している。

【００３４】これらが等しい場合には、バッファ入力ア
ドレス（ＢＩＡ）５４の入力アドレスとバッファ出力ア
ドレス（ＢＯＡ）５５の出力アドレスがバッファ限界ア
ドレス（ＢＬＡ）５３の限界アドレスに等しいか否かを
確認する（ステップＲ６）。これらが等しい場合もデ−
タバッファ５６が空の状態であり、プロセッサ１からの
デ−タの転送が無いため待機する。

【００３５】バッファ入力アドレス（ＢＩＡ）５４の入
力アドレスとバッファ出力アドレス（ＢＯＡ）５５の出
力アドレスがバッファ限界アドレス（ＢＬＡ）５３の限
界アドレスと等しく無い場合は、バッファ入力アドレス
（ＢＩＡ）５４の入力アドレスがバッファ出力アドレス
（ＢＯＡ）５５の出力アドレスより大きいか否かを確認
する（ステップＲ７）。バッファ入力アドレス（ＢＩ
Ａ）５４の入力アドレスがバッファ出力アドレス（ＢＯ
Ａ）５５の出力アドレスより小さい場合には、バッファ
出力アドレス（ＢＯＡ）５５の出力アドレスがバッファ
開始アドレス（ＢＦＡ）５２の開始アドレスに等しいか
否かを確認する（ステップＲ８）。等しく無い場合に
は、転送デ−タエンドレジスタ３７にバッファ入力アド
レス（ＢＩＡ）５４の入力アドレスをセットし（ステッ
プＲ１５）、デュアルメモリアクセス判定部３４の起動
を停止して、制御をステップＲ１６７に移す。

【００３６】バッファ出力アドレス（ＢＯＡ）５５の出
力アドレスがバッファ開始アドレス（ＢＦＡ）５２の開
始アドレスと等しい場合には、バッファ入力アドレス
（ＢＩＡ）５４の入力アドレスがバッファ限界アドレス
（ＢＬＡ）５３の限界アドレスに等しいか否かを確認す
る（ステップＲ９）。そして等しくない場合には、転送
デ−タエンドレジスタ３７にバッファ入力アドレス（Ｂ
ＩＡ）５４の入力アドレスをセットし（ステップＲ１
５）し、デュアルメモリアクセス判定部３４の起動を停
止して、制御をステップＲ１６に移す。バッファ入力ア
ドレス（ＢＩＡ）５４の入力アドレスがバッファ限界ア
ドレス（ＢＬＡ）５３の限界アドレスと等しい場合に
は、デ−タバッファ５６が空の状態であるため待機す
る。

【００３７】バッファ入力アドレス（ＢＩＡ）５４の入
力アドレスがバッファ出力アドレス（ＢＯＡ）５５の出
力アドレスより小さい場合には、バッファ入力アドレス
（ＢＩＡ）５４の入力アドレスがバッファ開始アドレス
（ＢＦＡ）の開始アドレスに等しいか否かを確認する
（ステップＲ１０）。そして等しく無い場合には、バッ
ファ出力アドレス（ＢＯＡ）５５の出力アドレスがバッ
ファ限界アドレス（ＢＬＡ）の限界アドレスに等しいか
否かを確認する（ステップＲ１２）。そして等しくない
場合には、転送デ−タエンドレジスタ３７にバッファ限
界アドレス（ＢＬＡ）５３の限界アドレスをセットし
（ステップＲ１３）、デュアルメモリアクセス判定部３
４の起動を停止して、制御をステップＲ１６に移す。

【００３８】バッファ出力アドレス（ＢＯＡ）５５の出
力アドレスがバッファ限界アドレス（ＢＬＡ）の限界ア
ドレス等しい場合には、バッファ出力アドレス（ＢＯ
Ａ）５５の出力アドレスにバッファ開始アドレス（ＢＦ
Ａ）の開始アドレスをセットし（ステップＲ１４）、転
送デ−タエンドレジスタ３７にバッファ入力アドレス
（ＢＩＡ）５４の入力アドレスをセットし（ステップＲ
１５）、デュアルメモリアクセス判定部３４の起動を停
止して、制御をステップＲ１６に移す。

【００３９】その後、デュアルメモリアクセス判定部３
４によって転送デ−タエンドレジスタ３７にセットされ
たアドレスを基に、プロセッサ１からデュアルポ−トメ
モリ５のデ−タバッファ５６に転送されたデ−タをバッ
ファ出力アドレス（ＢＯＡ）５５の出力アドレスから１
ワ−ドずつＲＡＭ３９に読み込む（ステップＲ１６）。
デ−タバッファ５６のデ−タをＲＡＭ３９に１ワ−ド読
み込みが終了した時点で、バッファ出力アドレスレジス
タ３６とバッファ出力アドレス（ＢＯＡ）５５の出力ア
ドレスを１つ加算する（ステップＲ１７）。

【００４０】デュアルポ−トメモリ５のデ−タバッファ
５６にまだデ−タが存在するか否かを確認し（ステップ
Ｒ１８）、デ−タがデ−タバッファ５６に存在する場合
にはデ−タをＲＡＭ３９に読み込む。デ−タバッファ５
６にデ−タが存在しなくなったら、コマンドが終了か否
かを確認し（ステップＲ１９）、コマンドの継続の場合
には、制御をステップＲ５に戻し、再度デュアルメモリ
アクセス判定部３４を起動して、転送デ−タをＲＡＭ３
９に読み込む。

【００４１】コマンドが終了の場合には、転送中にエラ
−が発生したが否かを確認し（ステップＲ２０）、エラ
−が発生した場合には、エラ−終了で処理を終了する
（ステップＲ２１）。正常に終了した場合には、コマン
ド／レスポンス領域５１をクリ−し（ステップＲ２
２）、プロセッサ１からのイメ−ジデ−タの拡大処理を
実行して処理を終了する（ステップＲ２３）。

【００４２】なお、上記実施例ではプロセッサ１からイ
メ−ジデ−タをデュアルポ−トメモリ５経由でプロセッ
サ５にイメ−ジ情報を転送する場合について説明した
が、プロセッサ５にデュアルポ−トメモリ５を経由して
拡大イメ−ジ情報を転送する場合も同様にして転送する
ことができる。

【００４３】

【発明の効果】この発明は以上説明したように、デュア
ルポ−トメモリのデ−タバッファを循環バッファとして
使用し、一方のプロセッサが循環バッファにデ−タを書
き込んだときに、他方のプロセッサがデ−タバッファに
書き込んだデ−タをアクセスすることができ、マルチプ
ロセッサ間のデュアルポ−トメモリを経由するデ−タ転
送時間を大幅に短縮することができる。したがってシス
テム全体のスル−プットの向上を図ることができる。

【図面の簡単な説明】

【図１】この発明の実施例を示すブロック図である。

【図２】上記実施例の動作を示すフロ−チャ−トであ
る。

【図３】上記実施例の動作を示すフロ−チャ−トであ
る。

【図４】上記実施例の動作を示す説明図である。

【図５】上記実施例の動作を示す説明図である。

【図６】上記実施例の動作を示す説明図である。

【図７】上記実施例の動作を示す説明図である。

【図８】上記実施例の動作を示す説明図である。

【図９】上記実施例の動作を示す説明図である。

【図１０】上記実施例の動作を示す説明図である。

【図１１】上記実施例の動作を示す説明図である。

【図１２】上記実施例の動作を示す説明図である。

【図１３】上記実施例の動作を示す説明図である。

【符号の説明】

１プロセッサ３プロセッサ５デュアルポ−トメモリ５１コマンド／レスポンス領域５２バッファ開始アドレス５３バッファ限界アドレス５４バッファ入力アドレス５５バッファ出力アドレス５６デ−タバッファ

Claims

【特許請求の範囲】

【請求項１】デュアルポ−トメモリを経由して二つの
プロセッサ間でデ−タの転送を行なうプロセッサ間デ−
タ転送方式において、デュアルポ−トメモリにコマンド
／レスポンス領域と、バッファ開始アドレスと、バッフ
ァ限界アドレスと、バッファ入力アドレスと、バッファ
出力アドレスと、デ−タバッファとを設け、デ−タバッ
ファを循環バッファとし、一方のプロセッサがデ−タバ
ッファにデ−タ書き込んだ後に、他方のプロセッサがデ
−タバッファよりデ−タを読み出すことを特徴とするプ
ロセッサ間デ−タ転送方式。