JPH0659983A - 信号入力回路 - Google Patents

Abstract

(57)【要約】 【目的】 書込み終了信号の内部回路への伝達をアドレ
ス信号の変化が内部回路に伝わるより速く行うことがで
き、またアドレス入力端子への雑音の印加による間違っ
たアドレス番地の特定を回避することができる信号入力
回路を得る。 【構成】 アドレス入力回路１０１を、書込み制御信号
を通過又は遮断するスイッチ回路１０１ａと、その出力
をラッチする状態と、該出力を通過する状態とに切り換
え可能なラッチ通過回路１０１ｂとを有する回路構成と
し、書込み状態では、アドレス信号を入力側と関係なく
出力側にラッチし、書込み終了時、書込み終了信号をア
ドレス信号の変化より速く内部回路に伝達するようにし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は信号入力回路に関し、
特に書込み制御信号を内部回路に入力する入力回路，ア
ドレス信号を内部回路に入力する入力回路，及び該入力
回路を制御する制御回路の構成に関するものである。

【０００２】

【従来の技術】図５は従来の信号入力回路を説明するた
めの図であり、図５(a) は該信号入力回路とその出力側
の内部回路との接続関係を、図５(b) 及び図５(c) はそ
れぞれ上記信号入力回路を構成するアドレス入力回路及
び書込み入力回路の具体的な回路構成を示している。

【０００３】図において２００は信号入力回路で、この
回路２００は、外部からのアドレス信号（第１の入力信
号）を受け、これを内部回路２０３に出力するアドレス
入力回路（第１の入力回路）２０１と、外部からの書込
み制御信号（第２の入力信号）を受け、これを上記内部
回路２０３に出力する書込み入力回路（第２の入力回
路）２０２とから構成されている。

【０００４】ここで上記アドレス入力回路２０１は、そ
の入力端子１と出力端子２との間に直列に接続された３
つのインバータＩ１〜Ｉ３からなり、各インバータは電
源５と接地６との間に直列に接続されたＰチャネル電界
効果型トランジスタ（以下ｐchＦＥＴという。）と、Ｎ
チャネル電界効果型トランジスタ（以下ｎchＦＥＴとい
う。）とから構成されている。

【０００５】また上記書込み入力回路２０２は、その入
力端子３と出力端子４との間に直列に接続された５段の
インバータＩ７〜Ｉ１１を有し、各インバータＩ７〜Ｉ
１１は上記インバータＩ１〜Ｉ３と同様、電源５と接地
６との間に直列に接続されたｐchＦＥＴとｎchＦＥＴと
から構成されている。なお、ｐ１〜ｐ３，ｐ７〜ｐ１１
はそれぞれ上記インバータＩ１〜Ｉ３，Ｉ７〜Ｉ１１を
構成する電源側のｐchＦＥＴ、ｎ１〜ｎ３，ｐ７〜ｐ１
１は上記インバータＩ１〜Ｉ３，Ｉ７〜Ｉ１１を構成す
る接地側のｎchＦＥＴである。

【０００６】また上記書込み入力回路２０２では、上記
最終段のインバータＩ１１のｐchＦＥＴｐ１１と電源５
との間にはｐchＦＥＴｎ１２が、また出力端子４と接地
６との間にはｎchＦＥＴｎ１２が接続されており、該両
ＦＥＴｐ１２及びｎ１２のゲートは、上記２段目及び３
段目のインバータＩ８，Ｉ９間のノードＳ６に接続され
ており、これにより入力端子３に入力される書込み制御
信号のうち、ローレベルの書込み終了信号がハイレベル
の書込み活性信号より早く内部回路２０３側に出力され
るようになっている。

【０００７】また図６は上記書込み活性信号及び書込み
終了信号の波形を示しており、ＷＬは書込み活性信号の
入力端子３での波形、ｗｌ３は書込み活性信号の出力端
子４での波形、ＷＨは書込み終了信号の入力端子３での
波形、ｗｈ３は書込み終了信号の出力端子４での波形で
あり、ｘは入力端子３への書込み制御信号の供給により
該入力端子３の信号レベルが反転したタイミング、ｙは
出力端子４の信号レベルが書込み終了信号の入力に対応
して反転したタイミング、ｚは出力端子４の信号レベル
が書込み活性信号の入力に対応して反転したタイミング
を示している。

【０００８】次に動作について説明する。まずアドレス
信号が入力端子１に供給されると、該アドレス信号はア
ドレス入力回路２０１の各段のインバータＩ１〜Ｉ３に
より反転され、その出力端子２から内部回路２０３に入
力される。

【０００９】またこの時書込み制御信号である書込み活
性信号が入力端子３に供給されると、入力端子３の信号
レベルはローレベルに変化し、インバータ２段分の遅延
時間遅れてノードｓ６がローレベルになる。これにより
ｐchＦＥＴｐ１２はオンするが、書込み活性信号はｐch
ＦＥＴｐ１１がオンするまでは出力端子４には伝わらな
い。つまり、ノードｓ６がローレベルに反転してから出
力端子４の信号レベルがハイレベルに反転するまでは、
ノードｓ６から出力端子４までのインバータＩ９〜Ｉ１
１、及びｐchＦＥＴｐ１２とｎchＦＥＴｎ１２とからな
るインバータの４段分の遅延時間がかかる。

【００１０】一方上記入力端子３に書込み制御信号のう
ちの書込み終了信号が供給されると、入力端子３の信号
レベルが上記書込み活性信号の場合とは逆にハイレベル
に変化し、インバータ２段分の遅延時間遅れてノードｓ
６がハイレベルになる。これによりｎchＦＥＴｎ１２が
オンして出力端子４の信号レベルがローレベルに反転
し、書込み終了信号が出力端子４に伝わることとなる。
つまり内部回路２０３には書込み終了信号に対応したレ
ベルの信号が入力されることとなる。この場合ノードｓ
６がハイレベルに反転してから出力端子４の信号レベル
が反転するまでは、ｐchＦＥＴｐ１２及びｎchＦＥＴｎ
１２で構成されるインバータ１段分の遅延時間を要する
のみである。このようにして、書込み終了信号を書込み
活性信号よりも早く内部回路２０３に伝達している。

【００１１】これにより、アドレス信号の変化と書込み
制御信号のうち書込み終了信号の入力とが同時に発生し
た場合でも、書込み終了信号の入力の方がアドレス信号
の変化よりも早く内部回路２０３に伝達されることとな
り、アドレス変化時の誤書き込みを回避するようにして
いる。

【００１２】

【発明が解決しようとする課題】ところが、アドレス信
号のアクセス時間はますます短縮される傾向にあり、ア
クセス時間の短縮がさらに進んだ場合、上記のような従
来の書込み入力回路の構成では、アドレス信号の変化が
書込み終了信号の入力よりも先に内部回路に伝達される
事態も生ずることとなる。この場合アドレス信号の変化
後のアドレス情報に対応するアドレスの番地への誤書込
みが行われるという問題がある。

【００１３】また、アドレス回路の入力端子１にノイズ
が印加された場合、該ノイズののったアドレス信号によ
り特定される間違ったアドレスの番地に書込みを行って
しまうという問題点もあった。

【００１４】この発明は上記のような問題点を解決する
ためになされたもので、書込み終了信号の内部回路への
伝達をアドレス信号の変化が内部回路に伝わるより速く
行うことができ、またアドレス入力端子への雑音の印加
による間違ったアドレス番地の特定を回避することがで
きる信号入力回路を得ることを目的とする。

【００１５】

【課題を解決するための手段】この発明に係る信号入力
回路は、外部からの第１の入力信号を内部回路に出力す
る第１の入力回路を、上記第１の入力信号を通過又は遮
断するスイッチ回路と、該スイッチ回路の出力をラッチ
する状態と、該出力を通過する状態とに切り換え可能な
ラッチ通過回路とを有する回路構成とし、外部からの第
２の入力信号を内部回路に出力する第２の入力回路の内
部信号により上記ラッチ通過回路のラッチ状態から通過
状態への切換え、あるいはその逆の切換えを行い、上記
内部信号の遅延信号によりスイッチ回路の非導通状態か
ら導通状態への切換え、あるいはその逆の切換えを行う
制御回路を備えたものである。

【００１６】この発明に係る信号入力回路は、外部から
の第１の入力信号を内部回路に出力する第１の入力回路
を、上記第１の入力信号を通過又は遮断するスイッチ回
路を有する回路構成とし、外部からの第２の入力信号を
内部回路に出力する第２の入力回路の内部信号に応じ
て、上記第１の入力回路の応答時間が第２の入力回路の
応答時間より長くなるよう上記スイッチ回路を制御する
制御回路を備えたものである。

【００１７】この発明に係る信号入力回路は、外部から
の第１の入力信号を内部回路に出力する第１の入力回路
を、上記第１の入力信号を通過又は遮断するスイッチ回
路と、該スイッチ回路の出力をラッチする状態と、該出
力を通過する状態とに切り換え可能なラッチ通過回路と
を有する回路構成とし、外部からの第２の入力信号を内
部回路に出力する第２の入力回路の内部信号に応じて、
上記ラッチ通過回路を通過状態からラッチ状態への切換
えを行い、上記内部信号の遅延信号によりスイッチ回路
の導通状態から非導通状態への切換えを行う制御回路を
備えたものである。

【００１８】

【作用】この発明においては、第１の入力回路を、上記
第１の入力信号を通過又は遮断するスイッチ回路と、該
スイッチ回路の出力をラッチする状態と、該出力を通過
する状態とに切り換え可能なラッチ通過回路とを有する
回路構成とし、第２の入力回路の内部信号により上記ラ
ッチ通過回路のラッチ状態から通過状態への切換え、あ
るいはその逆の切換えを行い、該内部信号の遅延信号に
よりスイッチ回路の非導通状態から導通状態への切換
え、あるいはその逆の切換えを行うようにしたから、第
２の入力信号の情報に応じて、同時に発生した第１及び
第２の入力信号の変化のうち、第２の入力信号の変化を
第１の入力信号の変化より速く内部回路に伝達したり、
第１の入力信号の変化を、その入力端子の信号レベルの
状態に関係なく出力端子に保持することができる。

【００１９】またこの発明においては、第１の入力回路
を、上記第１の入力信号を通過又は遮断するスイッチ回
路を有する回路構成とし、第２の入力回路の内部信号に
応じて、上記第１の入力回路の応答時間が第２の入力回
路の応答時間より長くなるよう上記スイッチ回路を制御
するようにしたので、同時に発生した第１及び第２の入
力信号の変化のうち、第２の入力信号の変化を第１の入
力信号の変化より速く内部回路に伝達することができ
る。

【００２０】またこの発明においては、第１の入力回路
を、上記第１の入力信号を通過又は遮断するスイッチ回
路と、該スイッチ回路の出力をラッチする状態と、該出
力を通過する状態とに切り換え可能なラッチ通過回路と
を有する回路構成とし、第２の入力回路の内部信号に応
じて、上記ラッチ通過回路を通過状態からラッチ状態へ
の切換えを行い、該内部信号の遅延信号によりスイッチ
回路の導通状態から非導通状態への切換えを行うように
したので、第２の入力信号の情報に応じて、第１の入力
信号の変化を、その入力端子の信号レベルの状態に関係
なく出力端子に保持することができる。

【００２１】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による信号入力回路を
説明するための回路構成図であり、図において、１００
は本実施例の信号入力回路で、アドレス信号を内部回路
（図示せず）に出力するアドレス入力回路（第１の入力
回路）１０１と、書込み制御信号を内部回路（図示せ
ず）に出力する書込み入力回路（第２の入力回路）１０
２と、書込み入力回路１０２の内部信号に基づいて上記
アドレス入力回路１０１を制御する制御回路１０３とか
ら構成されている。

【００２２】ここで上記アドレス入力回路１０１は、上
記アドレス信号を通過又は遮断するｎchＦＥＴｎ１３か
らなるスイッチ回路１０１ａと、該スイッチ回路１０１
ａの出力をラッチする状態と、該出力を通過する状態と
に切り換え可能なラッチ通過回路１０１ｂとを有する回
路構成となっており、上記スイッチ回路１０１ａと入力
端子１との間には、インバータＩ１，Ｉ２が２段直列に
設けられている。また上記ラッチ通過回路１０１ｂは上
記スイッチ回路１０１ａと出力端子２との間に設けられ
たインバータＩ３と、該インバータＩ３と逆並列に接続
されたインバータＩ４と、該インバータＩ４の出力と上
記インバータＩ３の入力との間に挿入されたｎchＦＥＴ
ｎ１４とから構成されている。

【００２３】また上記書込み入力回路１０２は、入力端
子３と出力端子４との間に接続された５段のインバータ
Ｉ７〜Ｉ１１から構成されており、また上記制御回路１
０３は上記インバータＩ１０の出力を受けるインバータ
Ｉ５と、その出力を受けるインバータＩ６とから構成さ
れている。ここで上記インバータＩ５の出力は上記ラッ
チ通過回路１０１ｂを構成するｎchＦＥＴｎ１４のゲー
トに、またインバータＩ６の出力は上記スイッチ回路１
０１ａを構成するｎchＦＥＴｎ１３のゲートに接続され
ている。

【００２４】なお、ｐ１〜ｐ１１は上記インバータＩ１
〜Ｉ１１を構成する電源側のｐchＦＥＴ、ｎ１〜ｎ１１
は上記インバータＩ１〜Ｉ１１を構成する接地側のｎch
ＦＥＴであり、ｓ１，ｓ２はそれぞれ上記インバータＩ
３の入力側及び出力側ノード、ｓ３，ｓ４は上記ｎchＦ
ＥＴｎ１４，ｎ１３のゲートのノード、ｓ５はインバー
タＩ１１の出力ノード（出力端子４）である。

【００２５】次に動作について説明する。まず書込み入
力回路１０２に書込み活性信号（ローレベル）が入力さ
れる場合について図２を用いて説明する。この場合前回
の書込みを終了する際の書込み終了信号（ハイレベル）
により、制御回路１０３のインバータＩ５の出力はロー
レベル、インバータＩ６の出力はハイレベルとなってお
り、スイッチ回路１０１ａのｎchＦＥＴｎ１３はオン、
ラッチ通過回路１０１ｂのｎchＦＥＴｎ１４はオフして
おり、つまりスイッチ回路１０１ａ及びラッチ通過回路
１０１ｂともに信号通過状態となっている。

【００２６】上記アドレス入力回路１０１への外部から
のアドレス信号が変化すると同時に、書込み入力回路１
０２へ外部からの書込み活性信号（ローレベル）が入力
されると（ｔ＝ａ）、上記スイッチ回路１０１ａが導通
状態であるため、アドレス信号の入力端子１における波
形ＡＤの変化はインバータ２段分の遅れ時間遅れて該ス
イッチ回路１０１ａの出力側ノードｓ１に波形ａｄ１と
して現れ（ｔ＝ｂ）、さらに最終段のインバータＩ３に
より１段分遅れて出力ノードＳ２，つまり出力端子２に
波形ａｄ２として出力される（ｔ＝ｃ）。

【００２７】一方書込み活性信号の入力端子３における
波形ＷＬの変化は、インバータＩ７〜Ｉ１０を経て最終
段のインバータＩ１１の入力側に現れ、さらに最終段の
インバータＩ１１により１段分遅れて出力ノードＳ５，
つまり出力端子４に波形ｗｌ３として出力される（ｔ＝
ｄ）。また上記インバータＩ１１の入力側に現れた書込
み活性信号の内部信号は、制御回路１０３に入力され、
初段のインバータＩ５を介してラッチ通過回路１０１ｂ
のｎchＦＥＴｎ１４のゲートノードｓ３に波形ｗｌ１と
して伝わる（ｔ＝ｄ）。これにより該ｎchＦＥＴｎ１４
がオンして、該回路１０１ｂは上記アドレス信号（波形
ａｄ２）をラッチした状態となる。そして上記内部信号
（波形ｗｌ１）はさらにインバータＩ６を介してスイッ
チ回路１０１ａのｎchＦＥＴｎ１３のゲートノードｓ４
に波形ｗｌ２として伝わって（ｔ＝ｅ）、該ｎchＦＥＴ
ｎ１３がオフし、スイッチ回路１０１ａが遮断状態とな
る。これによりアドレス入力回路１０１の入力端子１の
信号レベルに関係なく、アドレス入力回路１０１の出力
端子２にはアドレス信号（波形ａｄ２）が保持され、こ
の保持状態は書込み終了信号が入力されるまで続く。

【００２８】次にこのようにアドレス信号が保持された
状態で、アドレス入力回路１０１の入力端子１にノイズ
が印加された場合について図４を用いて説明する。

【００２９】このような書込み状態において、アドレス
入力回路１０１の入力端子１にノイズが生じても（ｄ≦
ｔ≦ｅ）、ｎchＦＥＴｎ１３がオフしてスイッチ回路１
０１ａが遮断状態となっているため、ノイズののったア
ドレス信号ＡＮがスイッチ回路１０１ａの出力ノードｓ
１に波形ａｎ１として（ｔ1 ≦ｔ≦ｔ2 ）、また出力ノ
ードｓ２に波形ａｎ２として（ｔ2 ≦ｔ≦ｔ3 ）伝わる
ようなことはない。このため間違ったアドレスの番地へ
の書込みを防止できる。

【００３０】次に書込み入力回路１０２に書込み終了信
号（ハイレベル）が入力される場合について図３を用い
て説明する。上記アドレス入力回路１０１へ外部からの
アドレス信号が変化すると同時に、書込み入力回路１０
２へ外部からの書込み終了信号（ハイレベル）が入力さ
れると（ｔ＝ｆ）、上記スイッチ回路１０１ａが非導通
状態であるため、アドレス信号の入力端子１における波
形ＡＤの変化はインバータ２段分の遅れ時間が経過した
後もスイッチ回路１０１ａの出力側ノードＳ１には現れ
ない。

【００３１】一方書込み終了信号の入力端子３における
波形ＷＨの変化は、インバータＩ７〜Ｉ１０を経て最終
段のインバータＩ１１の入力側に現れ、さらに最終段の
インバータＩ１１により１段分遅れて出力ノードＳ５，
つまり出力端子４に波形ｗｈ３として出力される（ｔ＝
ｇ）。また上記インバータＩ１１の入力側に現れた内部
信号は、制御回路１０３に入力され、初段のインバータ
Ｉ５を介してラッチ通過回路１０１ｂのｎchＦＥＴｎ１
４のゲートノードｓ３に波形ｗｈ１として伝わる（ｔ＝
ｇ）。これにより該ｎchＦＥＴｎ１４がオフして、該回
路１０１ｂは上記アドレス信号を通過する状態となる。

【００３２】さらに上記内部信号（波形ｗｈ１）はイン
バータＩ６を介してスイッチ回路１０１ａのｎchＦＥＴ
ｎ１３のゲートノードｓ４に波形ｗｈ２として伝わって
（ｔ＝ｈ）、該ｎchＦＥＴｎ１３がオンし、スイッチ回
路１０１ａが導通状態となり、スイッチ回路１０１ａの
出力ノードＳ１にアドレス信号（波形ａｄ１）が現れ
る。そしてこのアドレス信号（波形ａｄ１）はインバー
タ１段分遅れてアドレス入力回路１０１の出力ノードＳ
２に波形ａｄ２として出力される（ｔ＝ｉ）。このよう
に書込み終了信号は、アドレス信号が内部回路側に出力
されるタイミング（ｔ＝ｉ）よりも早いタイミング（ｔ
＝ｇ）で内部回路側に出力される。

【００３３】このように本実施例では、アドレス入力回
路１０１を、上記アドレス信号を通過又は遮断するスイ
ッチ回路１０１ａと、該スイッチ回路の出力をラッチす
る状態と、該出力を通過する状態とに切り換え可能なラ
ッチ通過回路１０１ｂとを有する回路構成とし、書込み
入力回路１０２に書込み活性信号が入力された時、この
活性信号に対応した内部信号により上記ラッチ通過回路
１０１ｂを信号通過状態から信号ラッチ可能状態へ切換
え、該内部信号の遅延信号によりスイッチ回路を導通状
態から非導通状態へ切換えるようにしたので、アドレス
信号の変化を、入力端子１の信号レベルの状態に関係な
く出力端子２に保持することができる。これにより書込
み状態において入力端子１に雑音が印加されても、雑音
ののったアドレス信号ＡＮは出力端子２には現れず、つ
まり内部回路には入力されず、上記雑音ののったアドレ
ス信号により間違ったアドレスの番地が確定されてしま
うのを防止することができる。

【００３４】また書込み入力回路１０２に書込み終了信
号が入力された時、この終了信号に対応した内部信号に
より上記ラッチ通過回路１０１ｂを信号ラッチ可能状態
から信号通過状態へ切換え、該内部信号の遅延信号によ
りスイッチ回路を非導通状態から導通状態へ切換えるよ
うにしたので、書込み終了信号の入力とアドレス信号の
変化とが同時に生じても、書込み終了信号の方をアドレ
ス信号より速く内部回路に伝達することができ、これに
よりアドレス信号の変化後のアドレス情報に対応するア
ドレスの番地への誤書込みを回避することができる。

【００３５】

【発明の効果】以上のように本発明に係る信号入力回路
によれば、第１の入力回路を、上記第１の入力信号を通
過又は遮断するスイッチ回路と、該スイッチ回路の出力
をラッチする状態と、該出力を通過する状態とに切り換
え可能なラッチ通過回路とを有する回路構成とし、第２
の入力回路の内部信号により上記ラッチ通過回路のラッ
チ状態から通過状態への切換え、あるいはその逆の切換
えを行い、該内部信号の遅延信号によりスイッチ回路の
非導通状態から導通状態への切換え、あるいはその逆の
切換えを行うようにしたので、例えば第１の入力信号と
してのアドレス信号の変化と、第２の入力信号としての
書込み終了信号の入力とが同時に生じた場合でも、書込
み終了信号をアドレス信号の変化より速く内部回路に伝
えることができ、変化後のアドレスへの誤書き込みを防
止することができる。また書込み状態において第１の入
力回路であるアドレス入力回路の入力端子に雑音が印加
された場合でも、雑音ののったアドレス信号の内部回路
の伝達を阻止することができる効果がある。

【００３６】またこの発明に係る信号入力回路によれ
ば、第１の入力回路を、上記第１の入力信号を通過又は
遮断するスイッチ回路を有する回路構成とし、第２の入
力回路の内部信号に応じて、上記第１の入力回路の応答
時間が第２の入力回路の応答時間より長くなるよう上記
スイッチ回路を制御するようにしたので、書き込み終了
の信号とアドレス信号の変化が同時に生じても、変化後
のアドレスへの誤書き込みを防止することができる効果
がある。

【００３７】またこの発明に係る信号入力回路によれ
ば、第１の入力回路を、上記第１の入力信号を通過又は
遮断するスイッチ回路と、該スイッチ回路の出力をラッ
チする状態と、該出力を通過する状態とに切り換え可能
なラッチ通過回路とを有する回路構成とし、第２の入力
回路の内部信号に応じて、上記ラッチ通過回路を通過状
態からラッチ状態への切換えを行い、該内部信号の遅延
信号によりスイッチ回路の導通状態から非導通状態への
切換えを行うようにしたので、書込み状態においてアド
レス入力回路の入力側に雑音が印加されても、雑音のの
ったアドレス信号が内部回路に伝達されるのを阻止する
ことができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるアドレス入力回路及び
書込み入力回路とからなる信号入力回路を説明するため
の図である。

【図２】上記各入力回路内における、アドレス信号の変
化と書込み活性信号の伝播の様子を説明するための波形
図である。

【図３】上記各入力回路内における、アドレス信号の変
化と書込み終了信号の伝播の様子を説明するための波形
図である。

【図４】上記各入力回路内における、ノイズがのったア
ドレス信号と書込み活性信号の伝播の様子を説明するた
めの波形図である。

【図５】従来の信号入力回路を説明するための図であ
る。

【図６】上記信号入力回路をアドレス入力回路とともに
構成する書込み入力回路の動作を説明するための波形図
である。

【符号の説明】

１，３ 入力端子 ２，４ 出力端子 ５ 電源 ６ 接地 １００ 信号入力回路 １０１ アドレス入力回路 １０１ａ スイッチ回路 １０１ｂ ラッチ通過回路 １０２ 書込み入力回路 １０３ 制御回路 Ｉ１〜Ｉ１１ インバータ ｐ１〜ｐ１１ ｐchＦＥＴ ｎ１〜ｎ１１，ｎ１３，ｎ１４ ｎchＦＥＴ ｓ１〜ｓ５ ノード ＡＤ アドレス信号の入力端子での波形 ａｄ１ アドレス信号入力のノードｓ１での波形 ａｄ２ アドレス信号入力のノードｓ２での波形 ＷＬ 書込み活性信号の入力端子での波形 ｗ１１ 書込み活性信号のノードｓ３での波形 ｗ１２ 書込み活性信号のノードｓ４での波形 ｗ１３ 書込み活性信号のノードｓ５での波形 ＷＨ 書込み終了信号の入力端子での波形 ｗｈ１ 書込み終了信号のノードｓ３での波形 ｗｈ２ 書込み終了信号のノードｓ４での波形 ｗｈ３ 書込み終了信号のノードｓ５での波形 ＡＮ ノイズののったアドレス信号の入力端子での波
形 ａｎ１ ノイズののったアドレス信号のノードｓ１での
波形 ａｎ２ ノイズののったアドレス信号のノードｓ２での
波形 ａ〜ｉ，ｔ１，ｔ２，ｔ３ 入，出力端子及び内部ノ
ードでの信号レベルの変化タイミング

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部からの第１の入力信号を受け、これ
   を内部回路に出力する第１の入力回路と、外部からの第
   ２の入力信号を受け、これを上記内部回路に出力する第
   ２の入力回路とを備えた信号入力回路において、 上記第１の入力回路を、上記第１の入力信号を通過又は
   遮断するスイッチ回路と、該スイッチ回路の出力をラッ
   チする状態と、該出力を通過する状態とに切り換え可能
   なラッチ通過回路とを有する回路構成とし、 上記第２の入力回路の内部信号により上記ラッチ通過回
   路のラッチ状態から通過状態への切換え、あるいはその
   逆の切換えを行い、上記内部信号の遅延信号によりスイ
   ッチ回路の非導通状態から導通状態への切換え、あるい
   はその逆の切換えを行う制御回路を備えたことを特徴と
   する信号入力回路。
2. 【請求項２】 外部からの第１の入力信号を受け、これ
   を内部回路に出力する第１の入力回路と、外部からの第
   ２の入力信号を受け、これを上記内部回路に出力する第
   ２の入力回路とを備えた信号入力回路において、 上記第１の入力回路を、上記第１の入力信号を通過又は
   遮断するスイッチ回路を有する回路構成とし、 上記第２の入力回路の内部信号に応じて、上記第１の入
   力回路の応答時間が第２の入力回路の応答時間より長く
   なるよう上記スイッチ回路を制御する制御回路を備えた
   ことを特徴とする信号入力回路。
3. 【請求項３】 外部からの第１の入力信号を受け、これ
   を内部回路に出力する第１の入力回路と、外部からの第
   ２の入力信号を受け、これを上記内部回路に出力する第
   ２の入力回路とを備えた信号入力回路において、 上記第１の入力回路を、上記第１の入力信号を通過又は
   遮断するスイッチ回路と、該スイッチ回路の出力をラッ
   チする状態と、該出力を通過する状態とに切り換え可能
   なラッチ通過回路とを有する回路構成とし、 上記第２の入力回路の所定の内部信号により、上記ラッ
   チ通過回路を通過状態からラッチ状態への切換えを行
   い、上記所定の内部信号の遅延信号によりスイッチ回路
   の導通状態から非導通状態への切換えを行う制御回路を
   備えたことを特徴とする信号入力回路。