JPH0659931A - デバッグ装置 - Google Patents
デバッグ装置Info
- Publication number
- JPH0659931A JPH0659931A JP4214838A JP21483892A JPH0659931A JP H0659931 A JPH0659931 A JP H0659931A JP 4214838 A JP4214838 A JP 4214838A JP 21483892 A JP21483892 A JP 21483892A JP H0659931 A JPH0659931 A JP H0659931A
- Authority
- JP
- Japan
- Prior art keywords
- stack
- instruction
- pointer
- segment
- call
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】プログラムの不具合を迅速に発見する。
【構成】フェッチされた命令を解釈し、判断する命令解
釈手段と、フェッチされた命令がＣＡＬＬだった場合に
起動されるスタック保持（ＣＡＬＬ）手段と、フェッチ
された命令がＲＥＴだった場合に起動されるスタック保
持（ＲＥＴ）手段と、スタック情報を比較するスタック
比較手段と、従来のデバッガで構成される。 【効果】スタック管理の誤りによるプログラムの暴走が
どこで発生しているかを迅速に見つけることができる。
釈手段と、フェッチされた命令がＣＡＬＬだった場合に
起動されるスタック保持（ＣＡＬＬ）手段と、フェッチ
された命令がＲＥＴだった場合に起動されるスタック保
持（ＲＥＴ）手段と、スタック情報を比較するスタック
比較手段と、従来のデバッガで構成される。 【効果】スタック管理の誤りによるプログラムの暴走が
どこで発生しているかを迅速に見つけることができる。
Description
【０００１】
【産業上の利用分野】本発明は、デバッグ装置に関し、
特にスタックトレース機能付きデバッガに属する。
特にスタックトレース機能付きデバッガに属する。
【０００２】
【従来の技術】従来、デバッグ装置のトレースメモリに
はスタック情報は残らなかった。
はスタック情報は残らなかった。
【０００３】
【発明が解決しようとする課題】上述したデバッグ装置
では、プログラムが暴走しても、プログラムのどこで不
正なアドレスへ制御が移ってしまったのか見つけるため
には最初からプログラムを追っていく必要があり、手間
がかかるという問題点があった。
では、プログラムが暴走しても、プログラムのどこで不
正なアドレスへ制御が移ってしまったのか見つけるため
には最初からプログラムを追っていく必要があり、手間
がかかるという問題点があった。
【０００４】
【課題を解決するための手段】本発明のデバッグ装置
は、フェッチされた命令を解釈し判断する命令解釈手段
と、フェッチされた命令がコール命令だった場合にスタ
ックセグメント，スタックポインタ，実行アドレスおよ
びコール命令であるという情報をスタック保持領域に格
納するコール命令スタック保持手段と、フェッチされた
命令が戻り命令だった場合にスタックセグメント，スタ
ックポインタ，実行アドレスおよび戻り命令であるとい
う情報をスタック保持領域に格納する戻り命令スタック
保持手段と、前記スタック保持領域に格納した戻り命令
と対応するコール命令のスタックセグメントおよびスタ
ックポイントが異っている時にこれらの情報をメモリに
記憶させるスタック比較手段とを有する。
は、フェッチされた命令を解釈し判断する命令解釈手段
と、フェッチされた命令がコール命令だった場合にスタ
ックセグメント，スタックポインタ，実行アドレスおよ
びコール命令であるという情報をスタック保持領域に格
納するコール命令スタック保持手段と、フェッチされた
命令が戻り命令だった場合にスタックセグメント，スタ
ックポインタ，実行アドレスおよび戻り命令であるとい
う情報をスタック保持領域に格納する戻り命令スタック
保持手段と、前記スタック保持領域に格納した戻り命令
と対応するコール命令のスタックセグメントおよびスタ
ックポイントが異っている時にこれらの情報をメモリに
記憶させるスタック比較手段とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の一実施例のブロック図で
ある。本実施例のデバッグ装置はＣＲＴ１、ターゲット
マシンのＣＰＵ部分に挿入されるポット２、ＶＲＡＭ
３、ＣＰＵ４、ＲＡＭ５、フェッチされた命令を解釈
し、判断する命令解釈手段６、フェッチされた命令がＣ
ＡＬＬ（コール命令）だった場合に起動されるスタック
保持（ＣＡＬＬ）手段７、フェッチされた命令がＲＥＴ
（戻り命令）だった場合に起動されるスタック保持（Ｒ
ＥＴ）手段８、スタック情報を比較するスタック比較手
段９からなる。
ある。本実施例のデバッグ装置はＣＲＴ１、ターゲット
マシンのＣＰＵ部分に挿入されるポット２、ＶＲＡＭ
３、ＣＰＵ４、ＲＡＭ５、フェッチされた命令を解釈
し、判断する命令解釈手段６、フェッチされた命令がＣ
ＡＬＬ（コール命令）だった場合に起動されるスタック
保持（ＣＡＬＬ）手段７、フェッチされた命令がＲＥＴ
（戻り命令）だった場合に起動されるスタック保持（Ｒ
ＥＴ）手段８、スタック情報を比較するスタック比較手
段９からなる。
【０００７】図２〜図５それぞれは命令解釈手段６、ス
タック保持手段７、スタック保持手段８およびスタック
比較手段９の実行フローチャートである。図６はスタッ
ク保持手段７，８によるスタック保持領域を表す。
タック保持手段７、スタック保持手段８およびスタック
比較手段９の実行フローチャートである。図６はスタッ
ク保持手段７，８によるスタック保持領域を表す。
【０００８】ポット２は、ターゲットマシンのメロイ上
に展開されている被デバッグプログラムの命令をフェッ
チする。フェッチされた命令はシステムバス１０１、１
１１を通り、命令解釈手段６を起動する。命令解釈手段
６は、システムバス１０１、バス１１１から入手した命
令を解釈して（ステップ２１）、その命令がＣＡＬＬで
あるかどうかを判断する（ステップ２２）。ＣＡＬＬで
あった場合は、スタック保持（ＣＡＬＬ）手段７を起動
する（ステップ２３）。
に展開されている被デバッグプログラムの命令をフェッ
チする。フェッチされた命令はシステムバス１０１、１
１１を通り、命令解釈手段６を起動する。命令解釈手段
６は、システムバス１０１、バス１１１から入手した命
令を解釈して（ステップ２１）、その命令がＣＡＬＬで
あるかどうかを判断する（ステップ２２）。ＣＡＬＬで
あった場合は、スタック保持（ＣＡＬＬ）手段７を起動
する（ステップ２３）。
【０００９】スタック保持（ＣＡＬＬ）手段７は、次の
命令をフェッチし（ステップ３１）、バス１１１、シス
テムバス１０１を経由して、ターゲットマシンのスタッ
クセグメントとスタックポインタ、実行アドレスを入手
する（ステップ３３）。入手したスタックセグメントと
スタックポインタ、実行アドレス、ＣＡＬＬであるとい
う情報は、あらかじめ確保している図６に示すスタック
保持領域に格納する（ステップ３４）。図６においてＳ
Ｓはスタックセグメント、ＳＰはスタックポインタ、Ｃ
Ｓはコードセグメント、ＩＰはインストラクションポイ
ンターを示す。パイプライン付きのＣＰＵの場合、命令
のフェッチと実行がずれているため、予めずれる命令数
分カウンタ値を持ち、スタックセグメントとスタックポ
インタの入手を調節する（ステップ３２、４１）。
命令をフェッチし（ステップ３１）、バス１１１、シス
テムバス１０１を経由して、ターゲットマシンのスタッ
クセグメントとスタックポインタ、実行アドレスを入手
する（ステップ３３）。入手したスタックセグメントと
スタックポインタ、実行アドレス、ＣＡＬＬであるとい
う情報は、あらかじめ確保している図６に示すスタック
保持領域に格納する（ステップ３４）。図６においてＳ
Ｓはスタックセグメント、ＳＰはスタックポインタ、Ｃ
Ｓはコードセグメント、ＩＰはインストラクションポイ
ンターを示す。パイプライン付きのＣＰＵの場合、命令
のフェッチと実行がずれているため、予めずれる命令数
分カウンタ値を持ち、スタックセグメントとスタックポ
インタの入手を調節する（ステップ３２、４１）。
【００１０】再び、命令解釈手段６が起動される。命令
解釈手段６は、システムバス１０１、バス１１１から入
手した命令を解釈して（ステップ３２）、その命令がＲ
ＥＴであるかどうかを判断する（ステップ２４）。ＲＥ
Ｔであった場合は、スタック保持（ＲＥＴ）手段８を起
動する（ステップ２５）。スタック保持（ＲＥＴ）手段
８は、バス１１１、システムバス１０１を経由して、タ
ーゲットマシンのスタックセグメントとスタックポイン
タ、実行アドレスを入手する（ステップ４２）。入手し
たスタックセグメントとスタックポインタ、実行アドレ
ス、ＲＥＴであるという情報はあらかじめ確保している
スタック保持領域に格納する（ステップ４３）。パイプ
ライン付きのＣＰＵの場合、命令のフェッチと実行がず
れているため、予めずれる命令数分カウンタ値を持ち、
スタックセグメントとスタックポインタの入手を調節す
る（ステップ３２、４１）。
解釈手段６は、システムバス１０１、バス１１１から入
手した命令を解釈して（ステップ３２）、その命令がＲ
ＥＴであるかどうかを判断する（ステップ２４）。ＲＥ
Ｔであった場合は、スタック保持（ＲＥＴ）手段８を起
動する（ステップ２５）。スタック保持（ＲＥＴ）手段
８は、バス１１１、システムバス１０１を経由して、タ
ーゲットマシンのスタックセグメントとスタックポイン
タ、実行アドレスを入手する（ステップ４２）。入手し
たスタックセグメントとスタックポインタ、実行アドレ
ス、ＲＥＴであるという情報はあらかじめ確保している
スタック保持領域に格納する（ステップ４３）。パイプ
ライン付きのＣＰＵの場合、命令のフェッチと実行がず
れているため、予めずれる命令数分カウンタ値を持ち、
スタックセグメントとスタックポインタの入手を調節す
る（ステップ３２、４１）。
【００１１】スタック保持（ＲＥＴ）手段８が終了して
命令解釈手段６も終了すると、スタック比較手段９が起
動される。図６は、ＣＡＬＬが３回続いた後にＲＥＴさ
れた状態のスタック保持領域を表しており、ポインタは
最後に入ったＲＥＴを指している。スタック比較手段９
は、ポインタとポインター１（ポインタの指している情
報の１つ前の情報）の指しているスタックセグメントを
比較する（ステップ５１）。同じであれば、次はポイン
タとポインター１の指しているスタックポインタを比較
する（ステップ５２）。どちらか一方でも違っていた場
合は、スタック保持領域に格納しているポインタとポイ
ンター１の指している情報をバス１１２を経由して、全
てＲＡＭ５にコピーする（ステップ５３）。次にＲＥＴ
を入手した場合はポインタを２つ戻す（ステップ５
４）。
命令解釈手段６も終了すると、スタック比較手段９が起
動される。図６は、ＣＡＬＬが３回続いた後にＲＥＴさ
れた状態のスタック保持領域を表しており、ポインタは
最後に入ったＲＥＴを指している。スタック比較手段９
は、ポインタとポインター１（ポインタの指している情
報の１つ前の情報）の指しているスタックセグメントを
比較する（ステップ５１）。同じであれば、次はポイン
タとポインター１の指しているスタックポインタを比較
する（ステップ５２）。どちらか一方でも違っていた場
合は、スタック保持領域に格納しているポインタとポイ
ンター１の指している情報をバス１１２を経由して、全
てＲＡＭ５にコピーする（ステップ５３）。次にＲＥＴ
を入手した場合はポインタを２つ戻す（ステップ５
４）。
【００１２】ＲＡＭ５上の情報は、バス１１３、バス１
１４を経由してＶＲＡＭ３に展開され、ＣＲＴ１に表示
される。
１４を経由してＶＲＡＭ３に展開され、ＣＲＴ１に表示
される。
【００１３】
【発明の効果】以上説明したように本発明は、従来のデ
バッガにスタックトレース機能を付けることにより、プ
ログラムのデバッグ時にスタック管理の不正による不具
合を、早期に発見できる。
バッガにスタックトレース機能を付けることにより、プ
ログラムのデバッグ時にスタック管理の不正による不具
合を、早期に発見できる。
【図１】本発明の一実施例のブロック図である。
【図２】図１中の命令解釈手段６のフローチャートであ
る。
る。
【図３】図１中のスタック保持（ＣＡＬＬ）手段７のフ
ローチャートである。
ローチャートである。
【図４】図１中のスタック保持（ＲＥＴ）手段８の詳細
フローチャートである。
フローチャートである。
【図５】図１中のスタック比較手段９のフローチャート
である。
である。
【図６】図１中のスタック保持手段７、８によるスタッ
ク保持領域の構造を示す図である。
ク保持領域の構造を示す図である。
１ ＣＲＴ ２ ポット ３ ＶＲＡＭ ４ ＣＰＵ ５ ＲＡＭ ６ 命令解釈手段 ７ スタック保持手段 ８ スタック保持手段 ９ スタック比較手段 １０１ システムバス １１１〜１１４ バス
Claims (1)
- 【請求項１】 フェッチされた命令を解釈し判断する命
令解釈手段と、フェッチされた命令がコール命令だった
場合にスタックセグメント，スタックポインタ，実行ア
ドレスおよびコール命令であるという情報をスタック保
持領域に格納するコール命令スタック保持手段と、フェ
ッチされた命令が戻り命令だった場合にスタックセグメ
ント，スタックポインタ，実行アドレスおよび戻り命令
であるという情報をスタック保持領域に格納する戻り命
令スタック保持手段と、前記スタック保持領域に格納し
た戻り命令と対応するコール命令のスタックセグメント
およびスタックポイントが異っている時にこれらの情報
をメモリに記憶させるスタック比較手段とを含むことを
特徴とするデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214838A JPH0659931A (ja) | 1992-08-12 | 1992-08-12 | デバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214838A JPH0659931A (ja) | 1992-08-12 | 1992-08-12 | デバッグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659931A true JPH0659931A (ja) | 1994-03-04 |
Family
ID=16662380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214838A Pending JPH0659931A (ja) | 1992-08-12 | 1992-08-12 | デバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179753A (ja) * | 1995-12-26 | 1997-07-11 | Nec Software Ltd | リターン処理を契機とするスタック情報収集方式 |
-
1992
- 1992-08-12 JP JP4214838A patent/JPH0659931A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09179753A (ja) * | 1995-12-26 | 1997-07-11 | Nec Software Ltd | リターン処理を契機とするスタック情報収集方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6915416B2 (en) | Apparatus and method for microcontroller debugging | |
| JPS6226732B2 (ja) | ||
| JPH0659931A (ja) | デバッグ装置 | |
| JP2653412B2 (ja) | ブレークポイント設定方法 | |
| JPH0465729A (ja) | シンボリック・デバッガ | |
| JPS60124746A (ja) | デ−タ処理装置 | |
| JPH02220145A (ja) | プログラムトレース方式 | |
| JP2800577B2 (ja) | デバッグ装置 | |
| JP3012618B1 (ja) | 被検査プログラムのデバグ方法とそのデバグ方式 | |
| JPS59183443A (ja) | デバツグ装置 | |
| JPH0772874B2 (ja) | 割込み受取り装置 | |
| JPS61235955A (ja) | プログラムのデバツグ方式 | |
| JP2684966B2 (ja) | 入出力処理装置のデバッグ装置 | |
| JP2704117B2 (ja) | シミュレータ | |
| JPH11167500A (ja) | エミュレータ装置のイベント回路及びデバッグシステム | |
| JPH0398132A (ja) | デバグ方式 | |
| JPH0231240A (ja) | コプロセッサ故障時の処理方式 | |
| JPH05108402A (ja) | デバツグ装置 | |
| JPH0354645A (ja) | プログラム実行時間測定装置 | |
| JPH02113345A (ja) | 擬障発生方式 | |
| JPH0520121A (ja) | デバツガ実行時情報の自動チエツク方式 | |
| JPS6140648A (ja) | ブレ−クポイント設定装置 | |
| JPS6282439A (ja) | 擬似障害発生方式 | |
| JPH02242443A (ja) | 情報処理装置のデバッグ機構 | |
| JPH01184551A (ja) | プログラムのデバッギング方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980519 |