JP3012618B1 - 被検査プログラムのデバグ方法とそのデバグ方式 - Google Patents

Abstract

【要約】 【課題】 プログラム命令の比較と、比較命令の制御フ
ィールドの選択コードの構成により、ソースコードをプ
ログラム命令の置き換えにより、ソースステップの実行
を最後まで停止させない被検査プログラムのデバグ方法
を提供する。 【解決手段】 本発明のデバグ方法は、制御フィールド
とプログラム命令領域を持つ制御記憶装置に被検査プロ
グラムのプログラム命令を書き込み、プログラム命令の
実行まで保持する。処理手続きの選択コードを保持する
制御フィールドとプログラム命令の命令領域を持つ記憶
装置のプログラム命令と制御記憶装置のプログラム命令
とを比較演算回路により比較して命令の一致検出を行
う。一致検出により、プログラム命令に伴う記憶装置の
制御フィールドに格納された選択コードを制御記憶装置
の制御フィールドに書き込み制御回路により書き込む。
書き込まれた選択コードに応じた処理手続きを選択回路
により選択制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】被検査プログラムのデバグ方
法とそのデバグ方式に関する。

【０００２】

【従来の技術】従来のデバグ方式は、被検査プログラム
をソースステップ実行によりソースデバグをする場合
に、クロック停止を行い、デバグのためのデータ採取を
行っていた。従来のデバグ方式の一例が、特開昭６１−
２６９７４４号公報に記載されている。

【０００３】特開昭６１−２６９７４４号公報では、デ
ータ処理装置から得られた各種データをあらかじめ用意
した比較データと比較し、一致する毎に比較データを順
次更新して最後の比較データとの間で一致が検出された
ときにクロックを停止させることにより、複雑な条件を
持つシーケンスのデバグを容易にする。

【０００４】

【発明が解決しようとする課題】しかし、従来技術に
は、次のような問題点があった。

【０００５】第１の問題点は、被検査プログラムの実行
開始時点からの実行履歴を収集し、比較データの種類と
している。従って、命令を実行してしまうと、被検査プ
ログラムのソースコードの「実行済み」の検出のみが対
象になり、本来の比較対象になるべき比較データが取り
残される。一度でもプログラムを実行してしまうと実行
履歴が「実行済み」となり、被検査プログラムのソース
コードの１行内で行われる繰り返し処理に対して、繰り
返し毎にソースステップ実行を停止させるために「実行
済み」の検出を解除することが煩雑である。

【０００６】第２の問題点は、被検査プログラムのソー
スステップ実行として利用する場合に、使用者による範
囲指定ステップ実行毎にソースコードの先頭アドレスと
最終アドレスを調べ、そのアドレス範囲を指示しなけれ
ばならないので、余分な作業時間を使ってしまいデバグ
の能率を阻害する欠点があった。

【０００７】本発明の目的は、プログラム命令の比較
と、比較命令の制御フィールドの選択コードの構成によ
り、被検査プログラムのソースコードをプログラム命令
の“置き換えプログラム命令”により置き換え、ソース
ステップの実行を最後まで停止させない被検査プログラ
ムのデバグ方法とそのデバグ方式を提供することであ
る。

【０００８】

【課題を解決するための手段】本発明の被検査プログラ
ムのデバグ方法は、制御フィールドとプログラム命令領
域を持つ制御記憶装置に被検査プログラムのプログラム
命令を書き込み、プログラム命令の実行まで保持するス
テップと、処理手続きの選択コードを保持する制御フィ
ールドとプログラム命令の命令領域を持つ記憶装置のプ
ログラム命令と制御記憶装置のプログラム命令とを比較
演算回路により比較して命令の一致検出を行うステップ
と、一致検出により、プログラム命令に伴う記憶装置の
制御フィールドに格納された選択コードを制御記憶装置
の制御フィールドに書き込み制御回路により書き込むス
テップと、書き込まれた選択コードに応じた処理手続き
を選択回路により選択制御するステップとを有すること
を特徴とする。

【０００９】また、処理手続きを選択制御するステップ
は、制御記憶装置の制御フィールドに格納された選択コ
ードにより、プログラム命令の実行を停止させ、ソース
ステップ処理の制御抑制を行うステップと、ソースステ
ップ処理が、基底のトラップアドレスをベースに、トラ
ップ領域先を演算させ、記憶装置に設けたトラップ領域
に飛び、トラップ領域により指定されたプログラム命令
に置き換えを行うステップと、プログラム命令の通常処
理によって、実行済み処理と未実行処理とに分けてソー
スステップ処理を行うステップを有する。

【００１０】また、トラップ領域により指定されたプロ
グラム命令に置き換えを行うステップは、演算回路によ
り記憶装置に格納されている置き換えプログラム命令先
のトラップ領域の格納アドレスを演算し、記憶装置のト
ラップ領域にあるＮ番目に格納されている置き換えプロ
グラム命令の格納アドレスを、基底アドレスに定数のＮ
倍を加算して、求めるステップと、書き込み制御の指示
により、記憶装置のトラップ領域から求めた置き換えプ
ログラム命令と制御フィールドに保持されている選択コ
ードをプログラム命令レジスタのプログラム命令領域と
制御フィールドに格納するステップを有する。

【００１１】更に、命令の一致検出を行うステップは、
不一致検出により、記憶装置の比較命令カウンタにより
比較プログラム命令の取り込みを行い、制御フィールド
の最終選択コードを検出するまで比較検出を行い、検出
後に比較命令カウンタを初期化するステップを有する。

【００１２】本発明の被検査プログラムのデバグ方式
は、被検査プログラムのプログラム命令の書き込みを行
い、書き込まれた命令を該命令の実行まで保持する制御
フィールドとプログラム命令領域を持つ制御記憶装置
と、処理手続きの選択コードを保持する制御フィールド
とプログラム命令の命令領域を持つ記憶装置と、記憶装
置のプログラム命令と制御記憶装置のプログラム命令と
を比較して命令の一致検出を行う比較演算回路と、一致
検出により、プログラム命令に伴う記憶装置の制御フィ
ールドに格納された選択コードをプログラム命令が格納
された制御記憶装置の制御フィールドに書き込みを行う
書き込み制御回路と、書き込まれた選択コードに応じた
処理手続きを選択制御する選択回路とを有することを特
徴とする。

【００１３】また、処理手続きを選択制御する選択回路
は、制御記憶装置の制御フィールドに格納された選択コ
ードにより、プログラム命令の実行を停止させ、ソース
ステップ処理の制御抑制を行うクロック制御回路と、ソ
ースステップ処理が、基底のトラップアドレスをベース
に、トラップ領域先を演算する演算制御回路と、演算さ
れたアドレスによって記憶装置のトラップ領域に飛び、
トラップ領域により指定されたプログラム命令に置き換
えを行うトラップ制御回路と、実行済み処理と未実行処
理とに分けてソースステップ処理を行うプログラム命令
通常処理回路を有する。

【００１４】また、トラップ制御回路は、演算回路によ
り記憶装置に格納されている置き換えプログラム命令先
のトラップ領域の格納アドレスを演算し、記憶装置のト
ラップ領域にあるＮ番目に格納されている置き換えプロ
グラム命令の格納アドレスを、基底アドレスに定数のＮ
倍を加算して、求める手段と、書き込み制御の指示によ
り、記憶装置のトラップ領域から求めた置き換えプログ
ラム命令と制御フィールドに保持されている選択コード
をプログラム命令レジスタのプログラム命令領域と制御
フィールドに格納する手段を有する。

【００１５】更に、比較演算回路は、不一致検出によ
り、記憶装置の比較命令カウンタにより比較プログラム
命令の取り込みを行い、制御フィールドの最終選択コー
ドを検出するまで比較検出を行い、検出後に比較命令カ
ウンタを初期化する手段を有する。

【００１６】具体的には、図１に示すように、制御記憶
装置２は、被検査プログラムのソースステップ実行の開
始とともに、図２に示す制御記憶装置２の制御記憶領域
４１からプログラム命令２０２と制御フィールド２０１
の選択コードを、プログラムカウンタ４２に従い、命令
レジスタ６のプログラム命令６０２と制御フィールド６
０１に格納する。

【００１７】記憶装置３は、被検査プログラムのプログ
ラム命令を置き換えるためのプログラム命令３０２と制
御フィールド３０１の選択コードを格納している。図３
に示す記憶装置３の記憶領域５１から、プログラム命令
と選択コードを比較命令カウンタ５２に従い、被検査プ
ログラムのソースステップの実行に合わせて、比較命令
レジスタ５のプログラム命令５０２と制御フィールド５
０１に格納する。比較演算回路７は命令レジスタ６のプ
ログラム命令６０２と比較命令レジスタ５のプログラム
命令５０２のプログラム命令の一致検出を行い、検出情
報を有効フラグレジスタ８に格納する。制御フィールド
６０１の選択コードは有効フラグレジスタ９に格納され
る。選択回路１０は、ゲート回路２１を介して有効フラ
グレジスタ９の選択コードと有効フラグレジスタ８の検
出情報によりプログラム命令の処理を判断する。選択回
路１０は、有効フラグレジスタ９に格納された選択コー
ドにより、記憶装置３の図示されないトラップ領域の
「置き換えプログラム命令」を被検査プログラムの「プ
ログラム命令」に置き換える。制御記憶装置２の被検査
プログラムのソースコードの制御フィールド２０１に記
憶装置３からの制御フィールド５０１の選択コードを書
き込むことによりプログラム命令の置き換えができ、ソ
ースステップ実行を停止させずに被検査プログラムのデ
バグを可能にする。

【００１８】本発明のデバグ方式は、プログラム命令の
取り込みを行い、取り込んだ命令をその実行まで保持す
る制御記憶装置２と、プログラム命令の記憶領域と制御
の選択コードを持つ制御フィールドから構成される記憶
装置３と、記憶装置３のプログラム命令と制御記憶装置
２のプログラム命令とを比較して命令の一致検出を行
い、一致検出されたときにプログラム命令に伴う制御フ
ィールドに格納されている選択コードを制御記憶装置の
制御フィールドに書き込みを行い、プログラム命令の比
較実行を行う比較演算回路７と、制御フィールドの書き
換えを判断する有効フラグレジスタ８、９との結果によ
り処理手続きを選択制御する選択回路１０とを有するこ
とを特徴とする。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２０】図１は、本発明のブロック図である。図に
よれば、本発明のデバグ方式は、被検査プログラムのソ
ースステップの実行を制御する書き込み制御回路１と、
プログラム命令３０２と制御フィールド３０１を持つ記
憶装置３と、プログラム命令３０２を取り込み、プログ
ラム命令５０２と制御フィールド５０１を書き込む比較
命令レジスタ５と、プログラム命令を格納する制御記憶
装置２と、制御記憶装置２から格納されたプログラム命
令２０２を取り込む命令レジスタ６と、比較命令レジス
タ５のプログラム命令５０２と命令レジスタ６のプログ
ラム命令６０２とを比較し、両プログラム命令が一致検
出したときに記憶装置３のプログラム命令３０２に対応
する制御フィールド３０１の選択コードを制御記憶装置
２のプログラム命令２０２に対応する制御フィールド２
０１にその選択コードの書き込みを行う比較演算回路７
と、比較演算回路７の出力を格納する有効フラグレジス
タ８と、制御フィールド６０１を格納する有効フラグレ
ジスタ９と、ゲート回路２１と、ゲート回路２１を介し
て有効フラグレジスタ９の有効性を判断し、或いは有効
フラグレジスタ８の有効性を判断し、制御フィールド６
０１を選択演算する選択回路１０と、ゲート回路２２
と、選択回路１０の結果からゲート回路２２を介して選
択処理されるトラップ制御回路１２と、同じくクロック
制御回路１１と、あるいはプログラム命令通常処理回路
１３とから構成される。

【００２１】図２は、制御記憶装置の構成を示す図であ
る。制御記憶装置で処理される任意に実行されるプログ
ラム命令の各処理手段として、被検査プログラムを格納
する制御記憶領域４１と、ソースステップ命令を取り込
み、アドレス指示により実行するプログラムカウンタ４
２と、プログラムカウンタ４２により実行され、履歴と
して格納するプログラム実行履歴４３と、プログラム取
込手段４４により構成される。制御記憶領域４１は制御
フィールドと、プログラム命令領域で構成されている。

【００２２】図３は、記憶装置の構成を示す図である。
記憶装置で処理される各処理手段として、比較するプロ
グラム命令を格納する記憶領域５１と、比較するプログ
ラム命令のアドレスを指示する比較命令カウンタ５２
と、比較命令取込手段５３で構成される。記憶領域５１
は制御フィールドと、プログラム命令領域と、トラップ
領域で構成される。

【００２３】図４は、図２の制御記憶領域４１と図３の
記憶領域５１とのデータ配列の構成を示す図である。
（１）は、制御記憶領域４１と記憶領域５１で使用され
る制御フィールドとプログラム命令領域のデータ配列を
示す。（２）は、記憶領域５１で使用される制御フィー
ルドとプログラム命令とトラップ領域のデータ配列を示
す。なお、制御記憶装置の制御記憶領域４１にはトラッ
プ領域は存在しない。

【００２４】したがって、記憶領域５１は、記憶領域と
トラップ領域に分かれ、ビット列の構成は、制御フィー
ルドとプログラム命令とからなる。また、制御記憶領域
４１は、記憶領域のみで、ビット列の構成は、制御フィ
ールドとプログラム命令とからなる。

【００２５】図５は、図２と、図３と、図４に示されて
いる制御フィールドの構成を示す図である。制御フィー
ルドは各種の選択コードを有している。選択コードは選
択ビット列と順番ビット列で構成され、選択コードに対
応する各種の制御回路が定められている。各種の制御回
路の処理ステップが図６〜８に示されている。

【００２６】図６は、トラップ制御回路１２による処理
ステップを示す図である。その処理ステップは、図１の
演算制御回路１４を用いて記憶装置３に格納されている
置き換えプログラム命令先のトラップ領域の格納アドレ
スを演算するステップＳ６１と、記憶装置３のトラップ
領域にあるＮ番目に格納されている置き換えプログラム
命令の格納アドレスを基底アドレスに定数のＮ倍をした
後に加算をおこない、格納されている置き換えプログラ
ム命令のアドレスに飛ぶ、すなわち、Ｎ番目の置き換え
プログラム命令の格納先は、“基底アドレス＋定数＊Ｎ
番目”により求めるステップＳ６２と、ゲート回路２０
により、書き込み制御回路１の指示により、記憶装置３
のトラップ領域からの置き換えプログラム命令と制御フ
ィールドに格納されている選択コードを命令レジスタ６
のプログラム命令６０２と制御フィールド６０１に格納
するステップＳ６３によりトラップ制御が実行される。

【００２７】図７は、クロック制御回路１１による処理
ステップを示す図である。その処理ステップは、図１の
クロック制御回路１１から選択先の図２の制御記憶装置
のプログラムカウンタ４２により、ソースステップ実行
を停止するステップＳ７１と、 ソースステップ実行さ
れたプログラム実行履歴４３を格納するステップＳ７２
によりクロック制御が実行される。

【００２８】図８は、プログラム命令通常処理回路１３
による処理ステップを示す図である。その処理ステップ
は、プログラム命令の比較実行が行われた「実行済み」
を設定するステップＳ８１と、「実行済み」を書き込み
制御回路１により、制御記憶装置２の制御フィールド２
０１に設定するステップＳ８２によりプログラム命令通
常処理が実行される。

【００２９】図９は、本発明のデバグ方式の全体の実行
ステップを示す図であり、被検査プログラムのプログラ
ム命令のソースステップ・デバグ実行開始から、実行終
了までの流れを示したものである。

【００３０】次に、本発明の実施例の動作について図１
を参照して説明する。

【００３１】図によれば、制御記憶装置２は、プログラ
ム命令２０２と制御フィールド２０１からなる。書き込
み制御回路１は、制御記憶装置２の制御フィールド２０
１に選択コードの書き込みを行う。記憶装置３はデバグ
のためのプログラム命令３０２と制御フィールド３０１
に選択コードを格納する記憶装置である。比較命令レジ
スタ５はプログラム命令５０２と制御フィールド５０１
からなるレジスタで、記憶装置３に格納されたプログラ
ム命令３０２を比較するためのレジスタである。命令レ
ジスタ６はプログラム命令６０２と制御フィールド６０
１からなり、書き込み制御回路１と制御記憶装置２から
プログラム命令と制御フィールドに一時的に格納される
レジスタである。

【００３２】比較演算回路７は命令レジスタ６のプログ
ラム命令６０２を、同時にそのプログラム命令６０２の
制御フィールド６０１を有効フラグレジスタ９に書き込
みをおこなう。比較演算回路７は命令レジスタ６のプロ
グラム命令６０２と比較命令レジスタ５のプログラム命
令５０２を比較演算し、一致検出を行う。有効フラグレ
ジスタ８は比較演算回路７の一致検出結果を格納する。

【００３３】比較演算回路７の一致検出結果から一致検
出の時は、比較命令レジスタ５の制御フィールド５０１
を有効フラグレジスタ８に選択コードを立て、ゲート回
路２１で有効フラグレジスタ８と有効フラグレジスタ９
の論理をとり、有効フラグレジスタ８にフラグが立ち、
且つ有効フラグレジスタ９に選択コードが立っていない
ときに、選択回路１０を介して、書き込み制御回路１か
ら制御記憶装置２の制御フィールド２０１に比較命令レ
ジスタ５の制御フィールド５０１にも書き込みを行う。
選択回路１０はゲート回路２１を介して有効フラグレジ
スタ９を取り込み、有効フラグレジスタ９の処理をおこ
なう回路である。

【００３４】有効フラグレジスタ９にトラップ制御回路
処理１２と、クロック制御回路処理１１と、プログラム
命令通常処理回路１３の実行済み処理が格納されていな
い場合は、選択回路１０はつぎの有効フラグレジスタ８
を取り込み比較演算を行い、処理先の選択をゲート回路
２２を介しておこなう。

【００３５】記憶装置３に格納されている置き換えプロ
グラム命令先のトラップ領域の格納アドレスを演算する
演算制御回路１４は、比較演算回路７で行われる命令レ
ジスタ６のプログラム命令６０２と記憶装置３に格納さ
れている比較命令レジスタ５のプログラム命令５０２と
の命令N個の比較を制御する。N個の終わりプログラム命
令の判定は記憶装置３の選択コードにより行い、図３の
比較命令カウンタ５２の初期化を行う。

【００３６】以上の動作において、制御記憶装置２の制
御フィールド２０１に格納された選択コードにより、ソ
ースステップのデバグの処理では、制御フィールドの選
択コード２０１に応じた処理手続きが行われる。図５の
制御フィールドの構成から選択コードの選択が“０１
１”の場合は「クロック制御回路１１」により、ソース
ステップ処理はプログラム命令の実行を停止させ、制御
抑制を行う。選択コードの選択が“１００”の場合は
「トラップ制御回路１２」により、ソースステップ処理
は演算制御回路１４で基底のトラップアドレスをベース
にトラップ領域先を演算させ、記憶装置３に設けたトラ
ップ領域に飛び、記憶装置３のトラップ領域で指定され
たプログラム命令に置き換えを行う。選択コードの選択
が“００１”の場合はその他制御回路１１の選択によ
り、「プログラム命令通常処理回路１３」によって、
“実行済み処理”、“未実行処理”とに分けてソースス
テップ処理を行う。

【００３７】上記のソースステップ処理の“実行済み”
は、命令レジスタ６に格納された命令レジスタ６０１の
データ有効フラグレジスタ９にロードさせ、有効フラグ
レジスタ８と有効フラグレジスタ９の選択コードをゲー
ト回路２１で有効フラグレジスタ９の選択コードの“選
択”により、ソースステップを実行させ、デバグが行わ
れる。

【００３８】次に、本発明のデバグ方式の実行ステップ
について、図１のブロック図を基に、図２と図３を使用
して、図９に示す本発明の実行ステップにしたがい、処
理の流れを説明する。

【００３９】はじめに、本発明のデバグ方式の処理の流
れは、ステップＳ１により、被検査プログラムが図２の
制御記憶領域４１に格納され，プログラムカウンタ４２
からプログラム命令のアドレスを読み出す。次にステッ
プＳ２により、図２の制御記憶装置のプログラムカウン
タ４２のアドレスにしたがい、図１のプログラム命令２
０２と制御フィールド２０１を命令レジスタ６の命令６
０１と制御フィールド６０２に格納する。ステップＳ３
により、命令レジスタ６の制御フィールド６０１を有効
フラグレジスタ９に書き込みをおこなう。ステップＳ４
により、有効フラグレジスタ９の内容が選択回路１０で
すでに書き込みされたものかを確認し、比較演算をおこ
なう。

【００４０】ステップＳ５により、選択回路１０で比較
演算された有効フラグレジスタ９、あるいは有効フラグ
レジスタ８の結果から、トラップ制御回路１２か否か、
ステップＳ６により、選択回路１０でおこなわれた比較
演算の結果から、クロック制御回路１１か否かの分岐先
の判断をおこなう。ステップＳ２０により、トッラプ制
御回路の処理に飛び、ステップＳ２１により、クロック
制御回路の処理に飛び、ソースステップ・デバグ実行の
１ステップの処理が完了する。

【００４１】ステップＳ４により、選択回路１０におい
て有効フラグレジスタ９の比較演算の結果から、ステッ
プＳ２０により、トラップ制御回路、ステップＳ２１に
より、クロック制御回路に該当しない場合は、ステップ
Ｓ８により、被検査プログラムをソースステップ実行に
よりソースデバグを行うために、比較演算回路７は、命
令レジスタ６のプログラム命令６０１と比較命令レジス
タ５のプログラム命令５０１との一致検出を行う。そし
て、図３の記憶装置の比較命令カウンタ５２により比較
プログラム命令の取り込みを行い、プログラム命令の一
致検出、あるいは比較演算回路７による比較命令カウン
タ５２で取り込まれた制御フィールドの最終選択コード
を検出するまで比較検出を行う。検出後に比較命令カウ
ンタ５２を初期化して、次のステップに進む。

【００４２】ステップＳ９により、比較演算回路７の一
致検出の結果を有効フラグレジスタ８に書き込み、ステ
ップＳ１０により、選択回路１０による比較演算を有効
フラグレジスタ８をもって実行する。ステップＳ１０に
より、有効フラグレジスタ８を選択回路１０で比較演算
を実行する。

【００４３】繰り返し実行をステップＳ５に戻し、選択
回路１０での比較演算の結果により、トラップ制御回路
１２か、クロック制御回路１１か、の分岐の判断をおこ
なわせる。

【００４４】ステップＳ１１により、有効フラグレジス
タ９と、有効フラグレジスタ８を選択回路１０で比較演
算回路７の結果が該当の処理に合致しない場合にソース
ステップ実行に戻り、プログラム命令通常処理回路１３
として実行する。

【００４５】ステップＳ１２により、記憶装置３の制御
フィールド３０１を書き込み制御回路１を通して、制御
記憶装置２の制御フールド２０１に書き込みを行い、実
行済みの処理を行う。

【００４６】本発明のデバグ方式は、上記処理の流れに
より、プログラム命令による比較でソースステップ・デ
バグ実行が可能になる。

【００４７】

【発明の効果】第１の効果は、プログラム命令の比較に
より、被検査プログラムのソースコードの１行内で繰り
返し処理がおこなわれても、繰り返し毎にソースステッ
プ実行によるプログラム命令の比較がおこなわれる。よ
って、被検査プログラムの実行状況の確認ができ、デバ
グの能率を向上させることができる。

【００４８】その理由は、被検査プログラムのソースス
テップ実行において、プログラム命令の比較により、実
行済みを被検査プログラムの制御フィールドに格納され
ることで、実行済みかどうかの検出が可能であるからで
ある。

【００４９】第２の効果は、プログラム命令による比較
演算を用いることで、先取りしたプログラム命令をデバ
グの条件であるプログラム命令との比較演算により、記
憶装置にプログラム命令とその制御フィールドと記憶装
置に設けられているトラップ領域の組み合わせとトラッ
プ条件の組み立てで、制御記憶装置の比較命令の制御フ
ィールドにより、デバグ対象の“置き換えプログラム命
令”により、ソースステップ実行を停止することがな
く、最後までソースステップ・デバグを進めることが可
能になり、デバグ能率を向上させることができる。

【００５０】その理由は、トラップ制御の“置き換えプ
ログラム命令”ができることで、従来のデバグのソース
ステップ実行による先頭アドレスと終了アドレスのアド
レス範囲指定を煩雑に調べる必要がない。さらに、アド
レス範囲指定によるソースステップ実行を停止をしない
で実行の確認ができる。最終までソースステップのステ
ップ実行を可能にし、実行時間の短縮になる。

【００５１】第３の効果はアドレスによる比較処理では
ないため、ソースステップ実行に合わせて、プログラム
命令の比較演算が実行されるので、アドレスによる比較
と違い、マクロ命令など内部展開されるものについて
も、プログラム命令の比較演算が実行される。

【００５２】その理由は、ソースステップ実行に合わせ
たプログラム命令による比較演算を行うことで、繰り返
し、などの条件を持つシ―ケンスでも、ソースステップ
の実行状況を制御記憶装置の制御フィールドで確認がで
きる。

【００５３】第４の効果はプログラム命令と制御フィー
ルドの組み合わせと、選択回路により、制御フィールド
に格納されたデータにより、２度目以降のソースステッ
プ実行が制御記憶装置に格納された制御フィールドを基
に、同じ処理が繰り返し再現され、デバグの能率を向上
させることができる。

【００５４】その理由は、被検査プログラムのソースス
テップ実行の再現性が制御記憶装置の制御フィールドに
より実現されるためである。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】制御記憶装置の構成を示す図である。

【図３】記憶装置の構成を示す図である。

【図４】記憶装置領域の構成を示す図である。（１）制
御記憶領域、および記憶領域の制御フィールドとプログ
ラム命令構成を示す図である。（２）記憶装置の記憶領
域の構成を示す図である。

【図５】制御フィールドの構成を示す図である。

【図６】トラップ制御回路の処理ステップを示す図であ
る。

【図７】クロック制御回路の処理ステップを示す図であ
る。

【図８】プログラム命令の通常処理系の処理ステップを
示す図である。

【図９】本発明の実行ステップを示す図である。

【符号の説明】

１ 書き込み制御回路 ２ 制御記憶装置 ２０１ 制御記憶装置の制御フィールド ２０２ 制御記憶装置のプログラム命令 ３ 記憶装置 ３０１ 記憶装置の制御フィールド ３０２ 記憶装置のプログラム命令 ５ 比較命令レジスタ ５０１ 比較命令レジスタの制御フィールド ５０２ 比較命令レジスタのプログラム命令 ６ 命令レジスタ ６０１ 命令レジスタの制御フィールド ６０２ 命令レジスタのプログラム命令 ７ 比較演算回路 ８、９ 有効フラグレジスタ １０ 選択回路 １１ クロック制御回路 １２ トラップ制御回路 １３ プログラム命令通常処理回路 １４ 演算制御回路 ２０〜２２ ゲート回路

フロントページの続き (56)参考文献 特開 昭61−269774（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/28 315 G06F 11/28 305

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 被検査プログラムのデバグ方法におい
   て、 制御フィールドとプログラム命令領域を持つ制御記憶装
   置に被検査プログラムのプログラム命令を書き込み、前
   記プログラム命令の実行まで保持するステップと、 処理手続きの選択コードを保持する制御フィールドとプ
   ログラム命令の命令領域を持つ記憶装置のプログラム命
   令と前記制御記憶装置のプログラム命令とを比較演算回
   路により比較して前記命令の一致検出を行うステップ
   と、 一致検出により、プログラム命令に伴う記憶装置の制御
   フィールドに格納された選択コードを前記制御記憶装置
   の制御フィールドに書き込み制御回路により書き込むス
   テップと、 書き込まれた選択コードに応じた処理手続きを選択回路
   により選択制御するステップと、 を有することを特徴とする被検査プログラムのデバグ方
   法。
2. 【請求項２】 前記処理手続きを選択制御するステップ
   が、制御記憶装置の制御フィールドに格納された選択コ
   ードにより、 プログラム命令の実行を停止させ、ソースステップ処理
   の制御抑制を行うステップと、 ソースステップ処理が、基底のトラップアドレスをベー
   スに、トラップ領域先を演算させ、記憶装置に設けたト
   ラップ領域に飛び、前記トラップ領域により指定された
   プログラム命令に置き換えを行うステップと、 プログラム命令の通常処理によって、実行済み処理と未
   実行処理とに分けてソースステップ処理を行うステップ
   を有する請求項１記載の被検査プログラムのデバグ方
   法。
3. 【請求項３】 前記トラップ領域により指定されたプロ
   グラム命令に置き換えを行うステップが、 演算回路により記憶装置に格納されている置き換えプロ
   グラム命令先のトラップ領域の格納アドレスを演算し、
   記憶装置のトラップ領域にあるＮ番目に格納されている
   置き換えプログラム命令の格納アドレスを、基底アドレ
   スに定数のＮ倍を加算して、求めるステップと、 書き込み制御の指示により、記憶装置のトラップ領域か
   ら求めた置き換えプログラム命令と制御フィールドに保
   持されている選択コードをプログラム命令レジスタのプ
   ログラム命令領域と制御フィールドに格納するステップ
   を有する請求項１または２記載の被検査プログラムのデ
   バグ方法。
4. 【請求項４】 前記命令の一致検出を行うステップが、 不一致検出により、記憶装置の比較命令カウンタにより
   比較プログラム命令の取り込みを行い、制御フィールド
   の最終選択コードを検出するまで比較検出を行い、検出
   後に比較命令カウンタを初期化するステップを有する請
   求項１乃至３の何れかに記載の被検査プログラムのデバ
   グ方法。
5. 【請求項５】 被検査プログラムのデバグ方式におい
   て、 前記被検査プログラムのプログラム命令の書き込みを行
   い、書き込まれた前記命令を該命令の実行まで保持する
   制御フィールドとプログラム命令領域を持つ制御記憶装
   置と、 処理手続きの選択コードを保持する制御フィールドとプ
   ログラム命令の命令領域を持つ記憶装置と、 前記記憶装置のプログラム命令と前記制御記憶装置のプ
   ログラム命令とを比較して命令の一致検出を行う比較演
   算回路と、 一致検出により、プログラム命令に伴う記憶装置の制御
   フィールドに格納された選択コードをプログラム命令が
   格納された前記制御記憶装置の制御フィールドに書き込
   みを行う書き込み制御回路と、 書き込まれた選択コードに応じた処理手続きを選択制御
   する選択回路と、 を有することを特徴とする被検査プログラムのデバグ方
   式。
6. 【請求項６】 前記処理手続きを選択制御する選択回路
   が、制御記憶装置の制御フィールドに格納された選択コ
   ードにより、 プログラム命令の実行を停止させ、ソースステップ処理
   の制御抑制を行うクロック制御回路と、 ソースステップ処理が、基底のトラップアドレスをベー
   スに、トラップ領域先を演算する演算制御回路と、 演算されたアドレスによって記憶装置のトラップ領域に
   飛び、前記トラップ領域により指定されたプログラム命
   令に置き換えを行うトラップ制御回路と、 実行済み処理と未実行処理とに分けてソースステップ処
   理を行うプログラム命令通常処理回路を有する請求項５
   記載の被検査プログラムのデバグ方式。
7. 【請求項７】 前記トラップ制御回路が、 演算回路により記憶装置に格納されている置き換えプロ
   グラム命令先のトラップ領域の格納アドレスを演算し、
   記憶装置のトラップ領域にあるＮ番目に格納されている
   置き換えプログラム命令の格納アドレスを、基底アドレ
   スに定数のＮ倍を加算して、求める手段と、 書き込み制御の指示により、記憶装置のトラップ領域か
   ら求めた置き換えプログラム命令と制御フィールドに保
   持されている選択コードをプログラム命令レジスタのプ
   ログラム命令領域と制御フィールドに格納する手段を有
   する請求項５または６記載の被検査プログラムのデバグ
   方式。
8. 【請求項８】 前記比較演算回路が、 不一致検出により、記憶装置の比較命令カウンタにより
   比較プログラム命令の取り込みを行い、制御フィールド
   の最終選択コードを検出するまで比較検出を行い、検出
   後に比較命令カウンタを初期化する手段を有する請求項
   ５乃至７の何れかに記載の被検査プログラムのデバグ方
   式。