JPH065703A - 半導体レーザダイオードの素子分割方法 - Google Patents
半導体レーザダイオードの素子分割方法Info
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- JPH065703A JPH065703A JP16325392A JP16325392A JPH065703A JP H065703 A JPH065703 A JP H065703A JP 16325392 A JP16325392 A JP 16325392A JP 16325392 A JP16325392 A JP 16325392A JP H065703 A JPH065703 A JP H065703A
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Abstract
(57)【要約】
【目的】 バー状の半導体基板をレーザダイオード素子
ごとに分割するに際して、不所望な分割状態が発生する
ことを未然に防止することにある。 【構成】 多数のレーザダイオード素子（2）がストラ
イプ状に形成され、且つ、そのレーザダイオード素子列
ごとに分割溝（3）が刻設された半導体ウェーハ（1）
を、その列方向と直交する方向に劈開し、その後、劈開
されたバー状の半導体基板（4）を各レーザダイオード
素子（2）ごとに分割する方法において、分割溝（3）の
底部に、その溝方向と一致する方向に沿って分割用Ｖ溝
（7）を刻設し、その分割溝（3）及び分割用Ｖ溝（7）
と対応する部位を半導体基板（4）の裏面から押圧力Ｆ
でもって押圧することにより、各レーザダイオード
（2）ごとに分割する。
ごとに分割するに際して、不所望な分割状態が発生する
ことを未然に防止することにある。 【構成】 多数のレーザダイオード素子（2）がストラ
イプ状に形成され、且つ、そのレーザダイオード素子列
ごとに分割溝（3）が刻設された半導体ウェーハ（1）
を、その列方向と直交する方向に劈開し、その後、劈開
されたバー状の半導体基板（4）を各レーザダイオード
素子（2）ごとに分割する方法において、分割溝（3）の
底部に、その溝方向と一致する方向に沿って分割用Ｖ溝
（7）を刻設し、その分割溝（3）及び分割用Ｖ溝（7）
と対応する部位を半導体基板（4）の裏面から押圧力Ｆ
でもって押圧することにより、各レーザダイオード
（2）ごとに分割する。
Description
【０００１】
【産業上の利用分野】本発明は半導体レーザダイオード
の素子分割方法に関し、詳しくは、光通信システム又は
バーコードリーダー等に使用される半導体レーザダイオ
ードを製造するに際して、レーザダイオード素子が形成
されたバー状の半導体基板を、各レーザダイオード素子
ごとに分割する方法に関する。
の素子分割方法に関し、詳しくは、光通信システム又は
バーコードリーダー等に使用される半導体レーザダイオ
ードを製造するに際して、レーザダイオード素子が形成
されたバー状の半導体基板を、各レーザダイオード素子
ごとに分割する方法に関する。
【０００２】
【従来の技術】例えば、光通信システム等に使用される
半導体レーザダイオードは、半導体基板上にＰＮ接合か
らなるエピタキシャル成長層を形成した構造を有し、そ
のエピタキシャル成長層と半導体基板間に電流を流すこ
とにより、エピタキシャル成長層の端面からコヒーレン
ト光を放出するものである。
半導体レーザダイオードは、半導体基板上にＰＮ接合か
らなるエピタキシャル成長層を形成した構造を有し、そ
のエピタキシャル成長層と半導体基板間に電流を流すこ
とにより、エピタキシャル成長層の端面からコヒーレン
ト光を放出するものである。
【０００３】この半導体レーザダイオードの製造では、
図６に示すように半導体ウェーハ（1）に多数のレーザ
ダイオード素子（2）をストライプ状に形成し、その半
導体ウェーハ（1）にレーザダイオード素子列ごとに分
割溝（3）を刻設する。この分割溝（3）は、図示しない
が、レーザダイオード素子（2）が形成された半導体ウ
ェーハ（1）上に、分離溝形成予定部分を除く部位にレ
ジスト膜を被着し、そのレジスト膜の開口部をエッチン
グ処理により除去することにより製作される。
図６に示すように半導体ウェーハ（1）に多数のレーザ
ダイオード素子（2）をストライプ状に形成し、その半
導体ウェーハ（1）にレーザダイオード素子列ごとに分
割溝（3）を刻設する。この分割溝（3）は、図示しない
が、レーザダイオード素子（2）が形成された半導体ウ
ェーハ（1）上に、分離溝形成予定部分を除く部位にレ
ジスト膜を被着し、そのレジスト膜の開口部をエッチン
グ処理により除去することにより製作される。
【０００４】この分割溝（3）の形成後、上記半導体ウ
ェーハ（1）を、分割溝（3）が延びる方向と直交する方
向〔図中破線方向〕に沿って劈開することによって、バ
ー状の半導体基板（4）を切り出す。このようにして劈
開されたバー状の半導体基板（4）は、具体的に、図７
に示すように分割溝（3）ごとにレーザダイオード素子
（2）が配列し、各レーザダイオード素子（2）の上面、
及び各レーザダイオード素子（2）で共通する半導体基
板（4）の下面にそれぞれ電極（5）、（6）が形成され
ている。
ェーハ（1）を、分割溝（3）が延びる方向と直交する方
向〔図中破線方向〕に沿って劈開することによって、バ
ー状の半導体基板（4）を切り出す。このようにして劈
開されたバー状の半導体基板（4）は、具体的に、図７
に示すように分割溝（3）ごとにレーザダイオード素子
（2）が配列し、各レーザダイオード素子（2）の上面、
及び各レーザダイオード素子（2）で共通する半導体基
板（4）の下面にそれぞれ電極（5）、（6）が形成され
ている。
【０００５】そして、バー状の半導体基板（4）につい
て、各レーザダイオード素子（2）ごとに電気的な特性
が検査される。即ち、各レーザダイオード素子（2）に
ついて、上記電極（5）、（6）間に所定の電流を流すこ
とによりエピタキシャル成長層の端面から放出されるコ
ヒーレント光を適宜の手段により検出することでもっ
て、電気的な特性を検査するようにしている。
て、各レーザダイオード素子（2）ごとに電気的な特性
が検査される。即ち、各レーザダイオード素子（2）に
ついて、上記電極（5）、（6）間に所定の電流を流すこ
とによりエピタキシャル成長層の端面から放出されるコ
ヒーレント光を適宜の手段により検出することでもっ
て、電気的な特性を検査するようにしている。
【０００６】この電気的な特性の検査後、分割溝（3）
内の半導体基板（14）上に、分割するオリジンを作る目
的で傷（m）を付け、この傷（m）に基づいてレーザダイ
オード素子（2）ごとに分割するようにしている。
内の半導体基板（14）上に、分割するオリジンを作る目
的で傷（m）を付け、この傷（m）に基づいてレーザダイ
オード素子（2）ごとに分割するようにしている。
【０００７】
【発明が解決しようとする課題】ところで、上述したよ
うにバー状の半導体基板（4）をレーザダイオード素子
（2）ごとに分割するに際して、分割溝（3）内の半導体
基板（14）上に傷を付けるようにしているが、この傷
（m）のみでは、半導体基板（14）の割れ方向が一定と
なりにくく、斜め方向等の不所望な方向に割れる虞があ
り、また、レーザダイオード素子（2）の一部に欠けが
生じたりする虞もあった。また、バー状の半導体基板
（4）に１本ずつ傷（m）を付けるには生産性にも限界が
あった。
うにバー状の半導体基板（4）をレーザダイオード素子
（2）ごとに分割するに際して、分割溝（3）内の半導体
基板（14）上に傷を付けるようにしているが、この傷
（m）のみでは、半導体基板（14）の割れ方向が一定と
なりにくく、斜め方向等の不所望な方向に割れる虞があ
り、また、レーザダイオード素子（2）の一部に欠けが
生じたりする虞もあった。また、バー状の半導体基板
（4）に１本ずつ傷（m）を付けるには生産性にも限界が
あった。
【０００８】そこで、本発明は上記問題点に鑑みて提案
されたもので、その目的とするところは、バー状の半導
体基板をレーザダイオード素子ごとに分割するに際し
て、不所望な分割状態が発生することを未然に防止し、
且つ、予め分割溝を形成しておくことにより生産性よく
レーザダイオード素子の分割をなし得る半導体レーザダ
イオードの素子分割方法を提供することにある。
されたもので、その目的とするところは、バー状の半導
体基板をレーザダイオード素子ごとに分割するに際し
て、不所望な分割状態が発生することを未然に防止し、
且つ、予め分割溝を形成しておくことにより生産性よく
レーザダイオード素子の分割をなし得る半導体レーザダ
イオードの素子分割方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の技術的手段として、本発明は、多数のレーザダイオー
ド素子がストライプ状に形成され、且つ、そのレーザダ
イオード素子列ごとに分割溝が刻設された半導体ウェー
ハを、その列方向と直交する方向に劈開し、その後、劈
開されたバー状の半導体基板を各レーザダイオード素子
ごとに分割する方法において、上記分割溝の底部に、そ
の溝方向と一致する方向に沿って分割用Ｖ溝を刻設し、
その分割溝及び分割用Ｖ溝と対応する部位を半導体基板
の裏面から押圧することにより、各レーザダイオードご
とに分割するようにしたことを特徴する。
の技術的手段として、本発明は、多数のレーザダイオー
ド素子がストライプ状に形成され、且つ、そのレーザダ
イオード素子列ごとに分割溝が刻設された半導体ウェー
ハを、その列方向と直交する方向に劈開し、その後、劈
開されたバー状の半導体基板を各レーザダイオード素子
ごとに分割する方法において、上記分割溝の底部に、そ
の溝方向と一致する方向に沿って分割用Ｖ溝を刻設し、
その分割溝及び分割用Ｖ溝と対応する部位を半導体基板
の裏面から押圧することにより、各レーザダイオードご
とに分割するようにしたことを特徴する。
【００１０】また、本発明方法においては、第１の手段
として、レーザダイオードエピタキシャル成長〔以下、
エピ成長と略す〕前の半導体基板に分割用Ｖ溝を刻設
し、その後、レーザダイオードエピ成長した上で、分割
溝を刻設するか、第２の手段として、半導体基板にレー
ザダイオードエピ成長した上で分割溝を刻設し、その
後、分割溝の底部に分割用Ｖ溝を刻設するか、第３の手
段として、半導体基板にレーザダイオードエピ成長し、
その後、分割溝及び分割用Ｖ溝を同時に刻設することが
望ましい。
として、レーザダイオードエピタキシャル成長〔以下、
エピ成長と略す〕前の半導体基板に分割用Ｖ溝を刻設
し、その後、レーザダイオードエピ成長した上で、分割
溝を刻設するか、第２の手段として、半導体基板にレー
ザダイオードエピ成長した上で分割溝を刻設し、その
後、分割溝の底部に分割用Ｖ溝を刻設するか、第３の手
段として、半導体基板にレーザダイオードエピ成長し、
その後、分割溝及び分割用Ｖ溝を同時に刻設することが
望ましい。
【００１１】
【作用】本発明方法では、半導体基板の分割溝の底部に
分割用Ｖ溝を刻設し、半導体基板をレーザダイオード素
子ごとに分割するに際して、その分割用Ｖ溝と対応する
部位を半導体基板の裏面から押圧するようにしたから、
上記分割用Ｖ溝を起点として半導体基板が割れるので、
その割れ方向を常に一定とすることができる。
分割用Ｖ溝を刻設し、半導体基板をレーザダイオード素
子ごとに分割するに際して、その分割用Ｖ溝と対応する
部位を半導体基板の裏面から押圧するようにしたから、
上記分割用Ｖ溝を起点として半導体基板が割れるので、
その割れ方向を常に一定とすることができる。
【００１２】
【実施例】本発明に係る半導体レーザダイオードの素子
分割方法の実施例を図１乃至図５に示して説明する。
尚、図６及び図７と同一又は相当部分には同一参照符号
を付して重複説明は省略する。
分割方法の実施例を図１乃至図５に示して説明する。
尚、図６及び図７と同一又は相当部分には同一参照符号
を付して重複説明は省略する。
【００１３】本発明の特徴は、図１及び図２に示すよう
にバー状の半導体基板（4）の分割溝（3）の底部に、そ
の溝方向と一致する方向に沿って分割用Ｖ溝（7）を刻
設し、その半導体基板（4）をレーザダイオード素子
（2）ごとに分割するに際して、その分割溝（3）及び分
割用Ｖ溝（7）と対応する部位を半導体基板（4）の裏面
から押圧することにある。
にバー状の半導体基板（4）の分割溝（3）の底部に、そ
の溝方向と一致する方向に沿って分割用Ｖ溝（7）を刻
設し、その半導体基板（4）をレーザダイオード素子
（2）ごとに分割するに際して、その分割溝（3）及び分
割用Ｖ溝（7）と対応する部位を半導体基板（4）の裏面
から押圧することにある。
【００１４】このようにすれば、半導体ウェーハ（1）
〔図６参照〕からバー状の半導体基板（4）を劈開した
上で、その半導体基板（4）の各レーザダイオード素子
（2）について電気的な特性を検査した後、そのバー状
の半導体基板（4）ごとにレーザダイオード素子（2）を
分割する時、前述した分割溝（3）内の分割用Ｖ溝（7）
を起点として、半導体基板（4）の裏面からの押圧力Ｆ
との協働でもって、半導体基板（4）がレーザダイオー
ド素子（2）ごとに割れる。この時、割れ方向が斜め方
向等の不所望な方向とならず、その割れ方向を常に一定
に保持することができ、また、レーザダイオード素子
（2）の一部に欠け等が生じることもない。
〔図６参照〕からバー状の半導体基板（4）を劈開した
上で、その半導体基板（4）の各レーザダイオード素子
（2）について電気的な特性を検査した後、そのバー状
の半導体基板（4）ごとにレーザダイオード素子（2）を
分割する時、前述した分割溝（3）内の分割用Ｖ溝（7）
を起点として、半導体基板（4）の裏面からの押圧力Ｆ
との協働でもって、半導体基板（4）がレーザダイオー
ド素子（2）ごとに割れる。この時、割れ方向が斜め方
向等の不所望な方向とならず、その割れ方向を常に一定
に保持することができ、また、レーザダイオード素子
（2）の一部に欠け等が生じることもない。
【００１５】尚、上記分割溝（3）内の分割用Ｖ溝（7）
は、以下の第１〜第３の方法によって形成することが望
ましい。
は、以下の第１〜第３の方法によって形成することが望
ましい。
【００１６】まず、第１の方法としては、レーザダイオ
ードエピ成長前の半導体基板（14）に分割用Ｖ溝（7）
を刻設し、その後、エピタキシャル成長層（9）を形成
した上で、分割溝（3）を刻設する。
ードエピ成長前の半導体基板（14）に分割用Ｖ溝（7）
を刻設し、その後、エピタキシャル成長層（9）を形成
した上で、分割溝（3）を刻設する。
【００１７】具体的には、図３（ａ）に示すように半導
体基板（14）の分割用Ｖ溝形成予定部位を除く部位にレ
ジスト膜（8）を被着し、その分割用Ｖ溝形成予定部位
にエッチング処理により分割用Ｖ溝（7）を刻設する。
上記レジスト膜（8）の除去後、図３（ｂ）に示すよう
に半導体基板（14）の全面にレーザダイオード素子とな
るエピタキシャル成長層（9）を形成した上で、分割溝
形成予定部位を除く部位にレジスト膜（10）を被着す
る。その後、図３（ｃ）に示すように上記分割溝形成予
定部位にエッチング処理により分割溝（3）を刻設す
る。これによって、分割溝（3）の底部に分割用Ｖ溝
（7）が形成される。
体基板（14）の分割用Ｖ溝形成予定部位を除く部位にレ
ジスト膜（8）を被着し、その分割用Ｖ溝形成予定部位
にエッチング処理により分割用Ｖ溝（7）を刻設する。
上記レジスト膜（8）の除去後、図３（ｂ）に示すよう
に半導体基板（14）の全面にレーザダイオード素子とな
るエピタキシャル成長層（9）を形成した上で、分割溝
形成予定部位を除く部位にレジスト膜（10）を被着す
る。その後、図３（ｃ）に示すように上記分割溝形成予
定部位にエッチング処理により分割溝（3）を刻設す
る。これによって、分割溝（3）の底部に分割用Ｖ溝
（7）が形成される。
【００１８】次に、第２の方法としては、半導体基板
（14）にエピタキシャル成長層（9）を形成した上で分
割溝（3）を刻設し、その後、分割溝（3）の底部に分割
用Ｖ溝（7）を刻設する。
（14）にエピタキシャル成長層（9）を形成した上で分
割溝（3）を刻設し、その後、分割溝（3）の底部に分割
用Ｖ溝（7）を刻設する。
【００１９】具体的には、図４（ａ）に示すように半導
体基板（14）の全面にエピタキシャル成長層（9）を形
成し、分割溝形成予定部位を除く部位にレジスト膜（1
1）を被着する。そして、図４（ｂ）に示すように上記
分割溝形成予定部位にエッチング処理により分割溝
（3）を刻設し、その上で、更に分割用Ｖ溝形成予定部
位を除く部位にレジスト膜（12）を被着する。その後、
図４（ｃ）に示すように分割用Ｖ溝形成予定部位にエッ
チング処理により分割用Ｖ溝（7）を刻設する。
体基板（14）の全面にエピタキシャル成長層（9）を形
成し、分割溝形成予定部位を除く部位にレジスト膜（1
1）を被着する。そして、図４（ｂ）に示すように上記
分割溝形成予定部位にエッチング処理により分割溝
（3）を刻設し、その上で、更に分割用Ｖ溝形成予定部
位を除く部位にレジスト膜（12）を被着する。その後、
図４（ｃ）に示すように分割用Ｖ溝形成予定部位にエッ
チング処理により分割用Ｖ溝（7）を刻設する。
【００２０】最後に、第３の方法としては、半導体基板
（14）にエピタキシャル成長層（9）を形成し、その
後、分割溝（3）及び分割Ｖ溝（7）を同時に刻設する。
（14）にエピタキシャル成長層（9）を形成し、その
後、分割溝（3）及び分割Ｖ溝（7）を同時に刻設する。
【００２１】具体的には、図５（ａ）に示すように半導
体基板（14）の全面にエピタキシャル成長層（9）を形
成し、分割溝形成予定部位を除く部位にレジスト膜（1
3）を被着する。そして、図５（ｂ）に示すように上記
分割溝形成予定部位にエッチング処理により分割溝
（3）及び分割用Ｖ溝（7）を同時に刻設する。
体基板（14）の全面にエピタキシャル成長層（9）を形
成し、分割溝形成予定部位を除く部位にレジスト膜（1
3）を被着する。そして、図５（ｂ）に示すように上記
分割溝形成予定部位にエッチング処理により分割溝
（3）及び分割用Ｖ溝（7）を同時に刻設する。
【００２２】以上、第１〜第３の方法のいずれかを使用
することにより、分割溝（3）及び分割用Ｖ溝（7）を刻
設した上で、従来と同様に、半導体ウェーハ（1）から
バー状の半導体基板（4）を劈開し、その劈開した半導
体基板（4）の各レーザダイオード素子（2）について電
気的な特性を検査した後、前述した本発明方法により、
半導体基板（4）から個々のレーザダイオード素子（2）
を分割する。
することにより、分割溝（3）及び分割用Ｖ溝（7）を刻
設した上で、従来と同様に、半導体ウェーハ（1）から
バー状の半導体基板（4）を劈開し、その劈開した半導
体基板（4）の各レーザダイオード素子（2）について電
気的な特性を検査した後、前述した本発明方法により、
半導体基板（4）から個々のレーザダイオード素子（2）
を分割する。
【００２３】尚、上述した分割用Ｖ溝（7）の形成方法
のうち、分割用Ｖ溝（7）をエッチング処理により刻設
する上で、第１の方法が、半導体基板（14）の平坦面に
対してレジスト膜の形成及びエッチング処理を行える点
で、他の方法よりも有効である。
のうち、分割用Ｖ溝（7）をエッチング処理により刻設
する上で、第１の方法が、半導体基板（14）の平坦面に
対してレジスト膜の形成及びエッチング処理を行える点
で、他の方法よりも有効である。
【００２４】
【発明の効果】本発明方法によれば、半導体基板の分割
溝の底部に分割用Ｖ溝を刻設し、半導体基板をレーザダ
イオード素子ごとに分割するに際して、その分割用Ｖ溝
と対応する部位を半導体基板の裏面から押圧するように
したから、上記分割用Ｖ溝を起点として半導体基板が割
れるので、その割れ方向を常に一定とすることができ、
歩留まりが大幅に向上すると共に良品質の半導体レーザ
ダイオードを生産性よく提供することができる。
溝の底部に分割用Ｖ溝を刻設し、半導体基板をレーザダ
イオード素子ごとに分割するに際して、その分割用Ｖ溝
と対応する部位を半導体基板の裏面から押圧するように
したから、上記分割用Ｖ溝を起点として半導体基板が割
れるので、その割れ方向を常に一定とすることができ、
歩留まりが大幅に向上すると共に良品質の半導体レーザ
ダイオードを生産性よく提供することができる。
【図１】本発明方法の実施例を説明するためのもので、
半導体ウェーハから劈開されたバー状の半導体基板を示
す部分斜視図
半導体ウェーハから劈開されたバー状の半導体基板を示
す部分斜視図
【図２】図１の半導体基板を示す正面図
【図３】図１の分割用Ｖ溝を形成する第１の方法を説明
するためのもので、（ａ）（ｂ）（ｃ）はエッチング処
理工程での各処理状態を示す半導体ウェーハの部分断面
図
するためのもので、（ａ）（ｂ）（ｃ）はエッチング処
理工程での各処理状態を示す半導体ウェーハの部分断面
図
【図４】図１の分割用Ｖ溝を形成する第２の方法を説明
するためのもので、（ａ）（ｂ）（ｃ）はエッチング処
理工程での各処理状態を示す半導体ウェーハの部分断面
図
するためのもので、（ａ）（ｂ）（ｃ）はエッチング処
理工程での各処理状態を示す半導体ウェーハの部分断面
図
【図５】図１の分割用Ｖ溝を形成する第３の方法を説明
するためのもので、（ａ）（ｂ）はエッチング処理工程
での各処理状態を示す半導体ウェーハの部分断面図
するためのもので、（ａ）（ｂ）はエッチング処理工程
での各処理状態を示す半導体ウェーハの部分断面図
【図６】多数のレーザダイオード素子をストライプ状に
形成すると共に分割溝を刻設した半導体ウェーハを示す
平面図
形成すると共に分割溝を刻設した半導体ウェーハを示す
平面図
【図７】半導体ウェーハから劈開したバー状の半導体基
板を示す部分斜視図
板を示す部分斜視図
1 半導体ウェーハ 2 レーザダイオード素子 3 分割溝 4 バー状の半導体基板 7 分割用Ｖ溝 9 エピタキシャル成長層 14 半導体基板 F 押圧力
Claims (4)
- 【請求項１】 多数のレーザダイオード素子がストライ
プ状に形成され、且つ、そのレーザダイオード素子列ご
とに分割溝が刻設された半導体ウェーハを、その列方向
と直交する方向に劈開し、その後、劈開されたバー状の
半導体基板を各レーザダイオード素子ごとに分割する方
法において、 上記分割溝の底部に、その溝方向と一致する方向に沿っ
て分割用Ｖ溝を刻設し、その分割溝及び分割用Ｖ溝と対
応する部位を半導体基板の裏面から押圧することによ
り、各レーザダイオードごとに分割するようにしたこと
を特徴する半導体レーザダイオードの素子分割方法。 - 【請求項２】 レーザダイオードエピタキシャル成長前
の半導体基板に分割用Ｖ溝を刻設し、その後、レーザダ
イオードエピタキシャル成長した上で、分割溝を刻設す
るようにしたことを特徴とする請求項１記載の半導体レ
ーザダイオードの素子分割方法。 - 【請求項３】 半導体基板にレーザダイオードエピタキ
シャル成長した上で分割溝を刻設し、その後、分割溝の
底部に分割用Ｖ溝を刻設するようにしたことを特徴とす
る請求項１記載の半導体レーザダイオードの素子分割方
法。 - 【請求項４】 半導体基板にレーザダイオードエピタキ
シャル成長し、その後、分割溝及び分割用Ｖ溝を同時に
刻設するようにしたことを特徴とする請求項１記載の半
導体レーザダイオードの素子分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325392A JPH065703A (ja) | 1992-06-23 | 1992-06-23 | 半導体レーザダイオードの素子分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325392A JPH065703A (ja) | 1992-06-23 | 1992-06-23 | 半導体レーザダイオードの素子分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065703A true JPH065703A (ja) | 1994-01-14 |
Family
ID=15770282
Family Applications (1)
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| JP16325392A Withdrawn JPH065703A (ja) | 1992-06-23 | 1992-06-23 | 半導体レーザダイオードの素子分割方法 |
Country Status (1)
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|---|---|
| JP (1) | JPH065703A (ja) |
Cited By (7)
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|---|---|---|---|---|
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| JP2008066475A (ja) * | 2006-09-06 | 2008-03-21 | Toshiba Discrete Technology Kk | 化合物半導体素子及びその製造方法 |
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-
1992
- 1992-06-23 JP JP16325392A patent/JPH065703A/ja not_active Withdrawn
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