JPH065600B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置に関し、特に低温動作により高集
積度と簡略回路方式を可能とした絶縁ゲート電界効果ト
ランジスタ（以下、ＭＯＳトランジスタと記す）型の半
導体装置に関するものである。

〔発明の背景〕

従来、ＭＯＳ型半導体素子の低温域の動作については、
例えば、(1)ＩＥＥＥ Trans.Electron Devices,ＥＤ−
24,218−229(1977年）におけるF.H.Gaensslen他による
“Very Small ＭＯＳ ＦＥＴ′s for Low−Temperatu
re Operation”、(2)Band 33,229−235(1979年）におけ
るW.Link他による“Eigenschaften Von ＭＯＳ−Ein−
Transistor speicherzellen bei tiefen Temperature
n”あるいは(3)電子通信学会総合全国大会予稿集，２−
283（昭和59年）における諸岡毅一他による“低温にお
けるダイナミックＲＡＭの動作解析”等において記載さ
れている。

上記(1)の文献には、デバイスの特性が低温域ではどの
ようになるかを分析しており、例えば、電子の速度と電
界の関係は、温度によりどう変化するか、および閾値電
圧は温度によりどう変わるか（低温にすると、閾値電圧
Ｖ_Ｔは上昇する）および接合点に蓄積された電荷は296
Ｋと77Ｋ（低温域）では、どちらがリークが少ないか
（低温域の方が電荷のリークは少ない）等について述べ
られている。また上記(2)の文献には、ダイナミック型
ＲＡＭにおける温度特性が示されており、例えば、リフ
レッシュ時間と温度の関係（低温域になるとリフレッシ
ュ時間間隔が長くてよい）について述べられている。し
かし、(1)(2)のいずれの文献も、低温域で動作するＭＯ
Ｓ素子を回路に適用した場合の問題点を認識していな
い。

次に、上記(3)の文献には、低温におけるダイナミック
型ＲＡＭの動作特性が示されており、例えば、モードが
ポーズ・リフレッシュ（他の回路が動作していない場
合）のときには、低温になれば、それに比例してリフレ
ッシュ時間は長くなるが、ディスターブ・リフレッシュ
（他の回路が動作中の場合）のときには、低温域でもあ
る温度以下ではリフレッシュ時間が変わらないことを述
べている。しかし、低温域で動作するＭＯＳ素子に最適
な回路方式までは言及していない。

〔発明の目的〕

本発明の目的は、このように要求に応えるため、ダイナ
ミック回路と同等の高集積度を有し、かつ複雑な内部ま
たは外部タイミング信号を要しないスタティック回路の
簡便さを併せ持つ集積回路の半導体装置を提供すること
にある。

〔発明の概要〕

上記目的を達成するため、本発明の半導体装置は、信号
処理回路への入力信号の状態変化時に信号処理開始信号
を入力して、所定の回路節点に電荷を供給する供給手段
を有し、該供給手段および信号処理回路を２００Ｋ以下
の温度範囲で動作させることに特徴がある。

本願で開示される代表的な発明の実施形態による半導体
装置は、 信号処理回路(14,17)と、 該信号処理回路(14,17)への入力信号(X₁,X₂,…,Xm)の状
態の変化を検出する検出回路(15,18)と、 該検出回路(15,18)からの検出信号（φ，）に応答し
て上記信号処理回路(14,17)の所定の回路節点(21,25,2
6,34)への電荷供給を制御する供給制御手段(20,23,30)
とを具備してなり、 第１導電型の半導体基板(4)上に形成された第２導電型
の第１のウェル領域(9)内に形成された第１導電型の第
１の不純物領域(10)により上記信号処理回路の電荷保持
用の回路節点が形成され、 上記第１導電型の上記半導体基板(4)上に形成された上
記第２導電型の第２のウェル領域(6)内に形成された上
記第１導電型の第２の不純物領域(8)により上記信号処
理回路の飽和動作を行うＭＯＳトランジスタのドレイン
領域が形成され、 上記ＭＯＳトランジスタの上記ドレイン領域(8)の直下
において上記第２導電型の第２のウェル領域(6)内に上
記第１導電型の上記半導体基板(4)から突起した上記第
１導電型の突起領域(13)を形成することにより、該突起
領域(13)によって上記ドレイン領域(8)からの少数キャ
リアを吸収し、 上記第２導電型の上記第１のウェル領域(9)と上記第２
導電型の上記第２のウェル領域(6)との間に絶縁物領域
(12)を形成することにより、上記少数キャリアの上記第
２のウェル領域(6)から上記第１のウェル領域(9)への通
過を防止し、 ２００Ｋ以下の温度範囲で上記信号処理回路(14,17)お
よび上記供給制御手段(20,23,30)を動作させることを特
徴とする。

かかる代表的な発明の実施態様によれば、２００Ｋ以下
の温度範囲で上記信号処理回路(14,17)および上記供給
制御手段(20,23,30)を動作させることにより、各回路の
リーク電流を著しく低減でき、リーク電流による信号処
理回路の電荷保持用の回路節点の電位変動を補償するた
めのリフレッシュ動作を不必要とすることができる。

さらに、信号処理回路の飽和動作を行うＭＯＳトランジ
スタのドレイン領域の近傍の電離などに起因する少数キ
ャリアは信号処理回路の電荷保持用の回路節点の電荷情
報を破壊する恐れが有るので、このＭＯＳトランジスタ
のドレイン領域(8)の直下において第２導電型の第２の
ウェル領域(6)内に形成された第１導電型の突起領域(1
3)と第１のウェル領域(9)と第２のウェル領域(6)との間
に形成された絶縁物領域(12)とは、信号処理回路の電荷
保持用の回路節点の電荷情報破壊の危険性を低減するこ
とができる。

本発明のより好適な実施形態は、電荷保持用の回路節点
としての第１導電型の第１の不純物領域(10)直下の第２
導電型の第１のウェル領域(9)に第２導電型の高不純物
濃度埋め込み層(11)を形成することにより、少数キャリ
アの電荷保持用の回路節点(10)への到達を軽減したこと
を特徴とするものである。

本発明のさらに具体的な実施形態は、 電荷保持用の回路節点はメモリ・アレー領域に形成さ
れ、 飽和動作を行うＭＯＳトランジスタは周辺回路領域に形
成され、 メモリ・アレー領域と周辺回路領域とは絶縁物領域によ
り分離されてなることを特徴とする。

〔発明の実施例〕

以下、本発明の原理および実施例を、図面により説明す
る。

第２図は、測定結果にもとづく接合リーク電流の温度依
存性を示す図である。

ＭＯＳ素子の低温域での特性の１つとして、ソース，ド
レイン接合におけるリーク電流Ｉ_Ｌの温度依存性があ
る。第２図は、実際に測定した結果（温度Ｔに対するリ
ーク電流Ｉ）を示すもので、リーク電流、つまりソー
ス，ドレイン接合に蓄積された電荷の温度に対する漏洩
電流Ｉ_Ｌは、ほぼ真性キャリア温度ｎ_ｉに比例する。常
温例えば、２９３Ｋでのリーク電流値をＩとした場合、
低温域、例えば７０Ｋでは約１０^−２８となり、低温域
においては常温に比べその値が２８桁ぐらい減少するこ
とが判る。したがって、このような状態で回路を動作さ
せた場合、回路節点のリーク電流による電位変化は殆ん
どなくなる。

本発明においては、低温域で回路を動作させることによ
り、回路節点のリーク電流による電位変化をなくし、回
路節点に常時電荷を給電する必要をなくした集積度，消
費電力で改善された回路方式を与える。すなわち、ダイ
ナミック回路と同等の集積度を有し、かつスタティック
回路の簡便さと動作速度，消費電力を有する半導体集積
回路を実現する。

第１図は、本発明の一実施例を示す半導体装置のブロッ
ク構成図および動作タイムチャートである。

Ｘ_１〜Ｘｍは入力信号、Ｙ_１〜Ｙｎは出力信号、φは信
号処理開始信号（入力信号の状態が変化した時点で印加
される信号），Ｖｃｃは電源電圧、Ｖｓｓは接地電位、
Ｎ_１〜Ｎｉは回路節点、１は信号処理回路、２は節点に
電荷を給電する給電部、３は論理処理部である。

第１図(b)において、Ｔ_２は入力信号が変化しない時
間、Ｔ_１は入力信号に関係のない一定の周期を表わす。

第１図の実施例においては、信号処理回路１内の電荷保
持状態にある回路節点Ｎ_１〜Ｎｉに対し、信号処理開始
信号φにより電荷を供給する給電部２を設けることと、
信号処理回路１を２００Ｋ以下の低温域で動作させるこ
とを主要な構成条件とする。ここでは、信号処理回路１
が集積回路であり、入力信号Ｘ_１〜Ｘｍおよび信号処理
開始信号φは外部回路により発生されて入力される。

信号処理開始信号φが入力信号Ｘ_１〜Ｘｍの状態変化に
同期して給電部２を所定時間活性化する（スタティック
動作）か、あるいは所定の周期Ｔ_１にしたがって給電部
２を所定時間活性化することにより、所定回路節点Ｎ_１
〜Ｎｉには電源Ｖｃｃより電荷が給電されるため、回路
１は動作状態となり、論理処理部３では信号処理動作が
開始される。

第１図(b)では、一例としてＸ_１〜Ｘｍの入力信号が図
示のような状態変化を示した場合を表しており、信号処
理開始信号φは、入力信号の変化時点で立上る所定パル
ス幅の信号として入力する。また、Ｔ_２の期間は入力信
号Ｘ_１〜Ｘｍの状態変化はないが、回路節点Ｎ_１〜Ｎｉ
のの電荷が減少する分を補償するため、入力信号Ｘ_１〜
Ｘｍと関係のない所定周期Ｔ_１で発生する信号処理開始
信号φ（リフレッシュ）を入力する。この状態での一連
の信号処理が完了すると、入力信号Ｘ_１〜Ｘｍに対応し
た出力信号Ｙ_１〜Ｙｎが出力され、次に信号φがオフす
ると、回路節点Ｎ_１〜Ｎｉは論理処理部３の状態に対応
して電荷保持状態に移行する。以上は、常温（例えば、
３００Ｋ）での動作である。

次に、第１図(a)の回路を２００Ｋ以下の低温域で動作
させた場合、リーク電流が格段に減少するため、回路節
点Ｎ_１〜Ｎｉに保持された電荷は殆んど減少しない。し
たがって、入力信号Ｘ_１〜Ｘｍが変化しない時間Ｔ_２が
信号処理時間に比べて十分に長い場合でも、回路１は安
定に動作し、またＴ_２の期間中回路１に流れる電流は存
在しないため、低消費電力化が可能となる。なお、動作
温度（低温域）と動作頻度との関係により、Ｔ_１＝∞、
つまり長時間入力信号の状態変化がなくても、リフレッ
シュ動作は不要となる。

第３図，第４図は、それぞれ本発明の他の実施例を示す
半導体装置のブロック構成図である。

第３図，第４図の実施例は、第１図の実施例を一部変形
したもので、第１図では、信号処理開始信号φの発生回
路を外部回路に設けているのに対し、第３図，第４図で
は信号処理回路への入力信号Ｘ_１〜Ｘｉの状態変化を検
出し、信号処理開始信号φを発生する信号発生回路１
５，１８を信号処理回路１４，１７と同一半導体基板上
に具備している。

第３図において、１４は信号処理回路、１５は入力信号
Ｘ_１〜Ｘｍの状態変化を検出し信号処理開始信号φを発
生する回路、１６は所定周期Ｔ_１でφ発生回路１５を活
性化するための入力信号端子を示す。外部での入力信号
モニタ等の信号操作が不要となるため、使用上の簡便さ
が格段に向上する。

第４図において、１７は信号処理回路、１８は信号処理
開始信号φを発生する回路、１９は所定周期Ｔ_１のタイ
ミング信号を発生する回路である。φ発生回路１８は、
入力信号Ｘ_１〜Ｘｍの状態変化に同期して、あるいは、
内蔵する信号発生回路１９の周期Ｔ_１のタイミング出力
に同期して、信号処理開始信号φを発生する。

信号処理回路１７と同一基板上に、所定の周期性信号を
発生する回路１９を内蔵したφ信号発生回路１８を有し
ているので、第３図の場合に比べて、外部周期信号発生
回路が不要となり、入力端子数が減少するため、使用上
の簡便さは一層向上する。

第５図，第６図は、それぞれ第３図，第４図における信
号処理開始信号発生回路および所定周期のタイミング信
号発生回路の具体的論理回路図であり、第７図は第５図
の動作タイム・チャートである。

第５図において、Ｘ_１〜Ｘｍは入力信号、Ｃ_１は所定周
期Ｔ_１を有するタイミング信号、３７は遅延回路（遅延
時間ｔ_０）、３９はインバータ、４０は排他的否定論理
和回路、４１は論理和回路、４２は否定論理和回路であ
る。

入力信号Ｘ_１〜Ｘｍおよび所定周期Ｔ_１を有するタイミ
ング信号Ｃ_１の変化に対応して、遅延回路３７で設定し
た時間ｔ_０のパルス幅を有する信号φおよび （φの反転信号）を発生する。例えば、入力信号Ｘ_１が
第７図のＸ_１に示す波形で発生すると、これが遅延回路
３７で第７図の(37)に示すようにｔ_０だけ遅延される。
一方、入力信号Ｘ_１はインバータ３９により、第７図の
(39)に示すように反転され、(37)の波形とともに排他的
否定論理和回路４０に入力し、第７図のＸ_1tに示すよう
にパルス幅ｔ_０の信号となる。これが論理和回路４１と
否定論理和回路４２に、それぞれ入力することにより、
信号処理開始信号φと を出力する。

同じようにして、入力信号Ｘ_２，Ｘ_３，‥‥ＸｍがＸ_１
よりそれぞれｔ_２，ｔ_３，‥‥ｔ_ｍだけ遅れて入力した
場合、いずれも遅延回路３７とインバータ３９と論理回
路４０により、第７図のＸ_2t，‥‥に示すように、パル
スＸ_1tよりそれぞれｔ_２，ｔ_３‥‥ｔ_ｍだけ遅れた時間
位置で、パルスを発生する。また、所定時間Ｔ_１を有す
るタイミング信号Ｃ_１も、全く同じようにして、入力信
号Ｘ_１よりｔｃだけ遅れた時刻で、かつ次のパルスとの
間隔がＴ_１になるようにパルスを発生する。

第６図は、第４図のタイミング信号(C₁)発生回路１９の
具体例を示したもので、信号処理開始信号（φ）発生回
路１８に内蔵される。

奇数段(2N-1)のインバータ３９と、負の温度依存性を有
する遅延を発生する遅延回路３８から構成される自励発
振器である。遅延回路３８の遅延時間ｔ_ｄを、前述の接
合リーク電流Ｉ_Ｌに比べてｔ_ｄ∝１／Ｉ_Ｌとなるように
設定すれば、Ｉ_Ｌの少ない場合、つまり電荷保持時間の
長い場合には、長周期のタイミング信号が、また逆の場
合には短周期のタイミング信号が、それぞれ得られる。

第８図，第９図および第１２図は、第１図，第３図，第
４図における信号処理回路の具体例を示す構成図であ
る。

第８図は、３入力の否定論理和（ＮＯＲ）回路部分を示
している。信号処理開始信号が電荷供給回路２０を活
性化することにより、回路節点２１には電源Ｖｃｃより
電荷が給電され、回路は入力ｉ_１〜ｉ_３に対応したスタ
ティック動作を行う。所定時間後に が電荷供給回路２０を非活性化すると、ｉ_１〜ｉ_３のす
べてが論理処理部を活性化していない場合にのみ、節点
２１に電荷が蓄積され、次に が供給回路２０を活性化するまでその電荷を保持する。

第８図においては、従来のスタティック回路と同等の簡
便さで、低消費電力の回路が実現できる。なお、第８図
の供給回路２０に並列に接続された素子２２（破線で示
す）は、１ＧΩ以上の抵抗値を有する高抵抗素子であっ
て、常温で使用する場合に接続される。すなわち、低温
域ではリーク電流が殆んどないので、この抵抗２２は不
要であるが、常温ではリーク電流が大きく、節点２１の
電荷が漏れてしまうので、この高抵抗２２を介して漏れ
た分を電源Ｖｃｃより補充する。これにより、電荷保持
特性を常温以上まで補償し、回路の安定動作を高めるこ
とができる。

なお、第８図において、電荷供給回路２０にはＰＭＯＳ
トランジスタを、入力ｉ_１〜ｉ_３により制御されるトラ
ンジスタにはｎＭＯＳトランジスタを用いている。

第９図は、信号処理回路の別の例として、ランダム・ア
クセス・メモリ（ＲＡＭ）の１ビット部分の構成を示し
ており、第１１図は第９図のメモリセルの電圧状態図で
ある。

信号処理開始信号が電荷供給回路２３を活性化するこ
とにより、ビット線ｂ，には電源Ｖｃｃより電荷が給
電され、さらに、ワード線ｗの信号がｎＭＯＳトランジ
スタ２４を活性化することにより、電荷は情報保持状態
にある回路節点２５，２６に供給される。ここで、互い
にクロス結線された素子（ｎＭＯＳトランジスタ）２
７，２８が、節点２５，２６の電荷量の応じ、一方を活
性化、他方を非活性化するため、それに対応した信号が
両ビット線に出力され、読み出しを開始する。

書き込み動作を行う場合には、この時点で書き込み情報
に対応した電荷を、ビット線ｂ，に与え、トランジス
タ２４を通して強制的に各節点に供給する。所定時間後
に、ワード線ｗ，信号処理開始信号 がトランジスタ２３，２４をそれぞれ非活性化すると、
節点２５または２６の電荷は保持状態となり、次に ，ｗがトランジスタ２３，２４を活性化するまでその電
荷が保持される。低温域で動作させると、長時間，ｗ
がトランジスタ２３，２４を活性化しなくても、電荷の
リークはないため、安定動作が可能となる。第９図の例
では、従来のスタティック回路に比べて、約1.5倍の高
集積化が可能となる。なお、第９図の破線で示した素子
２９は１ＧΩ以上の抵抗値を有する高抵抗素子であっ
て、図示したように挿入することにより、第８図の素子
２２と同じように、電荷保持特性を常温以上まで補償
し、回路の安定性を高めることができる。

第１０図は、信号処理回路の別の例として、ダミーセル
を備えたＲＡＭの１ビット部分の構成を示す図である。

メモリ・セルの容量Ｃｓに蓄積される電荷の信号が小さ
いので、差動増幅器３６と比較のための容量Ｃｓ／２を
備えたダミーセルを設け、差信号を増幅して情報を読み
出す。

信号処理開始信号φ， が、電荷供給回路３０を非活性化し、それまで行ってい
たビット線ｂ，への電源Ｖｃｃよりの電荷の供給を中
止するとともに、それまでダミーセルの回路節点３２の
電位をＶｃｃとするため活性状態にあった素子３１を非
活性化する。次に、ワード線ｗ_Ａ，ｗ_Ｄに加えられる信
号により、素子３３，３５が活性化されると、ビット線
ｂ，には節点３４，３２の電荷量に対応した信号が生
じ、これを差動増幅器３６で差動増幅することにより、
情報読み出しを開始する。書き込み動作を行うには、こ
の時点で情報に対応した電荷を、増幅器３６を介して外
部から強制的に供給すればよい。所定時間後にｗ_Ａ，ｗ
_Ｄの信号により素子３３，３５を非活性化し、信号φ， が素子３０，３１を活性化すると、節点３４は電荷保持
状態となり、次にｗ_Ａの信号が素子３３を活性化するま
でその電荷を保持する。

２００Ｋ以下の低温においては、電荷保持時間が十分に
長いため、特別なリフレッシュ動作が不要となり、した
がってそのための特別な信号も必要でなく、ダイナミッ
ク回路であってもスタティック回路と同等の簡便な回路
が実現できる。

第１１図，第１２図は、本発明の他の実施例を示す半導
体装置の特性図および断面図である。

第１１図は第２図に示した接合リークＩ_Ｌと、飽和動作
をしているＭＯＳトランジスタの雑音電流Ｉ_Ｎの関係を
示す図である。すなわち、飽和動作しているＭＯＳトラ
ンジスタにおいて、電界がドレイン近傍に集中すると、
電子の衝突が起り、電離により電子とホールのペアが生
成される。電離に起因する少数キャリア（雑音電流
Ｉ_Ｎ）が半導体基板中に注入されると、これが他の保持
電荷の情報を破壊してしまう。

雑音電流Ｉ_Ｎは、ドレイン近傍の電界の大きさに強く依
存するため、一概にリーク電流Ｉ_Ｌとの対応をとること
はできないが、絶対温度Ｔに対し、Ｌ_Ｎ∝ｅｘｐ（φ_Ｂ
／ｋＴ）の指数関数的な依存性を示すものと考えられる
ため、低温域においては、Ｉ_Ｌ＜＜Ｉ_Ｎの状態が出現す
る。

このような状況の下では、前述のように、雑音電流Ｉ_Ｎ
が電荷保持状態にある回路節点の電荷を放電し、回路を
誤動作させる。この雑音電流Ｉ_Ｎを防止して、本発明の
効果を増加させるための実施例を第１２図に示す。

第１２図において、４は高不純物濃度の第１導電型半導
体基板、５は４と同一の導電型の低不純物濃度層、６は
４と反対導電型の低不純物濃度層、７はゲート電極、８
は６と反対導電型で、飽和動作状態にあるＭＯＳトラン
ジスタのドレイン領域、９は５と反対導電型で、表面の
不純物濃度が高くなるような濃度勾配を有するウェル領
域、１０は９と反対導電型のＭＯＳトランジスタのドレ
インあるいはソース領域で電荷保持状態にある回路節
点、１１は領域９の内部で、且つ領域１０に面して設け
られた領域９と同一導電型の高不純物濃度の埋込み層、
１２は飽和動作状態にあるＭＯＳトランジスタと電荷保
持状態にある回路設点とを分離する絶縁物領域、１３は
領域８に面して層６の内部に設けられた領域４の突起領
域を、それぞれ表わしている。また、各領域は、順方向
とならないバイアスが印加されている。

第１２図においては、飽和動作状態にあるＭＯＳトラン
ジスタのドレイン領域８の近傍で、電離に起因する少数
キャリアが基板１中に注入され、それが雑音電流Ｉ_Ｎと
なって、他方のＭＯＳトランジスタの回路節点１０に到
達し、蓄積されている電荷情報を破壊するおそれがあ
る。

第１２図の構造を用いることにより、領域８の近傍で発
生した少数キャリアによる雑音電流は、(i)突起領域１
３によって基板４に吸収される。(ii)絶縁物領域１２に
よって絶縁し、キャリアを通過させない。(iii)ウェル
領域９と低不純物濃度層５の接合による障壁、あるいは
ウェル領域９の不純物濃度勾配による障壁によってキャ
リアが回路節点１０に到達し難くする。(iv)埋込み層１
１とウェル領域９の不純物濃度差による障壁を作り、キ
ャリアが回路節点１０に到達し難くする。

第１３図は、第１２図の構造を第１０図のメモリ回路に
適用した場合の実施例を表わす。同図はメモリ・アレー
領域内の、ワード線ｗ_Ａの接続されたゲート、ビット線
ｂに接続されたドレイン、蓄積容量Ｃｓに接続されたソ
ース、蓄積容量Ｃｓから成るメモリ・セルと、周辺回路
領域内の飽和動作中のチャネルＭＯＳおよびＰチャネル
ＭＯＳを示している。３７はｎ^＋型あるいはｎ型基板、
３８はｎ型領域、３９はＰ型ウェル領域、４０はｎ^＋型
のドレイン・ソース領域、４１はＰ^＋型のドレイン・ソ
ース領域、４２はゲート、４３，４４は絶縁物の分離領
域、４５はＰ^＋型埋込み層、４６はｎ型の突起領域であ
る。本実施例では、雑音電荷発生源のＮチャネルＭＯＳ
を、濃度勾配を有するウェル内に設け、また同ウェル内
にｎ型の突起領域を設け雑音電荷を基板に吸収するこ
と、雑音電荷発生源の存在する周辺回路領域とメモリ・
アレー領域を、分離領域４４で分離していること、ま
た、メモリ・セル間の雑音電荷による干渉を分離領域４
３で無くしていること、各セルのＰ型ウェル内に雑音電
荷に対する障壁となるＰ^＋型り埋込み領域を設けること
により、電荷蓄積容量部への雑音電荷の流入を防止して
いる。

なお第１２図，第１３図では、上記(i)〜(iv)の領域を
すべて具備している例を示しているが、各々独立して具
備しても、効果があるのは勿論である。

〔発明の効果〕

以上説明したように、本発明によれば、信号処理回路内
の電荷保持状態にある回路節点に、信号処理開始信号に
より電荷を供給し、２００Ｋ以下の温度範囲で動作させ
るので、リーク電流が減少して、ダイナミック回路と同
等の高集積度を与えるとともに、複雑な内外部のタイミ
ング信号を必要としないスタティック回路の簡便さを実
現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置のブロック
構成図と動作タイムチャート、第２図は接合リーク電流
の温度依存特性図、第３図，第４図はそれぞれ本発明の
他の実施例を示す半導体装置のブロック構成図、第５
図，第６図はそれぞれ第３図，第４図の信号処理開始信
号発生回路のタイミング信号発生回路の論理回路図、第
７図は第３図の動作タイムチャート、第８図は第１図，
第３図，第４図の信号処理回路の具体例を示す図、第９
図，第１０図は信号処理回路の他の具体例を示すＲＡＭ
の１ビット部分の構成を示す図、第１１図、第１２図お
よび第１３図は本発明の他の実施例を示す半導体装置の
特性図と断面図である。 １，１４，１７：信号処理回路、２，２０，２３，３
０：電荷供給回路、１５，１８：信号処理開始信号発生
回路、１９：タイミング信号発生回回路、２１，２５，
２６，３４：電荷保持節点、３７，３８：遅延回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/40 Ｚ 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｒ

Claims (3)

【特許請求の範囲】
1. 【請求項１】信号処理回路と、 該信号処理回路への入力信号の状態の変化を検出する検
   出回路と、 該検出回路からの検出信号に応答して上記信号処理回路
   の所定の回路節点への電荷供給を制御する供給制御手段
   とを具備してなり、 第１導電型の半導体基板上に形成された第２導電型の第
   １のウェル領域内に形成された第１導電型の第１の不純
   物領域により上記信号処理回路の電荷保持用の回路節点
   が形成され、 上記第１導電型の上記半導体基板上に形成された上記第
   ２導電型の第２のウェル領域内に形成された上記第１導
   電型の第２の不純物領域により上記信号処理回路の飽和
   動作を行うＭＯＳトランジスタのドレイン領域が形成さ
   れ、 上記ＭＯＳトランジスタの上記ドレイン領域の直下にお
   いて上記第２導電型の第２のウェル領域内に上記第１導
   電型の上記半導体基板から突起した上記第１導電型の突
   起領域を形成することにより、該突起領域によって上記
   ドレイン領域からの少数キャリアを吸収し、 上記第２導電型の上記第１のウェル領域と上記第２導電
   型の上記第２のウェル領域との間に絶縁物領域を形成す
   ることにより、上記少数キャリアの上記第２のウェル領
   域から上記第１のウェル領域への通過を防止し、 ２００Ｋ以下の温度範囲で上記信号処理回路および上記
   供給制御手段を動作させることを特徴とする半導体装
   置。
2. 【請求項２】上記電荷保持用の上記回路節点としての上
   記第１導電型の上記第１の不純物領域直下の上記第２導
   電型の上記第１のウェル領域に上記第２導電型の高不純
   物濃度埋め込み層を形成することにより、少数キャリア
   の上記電荷保持用の上記回路節点への到達を軽減したこ
   とを特徴とする特許請求の範囲第１項に記載の半導体装
   置。
3. 【請求項３】上記電荷保持用の上記回路節点はメモリ・
   アレー領域に形成され、 上記飽和動作を行う上記ＭＯＳトランジスタは周辺回路
   領域に形成され、 上記メモリ・アレー領域と上記周辺回路領域とは上記絶
   縁物領域により分離されてなることを特徴とする特許請
   求の範囲第１項もしくは第２項に記載の半導体装置。