JPH0653946A - クロック断検出回路 - Google Patents
クロック断検出回路Info
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- JPH0653946A JPH0653946A JP4205404A JP20540492A JPH0653946A JP H0653946 A JPH0653946 A JP H0653946A JP 4205404 A JP4205404 A JP 4205404A JP 20540492 A JP20540492 A JP 20540492A JP H0653946 A JPH0653946 A JP H0653946A
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- inverter
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Abstract
(57)【要約】
【目的】 本発明はクロック断検出回路に関し、クロッ
ク断の検出を確実に行いアラームを発出することを目的
とする。 【構成】 電源VDD 側に並列に接続された第１，３の定
電流源IS1,3 と、上記定電流源に接続された第１，３の
スイッチSW1,3 と、接地側に並列に接続された第２，４
の定電流源IS2,4 と、上記定電流源に接続された第２，
４のスイッチSW2,4 と、入力側でクロックを受け出力側
を第１，２のスイッチに接続した第１のインバータINV1
と、入力側を第１，２のスイッチに接続し出力側をゲー
ト回路に接続した第２のインバータINV2と、入力側を第
３，４のスイッチに接続し出力側をゲート回路に接続し
た第３のインバータINV3と、一方を第２のインバータの
入力側に接続し、他方を第２の電源に接続した第１のコ
ンデンサC1と、一方を第３のインバータの入力側に接続
し、他方を第２の電源に接続した第２のコンデンサC2と
により構成される。
ク断の検出を確実に行いアラームを発出することを目的
とする。 【構成】 電源VDD 側に並列に接続された第１，３の定
電流源IS1,3 と、上記定電流源に接続された第１，３の
スイッチSW1,3 と、接地側に並列に接続された第２，４
の定電流源IS2,4 と、上記定電流源に接続された第２，
４のスイッチSW2,4 と、入力側でクロックを受け出力側
を第１，２のスイッチに接続した第１のインバータINV1
と、入力側を第１，２のスイッチに接続し出力側をゲー
ト回路に接続した第２のインバータINV2と、入力側を第
３，４のスイッチに接続し出力側をゲート回路に接続し
た第３のインバータINV3と、一方を第２のインバータの
入力側に接続し、他方を第２の電源に接続した第１のコ
ンデンサC1と、一方を第３のインバータの入力側に接続
し、他方を第２の電源に接続した第２のコンデンサC2と
により構成される。
Description
【０００１】
【産業上の利用分野】本発明はクロック検出回路に関
し、特に、デジタル通信システムにおいて、主装置を同
期動作させるためのクロックの異常状態を検出するクロ
ック断検出回路に関する。
し、特に、デジタル通信システムにおいて、主装置を同
期動作させるためのクロックの異常状態を検出するクロ
ック断検出回路に関する。
【０００２】
【従来の技術】図４はクロック検出回路の接続説明図で
ある。主装置は、例えば、デジタル交換機等の装置であ
り、基準クロック源から入力されるクロックＣＬＫによ
り、データ転送等の同期動作を行う。クロック断検出回
路は、図示のようにクロックＣＬＫを監視するためにク
ロック供給線と主装置の間に接続されており、主装置に
送出されるクロックＣＬＫが何らかの要因により、ハイ
（Ｈ）レベルのまま、若しくはロー（Ｌ）レベルのまま
で変化しない異常状態を検出する。このようなクロック
の異常状態を「クロック断」と称する。当然、このよう
なクロック断状態は主装置にとって所定の同期動作が不
可能となるのでその内部に誤動作を生じることになる。
従って、クロック断検出回路はこのようなクロック断を
早期に発見して主装置にアラームＡＬＭを発生する必要
がある。
ある。主装置は、例えば、デジタル交換機等の装置であ
り、基準クロック源から入力されるクロックＣＬＫによ
り、データ転送等の同期動作を行う。クロック断検出回
路は、図示のようにクロックＣＬＫを監視するためにク
ロック供給線と主装置の間に接続されており、主装置に
送出されるクロックＣＬＫが何らかの要因により、ハイ
（Ｈ）レベルのまま、若しくはロー（Ｌ）レベルのまま
で変化しない異常状態を検出する。このようなクロック
の異常状態を「クロック断」と称する。当然、このよう
なクロック断状態は主装置にとって所定の同期動作が不
可能となるのでその内部に誤動作を生じることになる。
従って、クロック断検出回路はこのようなクロック断を
早期に発見して主装置にアラームＡＬＭを発生する必要
がある。
【０００３】図５は従来のクロック断検出回路の一例で
ある。図示のように、この回路は２つのコンパレータＣ
ＯＭ１，ＣＯＭ２と、排他的ＮＯＲゲート（ＥＮＯＲ）
で構成される。Vref1, Vref2は各々コンパレータの一方
の入力に供給される基準電圧である。クロックＣＬＫは
図４の入力クロックに対応し、アラームＡＬＭはクロッ
ク断を検出すると主装置に供給される。
ある。図示のように、この回路は２つのコンパレータＣ
ＯＭ１，ＣＯＭ２と、排他的ＮＯＲゲート（ＥＮＯＲ）
で構成される。Vref1, Vref2は各々コンパレータの一方
の入力に供給される基準電圧である。クロックＣＬＫは
図４の入力クロックに対応し、アラームＡＬＭはクロッ
ク断を検出すると主装置に供給される。
【０００４】後述するように、コンパレータＣＯＭ１，
ＣＯＭ２の負側の電位Ｖと各基準電圧Vref1, Vref2との
大小関係により、正常なクロックか、Ｈレベルのままの
異常状態か、Ｌレベルのままの異常状態か、を判定する
もので、後者の２つの異常の場合にＥＮＯＲゲートから
アラームＡＬＭを発出することになる。また、後述する
ようにゲート回路の種類により、ＨレベルでアラームＡ
ＬＭを発出するか、ＬレベルでアラームＡＬＭを発出す
るか、区別することができる。
ＣＯＭ２の負側の電位Ｖと各基準電圧Vref1, Vref2との
大小関係により、正常なクロックか、Ｈレベルのままの
異常状態か、Ｌレベルのままの異常状態か、を判定する
もので、後者の２つの異常の場合にＥＮＯＲゲートから
アラームＡＬＭを発出することになる。また、後述する
ようにゲート回路の種類により、ＨレベルでアラームＡ
ＬＭを発出するか、ＬレベルでアラームＡＬＭを発出す
るか、区別することができる。
【０００５】図６は図５構成のアラーム発出／非発出の
説明図である。初期条件として電位ＶはVref1 及び Vre
f2の中点に設定されている。このような条件において、
クロックＣＬＫが、図示のようなＨ／Ｌを繰り返す形状
で正常に入力されているときは、Ｖ点の電位はVref1 と
Vref2 ( 但し、Vref1 ＞ Vref2 ) の中点にあるから、
ＥＮＯＲゲートの一方の入力Ａ１はＨレベル、他方の入
力Ａ２はＬレベルとなり、ＥＮＯＲゲートの出力はＬレ
ベルとなりアラームＡＬＭは発出されない（非発出とな
る）。
説明図である。初期条件として電位ＶはVref1 及び Vre
f2の中点に設定されている。このような条件において、
クロックＣＬＫが、図示のようなＨ／Ｌを繰り返す形状
で正常に入力されているときは、Ｖ点の電位はVref1 と
Vref2 ( 但し、Vref1 ＞ Vref2 ) の中点にあるから、
ＥＮＯＲゲートの一方の入力Ａ１はＨレベル、他方の入
力Ａ２はＬレベルとなり、ＥＮＯＲゲートの出力はＬレ
ベルとなりアラームＡＬＭは発出されない（非発出とな
る）。
【０００６】一方、クロックＣＬＫが異常で変化せずに
Ｈレベルに固定の時、Ｖ点の電位はVref1 及びVref2 よ
り高くなるので、Ａ１及びＡ２は共にＬレベルとなり、
従ってＥＮＯＲゲートの出力はＨレベルとなり、アラー
ムＡＬＭを発出する。さらに、クロックＣＬＫが異常で
変化せずにＬレベルに固定の時、Ｖ点の電位はVref1 及
びVref2 より低くなるので、Ａ１及びＡ２は共にＨレベ
ルとなり、従ってＥＮＯＲゲートの出力はＨレベルとな
り、アラームＡＬＭを発出する。
Ｈレベルに固定の時、Ｖ点の電位はVref1 及びVref2 よ
り高くなるので、Ａ１及びＡ２は共にＬレベルとなり、
従ってＥＮＯＲゲートの出力はＨレベルとなり、アラー
ムＡＬＭを発出する。さらに、クロックＣＬＫが異常で
変化せずにＬレベルに固定の時、Ｖ点の電位はVref1 及
びVref2 より低くなるので、Ａ１及びＡ２は共にＨレベ
ルとなり、従ってＥＮＯＲゲートの出力はＨレベルとな
り、アラームＡＬＭを発出する。
【０００７】
【発明が解決しようとする課題】ところで、図５のクロ
ック断検出回路を全てトランジスタで構成したとき、か
なり大規模となる問題がある。また、しきい値レベル、
即ち、Vref1 及びVref2を、クロックＣＬＫのＨレベル
又はＬレベル付近に設定すると、外部ノイズ等の影響を
受けやすくなり、コンパレータの比較動作が不安定にな
る問題がある。
ック断検出回路を全てトランジスタで構成したとき、か
なり大規模となる問題がある。また、しきい値レベル、
即ち、Vref1 及びVref2を、クロックＣＬＫのＨレベル
又はＬレベル付近に設定すると、外部ノイズ等の影響を
受けやすくなり、コンパレータの比較動作が不安定にな
る問題がある。
【０００８】本発明の目的は、回路の規模を出来るだけ
小型化し、かつクロック断の検出を確実に行いアラーム
を発出することができるクロック断検出回路を提供する
ことにある。
小型化し、かつクロック断の検出を確実に行いアラーム
を発出することができるクロック断検出回路を提供する
ことにある。
【０００９】
【課題を解決するための手段及び作用】図１は本発明の
基本構成図である。図示のように、本発明のクロック断
検出回路は、第１乃至第４の４つの定電流源（ＩＳ１〜
４）と、これらに接続された第１乃至第４のスイッチ
（ＳＷ１〜４）と、第１乃至第３の３つのインバータ
（ＩＮＶ１〜３）と、第１及び第２のコンデンサ（Ｃ
１，Ｃ２）と、ゲート回路（ＯＲ，ＮＯＲ等）で構成さ
れている。
基本構成図である。図示のように、本発明のクロック断
検出回路は、第１乃至第４の４つの定電流源（ＩＳ１〜
４）と、これらに接続された第１乃至第４のスイッチ
（ＳＷ１〜４）と、第１乃至第３の３つのインバータ
（ＩＮＶ１〜３）と、第１及び第２のコンデンサ（Ｃ
１，Ｃ２）と、ゲート回路（ＯＲ，ＮＯＲ等）で構成さ
れている。
【００１０】図示の例では、ゲート回路はＯＲゲートで
あるが、後述するように、ＮＯＲ，ＡＮＤ，ＮＡＮＤ，
ＥＯＲ，ＥＮＯＲ等を使用することができる。また、Ｖ
ＤＤは供給電圧であり、第１の電源である。なお、第２
の電源は接地（ＧＮＤ）である。また、Ｉ１〜Ｉ４は各
スイッチＳＷを流れる電流である。この場合Ｉ１，Ｉ３
はコンデンサＣ１，Ｃ２への充電電流でありＩ２，Ｉ４
はコンデンサＣ１，Ｃ２からの放電電流である。
あるが、後述するように、ＮＯＲ，ＡＮＤ，ＮＡＮＤ，
ＥＯＲ，ＥＮＯＲ等を使用することができる。また、Ｖ
ＤＤは供給電圧であり、第１の電源である。なお、第２
の電源は接地（ＧＮＤ）である。また、Ｉ１〜Ｉ４は各
スイッチＳＷを流れる電流である。この場合Ｉ１，Ｉ３
はコンデンサＣ１，Ｃ２への充電電流でありＩ２，Ｉ４
はコンデンサＣ１，Ｃ２からの放電電流である。
【００１１】
【表１】
【００１２】表１は各スイッチＳＷの動作状態を示し、
スイッチへの入力がＨレベルのときに、スイッチＳＷ
１，ＳＷ３はオフし、ＳＷ２，ＳＷ４はオンとなり、ス
イッチへの入力がＬレベルのときにスイッチＳＷ１，Ｓ
Ｗ３はオンし、ＳＷ２，ＳＷ４はオフとなる動作を有す
る。即ち、スイッチＳＷ１，ＳＷ３とスイッチＳＷ２，
ＳＷ４は常に逆の動作を行うようなスイッチを設ける。
スイッチへの入力がＨレベルのときに、スイッチＳＷ
１，ＳＷ３はオフし、ＳＷ２，ＳＷ４はオンとなり、ス
イッチへの入力がＬレベルのときにスイッチＳＷ１，Ｓ
Ｗ３はオンし、ＳＷ２，ＳＷ４はオフとなる動作を有す
る。即ち、スイッチＳＷ１，ＳＷ３とスイッチＳＷ２，
ＳＷ４は常に逆の動作を行うようなスイッチを設ける。
【００１３】
【表２】
【００１４】表２はゲート回路にＯＲゲートを使用した
ときの各点における真理値表である。初期条件として、
Ｉ１＞Ｉ２，Ｉ３＞Ｉ４とし、クロックＣＬＫがＨレベ
ルのときＳＷ１及びＳＷ４がオン、クロックＣＬＫがＬ
レベルのときＳＷ２及びＳＷ３がオンとする。表２に示
すように、クロックＣＬＫが入力されているとき、Ｉ１
＞Ｉ２，Ｉ３＞Ｉ４なので、コンデンサＣ１及びＣ２に
は電荷がたまり、Ｖ１，Ｖ２の電位はＨレベルになる。
従って、Ａ１，Ａ２はＬレベルとなり、アラームＡＬＭ
は非発出となる。
ときの各点における真理値表である。初期条件として、
Ｉ１＞Ｉ２，Ｉ３＞Ｉ４とし、クロックＣＬＫがＨレベ
ルのときＳＷ１及びＳＷ４がオン、クロックＣＬＫがＬ
レベルのときＳＷ２及びＳＷ３がオンとする。表２に示
すように、クロックＣＬＫが入力されているとき、Ｉ１
＞Ｉ２，Ｉ３＞Ｉ４なので、コンデンサＣ１及びＣ２に
は電荷がたまり、Ｖ１，Ｖ２の電位はＨレベルになる。
従って、Ａ１，Ａ２はＬレベルとなり、アラームＡＬＭ
は非発出となる。
【００１５】一方、ＣＬＫがＨレベルで固定の時、ＳＷ
１はオン、ＳＷ２はオフ、ＳＷ３はオフ、ＳＷ４はオン
となり、Ｖ１はＨレベルでＶ２はＬレベルになり、従っ
て、Ａ１はＬレベル、Ａ２はＨレベルとなる。ＡＬＭは
発出となる。さらに、ＣＬＫがＬレベルで固定の時、Ｓ
Ｗ１はオフ、ＳＷ２はオン、ＳＷ３はオン、ＳＷ４はオ
フとなり、Ｖ１はＬレベルでＶ２はＨレベルになる。従
って、Ａ１はＨレベル、Ａ２はＬレベルとなり、ＡＬＭ
は発出となる。
１はオン、ＳＷ２はオフ、ＳＷ３はオフ、ＳＷ４はオン
となり、Ｖ１はＨレベルでＶ２はＬレベルになり、従っ
て、Ａ１はＬレベル、Ａ２はＨレベルとなる。ＡＬＭは
発出となる。さらに、ＣＬＫがＬレベルで固定の時、Ｓ
Ｗ１はオフ、ＳＷ２はオン、ＳＷ３はオン、ＳＷ４はオ
フとなり、Ｖ１はＬレベルでＶ２はＨレベルになる。従
って、Ａ１はＨレベル、Ａ２はＬレベルとなり、ＡＬＭ
は発出となる。
【００１６】
【表３】
【００１７】表３はゲート回路がＡＮＤゲートの場合の
真理値表である。この場合の初期条件として、Ｉ１＜Ｉ
２，Ｉ３＜Ｉ４とする。前述と同様の考え方により、ク
ロックＣＬＫが正常なときはＡ１，Ａ２は共にＨレベル
となり、アラームＡＬＭは非発出となる。一方、クロッ
クＣＬＫがＨレベルに固定の時は、Ａ１はＬレベル、Ａ
２はＨレベルとなるので、アラームＡＬＭを発出する。
さらに、クロックＣＬＫがＬレベルに固定の時は、Ａ１
はＨレベル、Ａ２はＬレベルとなるので、アラームＡＬ
Ｍを発出する。
真理値表である。この場合の初期条件として、Ｉ１＜Ｉ
２，Ｉ３＜Ｉ４とする。前述と同様の考え方により、ク
ロックＣＬＫが正常なときはＡ１，Ａ２は共にＨレベル
となり、アラームＡＬＭは非発出となる。一方、クロッ
クＣＬＫがＨレベルに固定の時は、Ａ１はＬレベル、Ａ
２はＨレベルとなるので、アラームＡＬＭを発出する。
さらに、クロックＣＬＫがＬレベルに固定の時は、Ａ１
はＨレベル、Ａ２はＬレベルとなるので、アラームＡＬ
Ｍを発出する。
【００１８】
【実施例】図２は本発明によるクロック断検出回路の一
実施例構成図である。図中、本例はゲート回路としてＮ
ＡＮＤゲートを用いた場合である。ＴＰ０１，ＴＰ０
２，ＴＰ０５，Ｒ１，ＴＮ０１，ＴＮ０２，ＴＮ０５は
定電流源回路であり、図１のＩＳ１〜ＩＳ４に対応す
る。ＴＰ０３，ＴＮ０３，ＴＰ０６，ＴＮ０６はスイッ
チ回路であり、図１のスイッチＳＷ１〜４に対応する。
また、ＴＰ０４，ＴＮ０４，ＴＰ０７，ＴＮ０７はイン
バータ回路である。これらのトランジスタは何れもＭＯ
ＳＦＥＴであり、“ＴＰ”はＰＮＰタイプを、“ＴＮ”
はＮＰＮタイプを示す。周知のように、前者はそのゲー
トがＨレベルのときにオンし、後者はそのゲートがＬレ
ベルのときにオンする。
実施例構成図である。図中、本例はゲート回路としてＮ
ＡＮＤゲートを用いた場合である。ＴＰ０１，ＴＰ０
２，ＴＰ０５，Ｒ１，ＴＮ０１，ＴＮ０２，ＴＮ０５は
定電流源回路であり、図１のＩＳ１〜ＩＳ４に対応す
る。ＴＰ０３，ＴＮ０３，ＴＰ０６，ＴＮ０６はスイッ
チ回路であり、図１のスイッチＳＷ１〜４に対応する。
また、ＴＰ０４，ＴＮ０４，ＴＰ０７，ＴＮ０７はイン
バータ回路である。これらのトランジスタは何れもＭＯ
ＳＦＥＴであり、“ＴＰ”はＰＮＰタイプを、“ＴＮ”
はＮＰＮタイプを示す。周知のように、前者はそのゲー
トがＨレベルのときにオンし、後者はそのゲートがＬレ
ベルのときにオンする。
【００１９】クロックＣＬＫがＨレベルの時、コンデン
サＣ１は、電流Ｉ１により電源電圧ＶＤＤレベルまで充
電されるが、コンデンサＣ２は電流Ｉ４によりＧＮＤレ
ベルまで放電される。この動作に従って、Ｖ１点及びＶ
２点の電圧がインバータ回路のしきい値と比較され、出
力信号のＡ１，Ａ２のＨ／Ｌレベルが決定され、これを
受けるＮＡＮＤゲートにより、ＡＬＭの発出、非発出が
決定される。クロックＣＬＫがＬレベルの時は、各ポイ
ントの出力は反転するが同様に動作するので説明を省略
する。
サＣ１は、電流Ｉ１により電源電圧ＶＤＤレベルまで充
電されるが、コンデンサＣ２は電流Ｉ４によりＧＮＤレ
ベルまで放電される。この動作に従って、Ｖ１点及びＶ
２点の電圧がインバータ回路のしきい値と比較され、出
力信号のＡ１，Ａ２のＨ／Ｌレベルが決定され、これを
受けるＮＡＮＤゲートにより、ＡＬＭの発出、非発出が
決定される。クロックＣＬＫがＬレベルの時は、各ポイ
ントの出力は反転するが同様に動作するので説明を省略
する。
【００２０】図３は本発明のアラームを発出する出力段
をゲート回路とした構成図であり、表４は各定電流源の
電流Ｉ１〜Ｉ４の大小関係とゲート回路の具体例を示す
真理値表である。図３の回路動作は図１と同様であるか
ら説明を省略する。即ち、図１はゲート回路をＯＲゲー
トにした例である。
をゲート回路とした構成図であり、表４は各定電流源の
電流Ｉ１〜Ｉ４の大小関係とゲート回路の具体例を示す
真理値表である。図３の回路動作は図１と同様であるか
ら説明を省略する。即ち、図１はゲート回路をＯＲゲー
トにした例である。
【００２１】
【表４】
【００２２】表４はゲート回路が種々の場合の一覧表で
ある。ＨレベルでアラームＡＬＭを発出させるためには
ＯＲ，ＡＮＤ，ＥＯＲゲートを使用する。また、Ｌレベ
ルでアラームＡＬＭを発出させるためには、ＮＯＲ，Ｎ
ＡＮＤ，ＥＮＯＲゲートを使用する。具体的には以下の
ようになる。表４のは、図１の例に対応し、Ｉ１＞Ｉ
２，Ｉ３＞Ｉ４の場合で、ゲート回路がＯＲゲートの場
合である。この場合にはアラームＡＬＭはＨレベルで発
出する。また、アラームＡＬＭをＬレベルで発出するた
めには、ゲート回路をＮＯＲゲートにすればよい。
ある。ＨレベルでアラームＡＬＭを発出させるためには
ＯＲ，ＡＮＤ，ＥＯＲゲートを使用する。また、Ｌレベ
ルでアラームＡＬＭを発出させるためには、ＮＯＲ，Ｎ
ＡＮＤ，ＥＮＯＲゲートを使用する。具体的には以下の
ようになる。表４のは、図１の例に対応し、Ｉ１＞Ｉ
２，Ｉ３＞Ｉ４の場合で、ゲート回路がＯＲゲートの場
合である。この場合にはアラームＡＬＭはＨレベルで発
出する。また、アラームＡＬＭをＬレベルで発出するた
めには、ゲート回路をＮＯＲゲートにすればよい。
【００２３】表４のは、Ｉ１＜Ｉ２，Ｉ３＜Ｉ４の場
合であり、アラームＡＬＭをＨレベルで発出するために
はゲート回路をＡＮＤゲートとし、アラームＡＬＭをＬ
レベルで発出するためにはゲート回路をＮＡＮＤゲート
にすればよい。表４の及びは、Ｉ１＞Ｉ２，Ｉ３＜
Ｉ４の場合、若しくはＩ１＜Ｉ２，Ｉ３＞Ｉ４の場合で
あり、アラームＡＬＭをＨレベルで発出するためにはゲ
ート回路をＥＯＲゲートとし、アラームＡＬＭをＬレベ
ルで発出とするためにはゲート回路をＥＮＯＲゲートに
すれがよい。
合であり、アラームＡＬＭをＨレベルで発出するために
はゲート回路をＡＮＤゲートとし、アラームＡＬＭをＬ
レベルで発出するためにはゲート回路をＮＡＮＤゲート
にすればよい。表４の及びは、Ｉ１＞Ｉ２，Ｉ３＜
Ｉ４の場合、若しくはＩ１＜Ｉ２，Ｉ３＞Ｉ４の場合で
あり、アラームＡＬＭをＨレベルで発出するためにはゲ
ート回路をＥＯＲゲートとし、アラームＡＬＭをＬレベ
ルで発出とするためにはゲート回路をＥＮＯＲゲートに
すれがよい。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
図５に示す従来の如きコンパレータ及びしきい値電圧
を除去することができ、クロックの入力レベルも高いの
で外部ノイズを受けにくく、正確にクロック断を検出し
てアラームを発出することができる。さらに、回路規模
を簡素化し小型化することが可能である。
図５に示す従来の如きコンパレータ及びしきい値電圧
を除去することができ、クロックの入力レベルも高いの
で外部ノイズを受けにくく、正確にクロック断を検出し
てアラームを発出することができる。さらに、回路規模
を簡素化し小型化することが可能である。
【図１】本発明の基本構成図である。
【図２】本発明のクロック断検出回路の一実施例構成図
である。
である。
【図３】本発明の出力断をゲート回路とした実施例構成
図である。
図である。
【図４】クロック検出回路の接続説明図である。
【図５】従来のクロック断検出回路の一例である。
【図６】図５構成のアラーム発出／非発出の説明図であ
る。
る。
ＩＳ１〜４…定電流源 ＳＷ１〜４…スイッチ ＩＮＶ１〜３…インバータ回路 ＴＰ０１〜０７…ＰＮＰトランジスタ ＴＮ０１〜０７…ＮＰＮトランジスタ
Claims (5)
- 【請求項１】 入力されるクロックの異常を検出するク
ロック断検出回路において、 第１の電源（ＶＤＤ）側に並列に接続された第１及び第
３の定電流源（ＩＳ１，ＩＳ３）と、 前記第１及び第３の定電流源の各々に接続された第１及
び第３のスイッチ（ＳＷ１，ＳＷ３）と、 第２の電源（ＧＮＤ）側に並列に接続された第２及び第
４の定電流源（ＩＳ２，ＩＳ４）と、 前記第２及び第４の定電流源の各々に接続された第２及
び第４のスイッチ（ＳＷ２，ＳＷ４）と、 入力側で前記クロック（ＣＬＫ）を受け、出力側を前記
第１及び第２のスイッチに接続した第１のインバータ
（ＩＮＶ１）と、 入力側を前記第１及び第２のスイッチに接続し、出力側
をゲート回路に接続した第２のインバータ（ＩＮＶ２）
と、 入力側を第３及び第４のスイッチに接続し、出力側を前
記ゲート回路に接続した第３のインバータ（ＩＮＶ３）
と、 一方の端子を前記第２のインバータの入力側に接続し、
他方の端子を前記第２の電源に接続した第１のコンデン
サ（Ｃ１）と、 一方の端子を前記第３のインバータの入力側に接続し、
他方の端子を前記第２の電源に接続した第２のコンデン
サ（Ｃ２）と、 前記第２のインバータの出力と前記第３のインバータの
出力とを受け、アラーム（ＡＬＭ）を発出する前記ゲー
ト回路とを備え、 前記第１乃至第４の定電流源（ＩＳ）を前記第１乃至第
４のスイッチ（ＳＷ）により切り換えて前記第１及び第
２のコンデンサを充電し、前記第１乃至第３のインバー
タ及び前記ゲート回路を介してクロック断検出を行うこ
とを特徴とするクロック断検出回路。 - 【請求項２】 前記コンデンサへの充電電流と前記コン
デンサからの放電電流の大小関係を変えることにより、
前記クロックの周波数に無関係に前記アラームの発出及
び非発出時間を可変するようにした請求項１に記載のク
ロック断検出回路。 - 【請求項３】 前記第１及び第２のコンデンサの容量値
を変化させることにより、前記クロックの周波数に無関
係に前記アラームの発出及び非発出時間を可変するよう
にした請求項１に記載のクロック断検出回路。 - 【請求項４】 前記第１乃至第３のインバータのしきい
値電圧を変化させることにより、前記クロックの周波数
に無関係に前記アラームの発出及び非発出時間を可変す
るようにした請求項１に記載のクロック断検出回路。 - 【請求項５】 前記第１及び第２のコンデンサへの充電
電流と前記コンデンサからの放電電流の大小関係に応じ
て、前記ゲート回路の論理ゲートを変えるようにした請
求項１に記載のクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205404A JP2778611B2 (ja) | 1992-07-31 | 1992-07-31 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205404A JP2778611B2 (ja) | 1992-07-31 | 1992-07-31 | クロック断検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653946A true JPH0653946A (ja) | 1994-02-25 |
| JP2778611B2 JP2778611B2 (ja) | 1998-07-23 |
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Family Applications (1)
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| JP4205404A Expired - Fee Related JP2778611B2 (ja) | 1992-07-31 | 1992-07-31 | クロック断検出回路 |
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| JP (1) | JP2778611B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341997A (ja) * | 2004-05-31 | 2005-12-15 | Samii Kk | 遊技機 |
| JP2012075076A (ja) * | 2010-09-29 | 2012-04-12 | Samsung Electro-Mechanics Co Ltd | パルス幅に応じて動作するシュミットトリガー回路 |
-
1992
- 1992-07-31 JP JP4205404A patent/JP2778611B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341997A (ja) * | 2004-05-31 | 2005-12-15 | Samii Kk | 遊技機 |
| JP2012075076A (ja) * | 2010-09-29 | 2012-04-12 | Samsung Electro-Mechanics Co Ltd | パルス幅に応じて動作するシュミットトリガー回路 |
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| Publication number | Publication date |
|---|---|
| JP2778611B2 (ja) | 1998-07-23 |
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