JPH0653822A

JPH0653822A - ダブルｐｌｌ装置

Info

Publication number: JPH0653822A
Application number: JP4225104A
Authority: JP
Inventors: Motoshige Mizuno; 幹滋水野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-31
Filing date: 1992-07-31
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】外来的なＣビットの設定ミスによって誤動作
するということのないＷＰＬＬ回路を提供する。【構成】外来的なＣビットインターフェース回路の代
わりに、第１のＰＬＬのサンプリングクロック、あるい
はその分周出力を電圧に変換するＦＶコンバータ１７
と、その出力の電圧比較を行うウインドウコンパレータ
１８とからなるｆｓ情報生成回路１６を用いた構成とす
る。【効果】実際のサンプリングクロックとｆｓ情報の間
にミスマッチが生じることがなく、正常な動作を行うこ
とのできるＷＰＬＬ装置が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はダブルＰＬＬ装置に関
し、特にディジタル信号を受け、該ディジタル信号から
クロック成分を抽出し、該クロック信号に同期したディ
ジタル信号を出力する第１段目のＰＬＬ (Phase Locked
Loop)回路と、該第１段目のＰＬＬ回路で抽出したクロ
ック信号により、ジッター成分の少ないクロック信号で
該第１段目のＰＬＬ回路の出力であるディジタル信号を
同期させる第２段目のＰＬＬ回路とから構成されるダブ
ルＰＬＬ装置 (以後ＷＰＬＬ装置と称す) に関するもの
である。

【０００２】

【従来の技術】図６は従来の２つのＰＬＬ回路から構成
されるＷＰＬＬ装置のブロック図である。このＷＰＬＬ
装置は、ジッター成分の少ない高精度なクロック信号を
必要とするディジタル音声信号処理を行う場合によく用
いられる。ディジタル音声信号は、ディジタル信号入力
端子１に入力される。データインタフェース回路２は、
ＶＣＯ (Voltage Controlled Oscillator)３で発生した
クロック信号を、分周器４で所定の周波数まで分周した
クロック信号を用い、ディジタル信号入力端子１から入
力したディジタル音声信号に所定の処理を施して出力さ
せる。反転間隔検出回路５は、ディジタル信号入力端子
１からのディジタル音声信号が、“Ｌ”から“Ｈ”、あ
るいは“Ｈ”から“Ｌ”に変化する反転間隔を検出す
る。分周器６は、反転間隔検出回路５の出力を受け所定
の周波数まで分周する。位相比較器７は、ＶＣＯ３の出
力を分周した分周器４の出力信号と、反転間隔検出回路
５の出力を分周した分周器６の出力信号とを受け、分周
器４の出力信号の位相に対し、分周器６の出力信号の位
相の方が進んでいる場合に“Ｌ”（あるいは“Ｈ”）を
出力し、分周器４の出力信号の位相に対し、分周器６の
出力信号の位相の方が遅れている場合に“Ｈ”（あるい
は“Ｌ”）を出力する。フィルタ回路８は、位相比較器
７の出力を受け不用な帯域を除去するローパスフィルタ
で、その出力はＶＣＯ３に入力する。太い実線で囲んだ
１００は、第１段目のＰＬＬ回路を示すブロックで、デ
ータインタフェース回路２，ＶＣＯ３，分周器４，反転
間隔検出回路５，分周器６，位相比較器７，フィルタ回
路８，およびＣビットインタフェース回路９から構成さ
れる。

【０００３】データインタフェース回路１２は、データ
インタフェース回路２の出力を受け、ＶＣＸＯ（Voltag
e Controlled Oscillator)１０の出力を分周器１１で分
周したクロック信号に同期したディジタル音声信号を発
生し、ディジタル信号出力端子１５に出力する。位相比
較器１３はＶＣＸＯ１０出力を分周器１１で分周した信
号とＶＣＯ３出力を分周器４で分周した信号を受け、Ｖ
ＣＸＯ１０出力を分周した信号の位相に対しＶＣＯ３出
力を分周した信号の位相が進んでいる場合は、“Ｌ”
（あるいは“Ｈ”）を出力し、ＶＣＸＯ１０出力を分周
した信号の位相に対しＶＣＯ３出力を分周した信号の位
相が遅れている場合は、“Ｈ”（あるいは“Ｌ”）を出
力する。フィルタ回路１４は、位相比較器１３の出力を
受け不用な帯域を除去するローパスフィルタで、その出
力はＶＣＸＯ１０に入力する。点線で囲んだ１０２は、
第２段目のＰＬＬ回路のブロックを示し、データインタ
フェース回路１２，ＶＣＸＯ１０，分周器１１，位相比
較器１３，およびフィルタ回路１４から構成される。

【０００４】次に従来例の動作について説明する。ディ
ジタル入力端子１から日本電子機械工業会規格（ＣＰ−
３４０）に規定されたフォーマットでディジタル音声信
号が入力するものとする。日本電子機械工業会規格（Ｃ
Ｐ−３４０）は、ディジタルオーディオ機器間の相互接
続に用いるシリアル，自己同期伝送方式のインターフェ
ースについて規定されたものである。日本電子機械工業
会規格（ＣＰ−３４０）で規定されている自己同期伝送
可能なシリアルデータ、つまりディジタル入力端子１に
入力するディジタル音声信号は、２つの連続した２進数
からなるシンボルでデータビットが表現され、伝送され
るデータビットが“０”であれば、該シンボルは、２番
目の２進数が最初の２進数の状態を維持する“００”ま
たは“１１”であり、伝送されるビットが“１”であれ
ば、該シンボルは、２番目の２進数が最初の２進数の状
態を変化する“０１”または“１０”であり、かつシン
ボルの最初の２進数の状態は先行するシンボルの２番目
の２進数の状態と必ず異なるものとなるバイフェーズマ
ーク方式で変調されている。つまり、バイフェーズマー
ク変調されたディジタル音声信号は、２種類の周波数し
か存在しないことになり、反転間隔検出回路５はこの周
波数を抽出することにより、分周器６に入力する所定の
周波数のクロックを出力する。反転間隔検出回路５の出
力を受けた分周器６は、所定の周波数になるまで分周
し、位相比較器７に入力する。ＶＣＯ３は、フィルタ回
路８の出力を受け、所定の周波数で発振する電圧制御発
振器で、その出力は分周器４に入力される。分周器４は
ＶＣＯ３の出力を所定の周波数に分周し、その出力は位
相比較器７と位相比較器１３とに入力される。位相比較
器７は分周器４の出力信号の位相と分周器６の出力信号
の位相を比較し、分周器４の出力信号の位相が分周器６
の出力信号の位相よりも進んでいる場合は“Ｌ”（ある
いは“Ｈ”）を出力し、分周器４の出力信号の位相が分
周器６の出力信号の位相より遅れている場合は、“Ｈ”
（あるいは“Ｌ”）を出力する。フィルタ回路８は、Ｖ
ＣＯ３を制御するのに不用な帯域を除去するローパスフ
ィルタで、位相比較器７の出力を受け高周波成分を除去
した後、ＶＣＯ３に入力する。ＶＣＯ３，分周器４，位
相比較器７，フィルタ回路８は、フィードバックループ
を形成し、ディジタル入力端子１から入力されたディジ
タル音声信号に同期するクロックを発生する。データイ
ンタフェース回路２は、該フィードバックループで発生
したクロックを用い、変調されているディジタル入力端
子１から入力するディジタル音声信号を復調したり、日
本電子機械工業会規格（ＣＰ−３４０）に規定されてい
るディジタル音声信号に含まれる冗長データの分離及び
制御を行い、ディジタル音声データのみを２段目のＰＬ
Ｌ回路１０２に出力する。Ｃビットインターフェース回
路９は，上記冗長データのうちチャネルステータスビッ
ト（以下Ｃビットと略す）に乗せられているサンプリン
グクロックの情報（以下ｆｓ情報と呼ぶことにする。）
を２ビットで表現されるディジタル値に変換し、ＶＣＸ
Ｏ１０に送信する。また、サンプリングクロックと、こ
の２ビットディジタル値信号は、便宜を図り

【０００５】

【表１】

【０００６】のように対応させているものとする。ここ
でサンプリングクロックとは、アナログ信号をディジタ
ル化する場合に必要なクロックであり、ＣＤ(Compact D
isc)やＤＡＴ(Digital Audio Taperecorder)、あるいは
ＢＳ(Broadcasting Satellite)チューナなどのディジタ
ルオーディオ機器では、３２kHz ，４４．１kHz ，４８
kHz の３種類が標準となっており、よって本ＷＰＬＬ装
置の場合もサンプリングクロックと記しておけば、特に
ことわらない限り、前記３種類のクロックのうちのいず
れかを指すものとする。また、分周器４から位相比較器
７と１３に送信されるクロック、あるいは分周器１１か
ら位相比較器１３に送信されるクロックはサンプリング
クロックと同等の値か、あるいはサンプリングクロック
の整数倍の値を持つ。ＶＣＸＯ１０は、フィルタ回路１
４の出力を受け所定の周波数で発振する電圧制御型発振
器で、該ＶＣＯ３よりジッター成分が少なくかつ水晶発
振器に近い精度で発振する。ＶＣＸＯ１０では上記３種
類のサンプリングクロックに対応した３種類の発振器を
備えており、Ｃビットインターフェース回路９から送信
されたｆｓ情報により発振器を切り換えている。分周器
１１は所定の周波数で発振しているＶＣＸＯ１０の出力
を受け、所定の周波数に分周し、位相比較器１３に入力
する。位相比較器１３は１段目のＰＬＬ回路１００の位
相比較器７と同じ様に動作する。位相比較器１３は、分
周器１１の出力信号と分周器４の出力信号を受け、分周
器１１の出力信号の位相が分周器４の出力信号の位相よ
り進んでいる場合は“Ｌ”（あるいは“Ｈ”）を出力
し、分周器１１の出力信号の位相が分周器４の出力信号
の位相より遅れている場合は、“Ｈ”（あるいは
“Ｌ”）を出力する。フィルタ回路１４はＶＣＸＯ１０
を制御するのに不用な帯域を除去するローパスフィルタ
で、位相比較器１３の出力を受け高調波成分を除去した
後、ＶＣＸＯ１０に入力する。ＶＣＸＯ１０，分周器１
１，位相比較器１３，フィルター回路１４は、フィード
バックループを構成し、第１段目のＰＬＬ回路１００の
データインタフェース回路２の出力に同期したクロック
を発生する。第２段目のＰＬＬ回路１０２のデータイン
タフェース回路１２は、第２段目のＰＬＬ回路１０２の
フィードバックループで発生したジッタ成分の少ないク
ロックを用い、第１段目のＰＬＬ回路のデータインタフ
ェース回路２の出力であるディジタル音声信号をリトリ
ガし、ディジタル出力端子１５に出力する。以上が通常
の動作であるが、この場合第１段目のＰＬＬから第２段
目のＰＬＬに送信するｆｓ情報は実際のサンプリングク
ロックとは全く独立なＣビットに乗せられるため、Ｃビ
ットに設定エラーがあった場合、第１段目のＰＬＬで正
常な動作をしているにもかかわらず、第２段目のＰＬＬ
に間違ったｆｓ情報が送信されてしまう。

【０００７】

【発明が解決しようとする課題】従来のＷＰＬＬ装置
は、以上のように構成されており、上述のように、ＷＰ
ＬＬ側では何も異常が無い場合でも、外来的なＣビット
の設定ミスがあるとこれのみが原因で正常な動作ができ
なくなってしまうという問題があった。

【０００８】本発明は、上記のような従来の問題点を解
決するためになされたもので、外来的なＣビットの設定
ミスのみに起因して正常な動作ができなくなってしまう
ことを防止することのできるＷＰＬＬ装置を提供するこ
とを目的としている。

【０００９】

【課題を解決するための手段】本発明にかかるＷＰＬＬ
装置は、第１段目のＰＬＬ回路で発生したサンプリング
クロック、あるいはサンプリングクロックの整数倍のク
ロックを用いて、ｆｓ情報を生成するｆｓ情報生成回路
を、第１段目のＰＬＬ回路と第２段目のＰＬＬ回路との
間に設けたものである。

【００１０】

【作用】本発明におけるＷＰＬＬ装置では、第１段目の
ＰＬＬ回路で発生したサンプリングクロック、あるいは
サンプリングクロックの整数倍のクロックを、ｆｓ情報
生成回路内部のＦＶコンバータにより周波数に比例した
電圧に変換し、その電圧をさらに次段のウインドウコン
パレータに送信し、さらにこのウインドウコンパレータ
にて、第２段目ＰＬＬの発振器の切り替えに使用する２
ビットのディジタル信号を発生させるから、外来的なＣ
ビットの設定ミスのみに起因して正常な動作ができなく
なることを回避できる。

【００１１】

【実施例】以下この発明の一実施例を図について説明す
る。実施例１．図１は、本発明の一実施例によるＷＰＬＬ装
置を示すブロック図である。図において、１はディジタ
ル信号を入力するディジタル入力端子、２はディジタル
入力端子１から入力したディジタル信号に対し、ＶＣＯ
３で発生させた信号を分周器４で所定の周波数まで分周
した信号を用いて、信号処理を行うデータインタフェー
ス回路である。５はディジタル入力端子１から入力した
ディジタル信号が、“Ｌ”から“Ｈ”あるいは“Ｈ”か
ら“Ｌ”と極性が反転する間隔を検出する反転間隔検出
回路、６は反転間隔検出回路５の出力を受け、所定の周
波数まで分周する分周器である。７は分周器４の出力と
分周器６の出力の位相を比較する位相比較器である。フ
ィルタ回路８は、位相比較器７の出力を受け不要な周波
数帯域を除去するローパスフィルタで構成されており、
その出力はＶＣＯ３に入力される。１２はデータインタ
フェース回路２の出力を、ＶＣＸＯ１０の出力を受け、
分周器１１で所定の周波数まで分周した信号を用いて信
号処理するデータインタフェース回路である。１３は分
周器１１の出力と分周器４の出力の位相を比較する位相
比較器である。フィルタ回路１４は、位相比較器１３の
出力を受け不要な周波数帯域を除去するローパスフィル
タで構成されており、その出力はＶＣＸＯ１０に入力さ
れる。また、従来例と大きく異なる点は、第１段目のＰ
ＬＬ装置に装備されていたＣビットインタフェース回路
９のかわりに、ｆｓ情報生成回路１６を第１段目のＰＬ
Ｌ回路１００と第２段目のＰＬＬ回路１０２との間に装
備していることである。

【００１２】図２はこのｆｓ情報生成回路１６のブロッ
ク構成図を示し、本ｆｓ情報生成回路１６は、ＦＶコン
バータ１７，ウインドウコンパレータ１８，そしてサン
プリングクロック入力端子１９，およびＶＣＸＯ１０の
発振器を制御する“Ｈ”もしくは“Ｌ”レベルのディジ
タル信号を出力する端子２０，２１を備えている。

【００１３】図３はＦＶコンバータ１７の回路例を示
し、これはカップリングコンデンサＣｐ２２，ダイオー
ドＤ１，Ｄ２からなるポンプ回路２３，および帰還抵抗
Ｒｆおよび帰還コンデンサＣｆを有する演算増幅器より
なる積分器２４より構成される。なお、２５はＦＶコン
バータ１７の出力端子と、ウインドウコンパレータ１８
の入力端子の両者を示すものである。

【００１４】図４はウインドウコンパレータ１８の回路
例を示し、閾値を可変抵抗ＶＲ１，ＶＲ２により制御で
きるコンパレータ２６，２７を装備している。なお２５
は先程説明したように、ＦＶコンバータ１７の出力端子
と、ウインドウコンパレータ１８の入力端子の両者を示
す。

【００１５】図５は、上記本発明の特徴であるｆｓ情報
生成回路１６を用いて、サンプリングクロックがＶＣＸ
Ｏ１０の発振器切替信号にまで変換される過程を示して
いる。２８は上から４８kHz ，４４．１KHz ，３２KHz
のサンプリングクロック、あるいはサンプリングクロッ
クの整数倍の周波数値を持つクロックを示す。ここで、
これらのクロックは、図５においては単に直観上の違い
を強調するために使用しており、周期や立ち上がり、立
ち下がりエッジの位置などは、実際のクロックとは全く
異なるものである。２９は電圧レベルを表現するために
用いたグラフであり、縦軸は電圧を示し、横軸は特にパ
ラメータの指定はしていない。３０は４８KHz のサンプ
リングクロック、あるいはその整数倍の周波数値を持つ
クロックのＦＶ変換後のレベルを表す。３１は４４．１
KHz のサンプリングクロック、あるいはその整数倍の周
波数値を持つクロックのＦＶ変換後のレベルを表す。３
２は３２KHz のサンプリングクロック、あるいはその整
数倍の周波数値をもつクロックのＦＶ変換後の電圧レベ
ルを表す。３３は電圧レベル３０と電圧レベル３１の間
に設定した、コンパレータ２６の閾値、３４は電圧レベ
ル３１と電圧レベル３２の間に設定した、コンパレータ
２７の閾値を示す。

【００１６】

【表２】

【００１７】また、表２にウインドウコンパレータ１８
により出力される２ビットのディジタル信号とサンプリ
ングの周波数との対応表である。

【００１８】次いで、図２、図３、図４、図５、図６を
用いて、動作について説明を行う。ＷＰＬＬの動作とし
ては従来例とほぼ同様であるため、相違点である分周器
４からｆｓ情報生成回路１６を経由しＶＣＸＯ１０に至
る経路の動作についてのみ説明する。分周器４から出力
されたサンプリングクロック（あるいはサンプリングク
ロックの整数倍の周波数値を持つクロック）は、サンプ
リングクロック入力端子１９を介して、ｆｓ情報生成回
路１６中のＦＶコンバータ１７に入力される。ＦＶコン
バータ１７内部のカップリングコンデンサ２２にパルス
が加えられると、ポンプ回路２３を通じて積分回路２４
内部のコンデンサＣｆに電荷が蓄えられ、その蓄積電荷
に見合った分の電圧が、出力端子２５に現れる。このと
き、当然単位時間のパルス数が多い程、つまりサンプリ
ングクロック周波数が高い程、出力端子２５からは高い
電圧が出力される。他のサンプリングクロックが入力さ
れた場合も動作は全く同様であり、よって３種類のサン
プリングクロック、あるいはサンプリングクロックの整
数倍値を持つクロックは、レベルの違う３種類の電圧値
に変換される。この３種類の電圧値はウインドウコンパ
レータ１８の入力端子２５に入力されるが、ウインドウ
コンパレータ１８では、あらかじめこの３種類の電圧を
識別できるようにコンパレータ２６、２７の閾値を可変
抵抗ＶＲ１，ＶＲ２により調節することにより設定して
いる。ここでは、コンパレータ２６は閾値３３を持ち、
電圧レベル３０と３１（あるいは３０と３２）の判別を
し、コンパレータ２７は閾値３４を持ち、電圧レベル３
１と３２（あるいは３０と３２）の判別をするものとす
る。入力端子２５から４８KHz のサンプリングクロック
が入力された場合、コンパレータ２６、２７とも“Ｈ”
レベルのディジタル信号を出力する。入力端子２５から
４４．１KHz のサンプリングクロックが入力された場
合、コンパレータ２６は“Ｌ”レベルを、コンパレータ
２７は“Ｈ”レベルを出力する。入力端子２５から３２
KHz のサンプリングクロックが入力された場合、コンパ
レータ２６、２７とも“Ｌ”レベルのディジタル信号を
出力する。これらの２値信号をＶＣＸＯ１０の発振器切
り替えに使用する。サンプリングクロックの整数倍の値
を持つクロックを入力した場合も同様の方法で判別が可
能であるが、この場合は、コンパレータ２６と２７の閾
値を、可変抵抗ＶＲ１，あるいはＶＲ２を用いてシフト
させる必要がある。

【００１９】このような本実施例においては、第１段目
のＰＬＬ回路１００で発生したサンプリングクロック、
あるいはサンプリングクロックの整数倍のクロックを、
ｆｓ情報生成回路１６内部のＦＶコンバータ１７により
周波数に比例した電圧に変換し、その電圧から、さらに
次段のウインドウコンパレータ１８にて、第２段目ＰＬ
Ｌ１０２の発振器の切り替えに使用する２ビットのディ
ジタル信号を発生させるようにし、従来のようなＣビッ
トインタフェース回路を用いない構成としたから、ＷＰ
ＬＬ側に何も異常が無い場合には、外来的なＣビットの
設定ミスのみに起因して正常な動作ができなくなること
を回避できる。

【００２０】

【発明の効果】以上のように、本発明にかかるＷＰＬＬ
装置によれば、従来の構成におけるように、Ｃビットイ
ンタフェース回路を用いるのではなく、実際に第１段目
のＰＬＬ回路にて作られたサンプリングクロックを元に
してＦＶコンバータとウインドウコンパレータ等からな
る回路によりｆｓ情報を生成するようにしたので、上記
外来的なＣビットの設定ミスによってｆｓ情報の設定ミ
スが発生することはなく、かかる設定ミスに起因して正
常な動作ができなくなることを回避できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるＷＰＬＬ装置のブロッ
ク図。

【図２】上記実施例におけるｆｓ情報生成回路のブロッ
ク図。

【図３】ＦＶコンバータの回路例を示す図。

【図４】ウインドウコンパレータの回路例を示す図。

【図５】ｆｓ情報生成回路を用いて、サンプリングクロ
ックがＶＣＸＯ１０の発振器切替信号に変換されるまで
の過程を示す図。

【図６】従来のＷＰＬＬ装置のブロック図を示す図。

【符号の説明】

１ディジタル信号入力端子２データインタフェース回路３ＶＣＯ４分周器５反転間隔検出回路６分周器７位相比較器８フィルタ回路９Ｃビットインタフェース回路１０ＶＣＸＯ１１分周器１２データインタフェース回路１３位相比較器１４フィルタ回路１５ディジタル信号出力端子１６ｆｓ情報生成回路１７ＦＶコンバータ１８ウインドウコンパレータ１９サンプリングクロック入力端子２０ディジタル信号出力端子２１ディジタル信号出力端子２２カップリングコンデンサ２３ポンプ回路２４積分器２５ＦＶコンバータ出力端子あるいはウインドウコン
パレータの入力端子２６コンパレータ２７コンパレータ２８３種類のクロック図２９電圧レベルを示したグラフ３０４８KHz のサンプリングクロックあるいはその整
数倍の周波数値をもつクロックのＦＶ変換後の電圧レベ
ル３１４４．１KHz のサンプリングクロックあるいはそ
の整数倍の周波数値を持つクロックのＦＶ変換後の電圧
レベル３２３２のKHz のサンプリングクロックあるいはその
整数倍の周波数値を持つクロックのＦＶ変換後の電圧レ
ベル３３コンパレータ２６の閾値３４コンパレータ２７の閾値

Claims

【特許請求の範囲】

【請求項１】ディジタル信号を受け、上記ディジタル
信号に含まれるクロック成分を抽出する手段と、電圧により発振周波数が変化する第１の電圧制御型発振
器と、上記第１の電圧制御型発振器により発生させたク
ロック信号と上記ディジタル信号から抽出したクロック
信号の位相誤差成分を検出する第１の位相比較器とを有
し、上記第１の位相比較器の出力に所定の処理を施した
信号を用いて上記第１の電圧制御型発振器の発振周波数
を制御することにより、上記第１の電圧制御型発振器に
より発生させたクロック信号を上記ディジタル信号に同
期させる第１のＰＬＬと、上記第１のＰＬＬにより発生させたクロック信号と電圧
により発振周波数が変化する第２の電圧制御型発振器に
より発生させたクロック信号の位相誤差成分を検出する
第２の位相比較器を有し、上記第２の位相比較器の出力
に所定の処理を施した信号を用いて上記第２の電圧制御
型発振器の発振周波数を制御し、上記第２の電圧制御型
発振器で発生したクロック信号と上記第１のＰＬＬで発
生させたクロック信号を同期させる第２のＰＬＬとを備
え、上記第１のＰＬＬにより発生させたクロック信号を用い
て前記ディジタル信号に所定の信号処理を施し、該所定
の信号処理を施されたディジタル信号に対し、上記第２
のＰＬＬで発生したクロック信号を用いて所定の信号処
理を施すダブルＰＬＬ装置において、上記第１のＰＬＬで生成したクロック信号を入力とし、
該第１のＰＬＬが生成したクロックの種類を示す信号を
生成し、上記第２の電圧制御型発振器に与えるｆｓ情報
生成回路を備えたことを特徴とするダブルＰＬＬ装置。
【請求項２】請求項１記載のダブルＰＬＬ装置におい
て、上記ｆｓ情報生成回路は、サンプリングクロックまたは
サンプリングクロックの整数倍のクロックを周波数に比
例した電圧に変換するＦＶコンバータと、該ＦＶコンバ
ータの出力を２つの閾値と比較し、上記第２のＰＬＬ回
路の上記第２の電圧制御型発振器の切り換えに使用する
２ビットのディジタル信号を発生するウインドウコンパ
レータとを備えたものであることを特徴とするダブルＰ
ＬＬ装置。