JPH0650789Y2 - Ｉｃテスト用駆動装置 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は高速信号と低速信号を出力し、被試験ICに適
正な立上り及び立下り速度を持つ試験信号を与えること
ができるICテスト用駆動装置に関する。

「従来の技術」 ECL（Emitter Coupled Logic）は高速動作（立上り、立
下りの変化速度が速いことの意）が可能な論理回路であ
る。このECLを組み込んだICを試験するICテスト装置で
はそのICに試験信号を与える駆動回路も高速動作が可能
な回路を用いている。

第７図にその一例を示す。図中１は被試験ICを示す。こ
の被試験IC1はその内部がECLで構成されているものとす
る。２はこのIC1の一つの端子に試験のための信号を与
える駆動回路を示す。この駆動回路２は駆動段2Aと出力
段2Bとを具備し、それぞれはエミッタを共通接続した一
種のECL構造とされ、入力端子2Cに与えた信号の立上
り、立下りを高速度で被試験IC1に伝達する動作を行
う。

ところでICの中にはECLとTTL（トランジスタ−トランジ
スタロジック）が混在したICもある。TTLはECLのように
高速動作をしないためTTLに加える信号はECLに加える信
号のように立上り及び立下りに高速度を要求しない。

然るにECL用として作られたICテスト装置では第７図に
示した高速動作が可能な駆動回路２しか用意されていな
いため、従来はこのECL用の駆動回路２を用いてTTL部分
にも信号を供給している。

「考案が解決しようとする問題点」 高速信号を要求しない端子に高速信号を与えた場合は被
試験IC1から反射が生じ、駆動信号の波形に乱れが生じ
ることがある。また波形の乱れが他の端子の駆動回路に
干渉し、他のECL駆動波形にも乱れを生じさせる。この
ように駆動信号の波形に乱れが生じるとテストの信頼性
が低くなる欠点がある。

「問題点を解決するための手段」 このためこの考案では論理駆動信号の立上り及び立下り
の速度を任意に切替えることができICテスト用駆動装置
を提供するものである。

このための構成としては、 論理信号によって出力端子が高インピーダンス状態と能
動状態に制御することができ、入力端子及び出力端子を
共通に接続した複数の駆動回路によって構成される駆動
段と、 この駆動段に論理信号を与え、複数の駆動回路を選択的
に能動状態に制御するディジタルデータ記憶手段と、 駆動段の出力によって駆動され、被試験ICに試験信号を
与える出力段と、 によってICテスト用駆動装置を構成したものである。

この考案の構成によればディジタルデータ記憶手段に記
憶したディジタルデータによって能動状態となる駆動回
路の数が規定される。各駆動回路の出力端子は共通に接
続されるため能動状態になる駆動回路の数を増減させる
ことによって駆動段の出力インピーダンスを変化させる
ことができる。

よって駆動段の出力インピーダンスを変化させることに
よって出力段が持つ浮遊容量に対する充放電時間が変化
し、立上り及び立下りの変化速度が変化し、この結果出
力段から被試験ICに与えられる駆動信号の立上り及び立
下り時の変化速度を変えることができる。

「実施例」 第１図にこの考案の一実施例を示す。図中１は被試験I
C、12はこの考案によるICテスト用駆動装置を示す。こ
の考案によるICテスト用駆動装置12は駆動段13と、この
駆動段13によって駆動される出力段14と、駆動段13を構
成する駆動回路13A,13B……13Nの出力の状態を高インピ
ーダンスにするか、能動状態にするかを制御するディジ
タルデータ記憶手段15とによって構成することができ
る。

駆動段13はこの例では差動入力端子と差動出力端子を持
つ複数の駆動回路13A〜13Nによって構成した場合を示
す、駆動回路13A〜13Nはそれぞれ出力の状態が３値を採
ることができるスリーステート型（またはトライステー
ト型ともいう）駆動回路を用いることができる。スリー
ステート型とは出力の状態がＨ論理の状態と、Ｌ論理の
状態に変化することができる能動状態を加えて出力側か
ら見て内部が高インピーダンスとなる状態を採ることが
できる回路構造を指す。

このような回路構造を持つ複数の駆動回路13A〜13Nの入
力端子を共通接続し、この共通接続した入力端子16に駆
動入力信号を与える。また駆動回路13A〜13Nの各出力端
子も共通接続し、この共通接続した出力端子18を出力段
14の入力端子に接続する。

出力段14は一対のトランジスタQ₁，Q₂のエミッタを共通
に接続し、これらトランジスタQ₁，Q₂のベースに駆動段
13の出力端子18を接続する。トランジスタQ₁，Q₂のエミ
ッタ共通接続点は定電流源回路14Aを通じて負極電源端
子に接続される。コレクタはそれぞれ負荷抵抗器を通じ
て正極電源端子に接続され、出力は一方のトランジスタ
この例ではQ₂のコレクタから取出されて被試験IC1の端
子に与えられる。

各駆動回路13A〜13Nはイネーブル端子Ｅを有し、このイ
ネーブル端子Ｅにディジタルデータ記憶手段15に記憶し
た論理信号を与える。

ディジタルデータ記憶手段15は例えばシフトレジスタに
よって構成することができる。入力端子17に直列の速度
設定信号を入力し、この速度設定信号を記憶する。記憶
した速度設定信号は出力端子15A〜15Nから並列信号とし
て各駆動回路13A〜13Nのイネーブル例えばＥに与えられ
る。

イネーブル端子ＥにＬ論理信号を与えることによって駆
動回路13A〜13Nは例えば能動状態となり、この状態では
入力端子16に与える信号の論理状態に対応した論理値を
出力する。またイネーブル端子ＥにＨ論理信号を与える
ことにより駆動回路13A〜13Nは出力端子が高インピーダ
ンス状態となる。

従ってディジタルデータ記憶手段15に駆動回路13A〜13N
の中のどの駆動回路を能動状態にするかを決めるディジ
タルデータ例えばL,H,H,……Ｈを入力して記憶させるこ
とにより、駆動回路13A〜13Nの中の選択した駆動回路こ
の例では13Aを能動状態に設定することができる。ディ
ジタルデータをL,L,H,H……Ｈに書き替えることにより
駆動回路13A〜13Nの中の13Aと13Bを能動状態に設定でき
る。このようにしてディジタルデータ記憶手段15に記憶
するディジタルデータのＬ論理の数で能動状態となる駆
動回路13A〜13Nの数を規定することができる。

非能動状態にある駆動回路は高インピーダンス状態とな
ってその駆動回路は出力端子18から切離される。従って
駆動段13の内部インピーダンスは能動状態にある駆動回
路の数に反比例して小さくなる。

出力段14を構成するトランジスタQ₁，Q₂はベース−エミ
ッタ間及びベース−コレクタ間に静電容量を持つ。また
各接続線部分にも浮遊容量を持っている。この結果駆動
段13の内部インピーダンスが変化すると、これら静電容
量に対する充放電時間が変化し、論理信号の立上り及び
立下りの速度を変えることができる。

第２図に示す曲線Ａは駆動回路13A〜13Nの中の一個だけ
が能動状態とされた場合の出力段14の入力信号の立上り
及び立下りの変化状態を示す。曲線Ｂは駆動回路13A〜1
3Nの中の約半数の駆動回路を能動状態にした場合の出力
段14の入力信号の立上り及び立下りの変化状態を示す。
曲線Ｃは駆動回路13A〜13Nの全てを能動状態にした場合
の出力段14の入力信号の立上り及び立下りの変化状態を
示す。

このように出力段14の入力信号の立上り及び立下りの変
化速度を変えることができるから出力段14の出力信号も
第３図に示すように、その立上り及び立下りの変化速度
を変えることができる。つまり第３図において曲線Ａは
一個の駆動回路を能動状態に設定した場合の出力信号、
曲線Ｂは駆動回路13A〜13Nの中の約半分の数の駆動回路
を能動状態に設定した内部の出力信号、曲線Ｃは全ての
駆動回路13A〜13Nを能動状態に設定した場合の出力信号
を示す。

第４図に駆動回路13A〜13Nの具体的な接続構造を示す。

第４図において、トランジスタQ₃₁，Q₄₁，Q₃₂，Q₄₂は入
力端子16に与えられる論理信号を出力段14に伝達する駆
動トランジスタQ₆₁，Q₅₁，Q₆₂，Q₅₂はこれら駆動トラン
ジスタQ₃₁，Q₄₁，Q₃₂，Q₄₂を能動状態と高インピーダン
スの状態に切替えるモード切替スイッチを構成するトラ
ンジスタQ₁₁，Q₂₁，Q₁₂，Q₂₂は出力端子18を電源端子か
ら切離し、出力端子18から見て各駆動回路13A,13Bの内
部インピーダンスが高インピーダンスとなるように動作
するスイッチ用トランジスタである。

モード切替スイッチを構成するトランジスタQ₅₁とQ₅₂の
ベースには一定のバイアス電圧E₁を与える。これに対し
てトランジスタQ₆₁，Q₆₂のベースにはディジタルデータ
記憶器15からディジタルデータを与える。このディジタ
ルデータのＨ論理のレベルをE₂とし、Ｌ論理のレベルを
E₃とした場合、各レベルE₁，E₂，E₃をE₂＞E₁＞E₃の関係
に設定する。

このように設定することによってディジタルデータ記憶
器15の出力端子15AにＬ論理が出力されるとトランジス
タQ₆₁がオフとなり、Q₅₁はオンとなる。トランジスタQ
₆₁がオフとなることによってトランジスタQ₁₁，Q₂₁がオ
ンとなり、トランジスタQ₃₁，Q₄₁のコレクタを電源端子
に接続する。

従って駆動トランジスタQ₃₁とQ₄₁は能動状態となり入力
端子16に与えられる論理信号に応じて駆動トランジスタ
Q₃₁，Q₄₁が差動的にオン、オフ動作し、出力端子18の電
位を差動的に駆動し、出力段14を駆動する。

一方ディジタルデータ記憶手段15の出力端子15AにＨ論
理が出力されると、モード切替トランジスタQ₆₁はオン
となり、トランジスタQ₄₁はオフとなる。またトランジ
スタQ₆₁がオンとなることによってトランジスタQ₁₁，Q
₂₁もオフとなるから駆動トランジスタQ₃₁，Q₄₁は非能動
状態となる。このとき出力端子18から駆動回路13Aを見
たインピーダンスは高インピーダンスとなり他の出力端
子18から電気的に切離される。

第５図は他の実施例を示す。この例では出力段14を不平
衡入力形式の回路で構成した場合を示す。つまりトラン
ジスタQ₂のベースに一定のバイアス電圧V₁を与え、トラ
ンジスタQ₁のベースに駆動段13から駆動信号を与える構
造としたものである。

駆動回路13A,13B……はモード切替用トランジスタQ₆₁，
Q₅₁，Q₆₂，Q₅₂と、駆動トランジスタQ₃₁，Q₄₁，Q₃₂，Q
₄₂の部分の構造は第４図と同じであるが、スイッチトラ
ンジスタはQ₁₁，Q₂₁の一本だけとし、このスイッチトラ
ンジスタQ₁₁，Q₂₁をオン、オフさせることによって出力
段14から見たインピーダンスを高インピーダンスの状態
に切替えることができるように構成した場合を示す。

この回路構造によっても上述と同様の動作を行うことが
できる。

第６図はこの考案の更に他の実施例を示す。この例では
出力段14のトランジスタQ₁とQ₂のエミッタに抵抗器を接
続し、トランジスタQ₁とQ₂の利得をほぼ１の状態となる
ように構成した場合を示す。

このように出力段14の利得を１の状態にすることによっ
て出力段14の入力信号と出力信号の波形をほぼ一致させ
ることができる。よって入力信号の立上り及び立下り速
度をそのまま出力信号の立上り、立下り速度として出力
することができる特徴が得られる。

「考案の効果」 以上説明したようにこの考案によれば、駆動段13を構成
する駆動回路を能動状態にする数に応じて、駆動段14か
ら出力される論理信号の立上り及び立下りの速度を変化
させることができる。

従って被試験ICの端子がECLに接続されている端子と、T
TLに接続される端子とが混在していたとしても、各端子
毎に論理信号の立上り及び立下りの速度を適正値に設定
することができる。よってECLとその他の動作速度の異
なる論理回路が混在するICを試験する場合でも各論理回
路に適正な速度を持つ信号を与えることができるから混
成ICを信頼性よく試験することができる。

また論理信号の立上り及び立下りの速度を自由に変える
ことができるからICの試験以外にも利用できることは容
易に理解できよう。

【図面の簡単な説明】

第１図はこの考案の一実施例を示すブロック図、第２図
及び第３図はこの考案の動作を説明するための波形図、
第４図はこの考案の要部の具体的な構成を示す接続図、
第５図はこの考案の要部の変形例を示す接続図、第６図
は出力段の変形例を示す接続図、第７図は従来の技術を
説明するための接続図である。 1:被試験IC、12:ICテスト用駆動装置、13:駆動段、13A
〜13N:駆動回路、14:出力段、15:ディジタルデータ記憶
手段、16,17:入力端子、18:出力端子。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】A.論理信号によって出力端子が高インピー
   ダンス状態と能動状態に制御することができ、各入力端
   子及び各出力端子を共通に接続した複数の駆動回路によ
   って構成した駆動段と、 B.この駆動段を構成する複数の駆動回路に論理信号を与
   え、複数の駆動回路を選択的に能動状態に制御するディ
   ジタルデータ記憶手段と、 C.上記駆動段の出力によって駆動され、被試験ICに試験
   信号を与える出力段と、 によって構成したICテスト用駆動装置。