JPH06505587A - 最大値探索回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 最大値探索回路 背景 本発明は、一般にディジタル信号処理または演算操作のための方法および装置に 関する。

レジスタ、ランダムアクセスメモリ（ｒＲＡＭ」）、またはリードオンリーメモ リ（ｒＲＯＭＪ　’）などのメモリ素子内に、１組のディジタルワードとして電 気的に記憶されうる１組の値の最大のものを見出すことが時々所望される。また 、その様な最大値を、例えば、該最大値か記憶されているメモリ素子の番号でも 良いが、該最大値に関連するインデックス番号を見出すことによって識別するこ とかしばしば所望される。

１組の値の最大のものを見出す通常の方法は、その組の逐次走査を必要とする。

最大値を記憶するためのレジスタには第１の値（およびそのインデックス）がロ ードされ、そのレジスタの内容か第２の値と比較される。もし第２の値の方が大 きければ、第２の値およびそのインデックスが該レジスタ内の第１の値およびそ のインデックスと置換される。次に、第３の値が該レジスタの内容と比較され、 もし該値のほうか大きければ、第３の値およびそのインデックスが、レジスタ内 に記憶されている値およびインデックスと置換される。このプロセスは、前記組 内の全ての後の値かレジスタの内容と比較されてしまうまで続けられる。

残念ながら、そのような逐次探索に要する時間の量は組内の値の数に比例するの で、逐次探索は、組が大きいとあまりにも遅くなる。後でもっと詳細に説明する ように、本発明は、探索される組内の値の数に依存しない時間内に最大値および そのインデックスを決定する、完全並列探索法およびビット直列式に印加される ディジタル値を用いる回路構成を提供する。

本発明は、同時係属出願である１９９０年１２月１７日出願の米国特許出願第０ ７／６２８，３５９号に記載されている、多重ＣＤＭＡ信号の信号強度順の逐次 信号減算に基づく改良されたＣＤＭＡ復調方式のような、セルラ無線電話通信シ ステムにおけるコード分割多重アクセス（ｒｃＤＭＡ」）通信に対して特に有用 である。

その同時係属特許出願には、ＣＤＭＡ装置において発生するような情報信号をス ペクトル的に拡大する優れた方法において、エラー補正コーディングが用いられ ることか説明されている。単一の情報ビットかＲビットの疑似ランダム数列に展 開されると、情報帯域はエラー補正コーディング増加なしに拡大される。この技 術は、「単純拡大」と呼ばれる。一方、Ｍ＞１として、Ｍ情報ビットのブロック がＭＸＲビットの疑似ランダム数列に拡大されると、拡大比Ｒのエラー補正コー ディング増加を生じる。「知能的拡大」と呼ばれるこの技術は、送信されるへき 情報信号の直交または２重直交ブロックコーディングを伴うことかできる。

直交ブロックコーディングにおいては、送信されるべきＭビットは、２′″個の 利用できる２Ｍビット直交コードワードの１つに変換される。デコーディングは 、受信された信号を直交コードワードの組の全てのメンバーに相関させることを 必要とし、最高の相関を与えるコードワードのインデックスか、所望の情報を与 える。例えば、もしある信号と、０から１５までのインデックス番号を与えられ た１６個の１６ビツトコードワードとの相関が。

第１Ｏコードワードにおいて最高の相関を生じさせたならば、所望の信号情報は ４ビツトの２進語１０１０（１０進法の１０）となる。

比較プロセッサは、どの相関が最大の大きさを存するかを決定し、対応するスイ ッチを開くことによってその信号をゼロにセットする。このようにして、復調さ れた信号は、複合信号から効果的に取り除かれる。１成分を除去された残余のス ペクトルは処理され再スクランブルされて、デコード直後の信号より小さくなる 様に元の信号サンプルを再構成する。相関信号の大きさは信号強度を表し、信号 の対応するスクランブルコードと共に分類プロセッサ内に記憶される。該プロセ ッサは、スクランブルコードを最大から最小の相関信号強度まで順序づけ、最大 の大きさに対応するコードは、次の信号の復調のためにデスクランブラへ送られ る。

このようにして、比較プロセッサか実数および虚数の相関を検出し、該実数およ び虚数の成分の２乗の和の平方根を計算することによって複素相関の大きさを決 定したのちには、該プロセッサは次に、いずれの複素相関が最大の大きさを育す るかを決定しつる。選択された相関の実数および虚数の成分もまた複素平面内に おいて解析され、位相が変化しているかどうかが決定される。

概要 本発明は、ｌ実施例において、ビット直列式に最上位ビットから最初に印加され た第１および第２の電気的２進コード入力値の大きいほうを選択しかつ出力する 電子比較器を提供し、該電子比較器は、第１および第２の入力端子と、該第１お よび第２の入力端子に動作的に接続され前記第１および第２の入力値の排他的論 理和を示す信号を形成する論理的排他的ＯＲゲートと、該論理的排他的ＯＲゲー トに動作的に接続された第１のリセット可能なフリップフロップであって、該第 １のフリップフロップの出力は、前記排他的ＯＲゲートの信号が前記第１および 第２の入力値が等しくないことを示すときは「０」状態から「ｌ」状態ヘセット される、該第１のリセット可能なフリップフロップと、該第１のフリップフロッ プおよび前記第１の入力端子に動作的に接続された第２のフリップフロップであ って、該第２のフリップフロップの出力は、前記第１のフリップフロップの出力 が状態を変えたときに前記第１の入力値に対応して「０」状態または「ｌ」状態 ヘセットされる、該第２のフリップフロップと、前記第１および第２の入力端子 および該第２のフリップフロップに動作的に接続され、前記入力値の１つを前記 比較器の出力として選択する手段であって、該選択手段が、前記第２のフリップ フロップがｒｌＪ状態にセットされているときは前記第１の入力値を選択し、ま た、前記第２のフリップフロップが「０」状態にセットされているときは前記第 ２の人力値を選択するようになっている、該選択手段と、を含む。

本発明は、第２実施例において、ビット直列式に最上位ビットから最初に印加さ れた第１および第２の電気的２進コード入力値の大きいほうを選択しかつ出力す る電子比較器を提供し、該電子比較器は、第１および第２の入力端子と、該第１ および第２の入力端子に動作的に接続され前記第１および第２の入力値の排他的 論理和を示す信号を形成する論理的排他的ＯＲゲートと、該論理的排他的ＯＲゲ ートに動作的に接続され前記第１および第２の入力値の対応ビットが等しいか等 しくないかを示す値を記録する第１のフリップフロップであって、該第１のフリ ップフロップに印加されたビットクロックパルスに同期して前記値を記録する該 第１のフリップフロップと、該第１のフリップフロップに動作的に接続された第 ２のリセット可能なフリップフロップであって、該第２のフリップフロップの出 力は、前記第１のフリップフロップにより記録された値が前記２つの入力値のビ ットが等しくないことを示すとき、「０」状態から「１」状態ヘセットされる、 該第２のリセット可能なフリップフロップと、該第２のフリップフロップおよび 前記第１の入力端子に動作的に接続された第３のフリップフロップであって、該 第３のフリップフロップの出力が、前記第２のフリップフロップの出力か状態を 変えたとき前記第１の入力値のビットに対応して「０」状態またはＮＪ状状態上 セツトれる、該第３のフリップフロップと、前記第１および第２の入力端子およ び前記第２および第３のフリップフロップに動作的に接続され、前記入力値の１ つを前記比較器の出力として選択する手段であって、該選択手段は、前記第２フ リツプフロツプか「０」状態にあるときは前記論理的ＯＲゲート信号を出力とし て選択し、該選択手段が、前記第３のフリップフロップか「ｌ」状態にセットさ れているときは前記第１の入力値を出力として選択し、また、前記第３のフリッ プフロップが「０」状態にセットされているときは前記第２の入力値を出力とし て選択するようになっている、該選択手段と、を含む。

他の特徴としては、前記第１および第２の入力値のいずれか前記選択手段により 選択されたかを示すトレースバック信号および最大値が識別されたことを示す信 号も発生できる。

図面の簡単な説明 本発明の特徴および利点は、図面を参照しつつ行われる以下の詳細な説明から理 解されるはずであり、図面において、 第１図は、８つの値の最大のものを見出すための２進ツリー構造を示し、 第２Ａ図は、本発明のビット直列式最上位ビット先入れ比較器の１実施例のブロ ック図であり、第２Ｂ図は、８つの値の最大のものを見出すための第２Ａ図の比 較器から成る構造のブロック図であり、第３図は、本発明の比較器のもう１つの 実施例のブロック図であり、 第４図は、最大値が識別されたことを示す信号を発生する手段の図である。

詳細な説明 本説明の諸部分は、携帯または移動無線電話および／またはパーソナル通信ネッ トワークを含むセル式通信システムとの関連において与えられるが、本技術分野 に習熟した者ならば、本発明が他の応用にも用いられうろことが理解されよう。

さらに、００．、．０が最小値であり１１．、．１か最大値である常に正である ２進値か説明されているか、この説明は、容易に他の２進フオーマツトに適応せ しめられうろことか理解されよう。

本発明の理解の補助として、Ｍ個の値の組内の最大のもの（または、その組内の 最小のもの）を決定するプロセスまたは装置は、Ｍ＝２”であるときは、対称的 な、すなわち均整のとれた、２進ツリーとして可視化されうる。例えば、第１図 に示されたＭ＝８の場合は、Ｍ個の入力値■。〜ｖ７の対か、Ｍ／２＝４個の比 較器１１−１から１１−４までを有するるツリー１０の第１段において比較され る。それぞれの対の大きい方の値が選択されて、Ｍ／４＝２個の比較器１２−１ ，１２−２を存する第２段へ送られる。これらの２対の大きい方の値は、Ｍ／８ ＝１個の比較器１３を有する最後の第３段へ送られ、比較器１３は最大値Ｖ　Ｍ 　Ａ　Ｘを出力へ送る。Ｍ個の入力値を探索するに要する段数は、ちょうどＮで あることか認識されよう。

非対称ツリーを生じる入力値の組てあっても、第１図に示されているようなツリ ー構造によって効率的に処理され得るが、その構造においては、比較器のうち適 切なものが省かれる。例えば、第１図において、もし入力値Ｖ　ｏ”−Ｖ　４の みが存在しているものとすれば、比較器１１−３．１１−４、および１２−２は なくすことかでき、ｖ４は直接比較器１３へ印加されうる。あるいは、非対称ツ リーは、十分な数のゼロまたは他の既知値の入力を水増しすることによって対称 になされうる。前例においては、入力値Ｖ、〜Ｖ、をゼロにセットして、第１図 に示されているツリー１０へ印加しうる。

本発明の１つの特徴として、ツリー構造は適切な数の比較器によって構成され、 そのそれぞれは最上位ビット（ｒＭＳＢＪ　’）を最初としてビット直列式に印 加された２つの入力値を比較し、その２つのうちの大きい方を実質的に遅延なく 供給する。このような比較器は、ビット直列式減算に基づき印加された値を最下 位ビットを最初として比較する通常の比較器と著しい対照をなす。本発明のもう １つの特徴として、それぞれの比較器は、入力値の大きい方を識別するためのト レースバックビットを発生し、大きい方の入力値を供給したと思われる前段の比 較器の識別のためにトレースバックビットを供給する。

このようなビット直列式ＭＳＢ先入れ比較器は、適切な、その他の点ては通常の 、集積回路により構成されつる。

第２Ａ図は、第１図のツリーを構成しつる、本発明のビット直列弐ＭＳＢ先入れ 比較器１００の１実施例を示す。１対の２進コード値は、ＭＳＢを最初としてビ ット直列式に、他の点では通常の排他的ＯＲ（ｒＸＯＲ」）ゲート１０２への入 力ＡおよびＢに印加され、このゲートは、入力ＡおよびＢ上の値が等しくないと き論理的高レベル、すなわち「ｌ」、の出力を発生する。入力値の対は、ＭＳＢ を最初としてビット毎に印加されて比較されるので、２つの等しくないビットが 印加された最初の時に２進法の「ｌ」を有する入力値が大きい方として認識され る。（入力ビットか同じである限り、いずれの値が大きい方であるかを知ること はてきないが、その場合には、２つの入力のいずれが出力へ送られても構わない ことが認識されよう。） ＸＯＲゲート１０２の出力か高レベルになって、入力Ａ、Ｂが異なることを示す と、それは入力値の対の残余の諸ビットについてセットされずに残っているラッ チ１０４をセットする。通常のセット・リセット・フリップフロップであっても 良いラッチ１０４は、入力値の最初の組の前および入力値の組と組との間におい てラッチの出力を論理的低レベル、すなわち「０」、に初期化する適切な制御信 号のだめの、リセット入力をも育する。ラッチ１０４の出力はＤ形フリップフロ ップ１０６のクロック入力に接続されており、従って、ラッチ１０４の出力か高 レベルになると、一方の入力（例えば入力Ａ）の値かフリップフロップ１０６内 へクロック入力される。

第２Ａ図かられかるように、Ａ入力値かＢ入力値より大きい（例えば、ＡのＭＳ ＢがＮＪでありＢのＭＳＢか「０」である）時は、フリップフロップ１０６のＱ 出力は高レベルになる。このＱ出力は、点線で示された制御信号として作用し、 電界効果トランジスタ（ｒＦＥＴＪ）なとの入力セレクタスイッチ１０８を図示 されているＮＪ位位置ヘスプツチせ、それによって、入力値の残余の対のために へ入力を比較器の出力に接続する。

第２Ａ図に示されている実施例においては、フリップフロップ１０６の同出力は 使用されない。

一方、ラッチ１０４の出力か高レベルになった時、もしへ入力か「０」ならば、 このＡ入力はやはりフリップフロップ１０６内ヘクロツク入力され、Ｑ出力は低 レベルとなって入力セレクタスイッチ１０８を「０」位置ヘスイッチさせる。従 って、入力値の残余の対に対しては、Ｂ入力が出力に接続される。上述のように 、入力値はＭＳＢが最初に印加されるので、ＸＯＲゲート１０２の出力か高レベ ルになる前に、いずれの入力値か出力に接続されているかは問題にはならない。

フリップフロップ１０６のＱ出力は、２人力のいずれか選択されたか（すなわち 、いずれの値が「１」であったか）を示すので、Ｑ出力は、比較器のトレースバ ック信号出力Ｃとして供給されることが認識されよう。この２進トレ一スバツク 信号は、例えば、その値「０」を入力Ａに、値ＮＪを入力Ｂに、任意に割り当て ることによって、大きい方の値のインデックスとして用いられうる。

比較器１００はまた、複数の極（第２Ａ図には１つのみ示されている）を有しう る関連のトレースバック・セレクタスイッチ１１０を存する。スイッチ１１０の 状態もまた、フリップフロップ１０６のＱ出力によって制御され、スイッチ１１ ０のそれぞれの極は、前のツリー股肉の比較器からのＡトレースバック信号また はＢトレースバック信号を通過せしめる。それぞれのトレースバック・セレクタ スイッチ１１０内に備えられる極の数は、前段から通過せしめられるべきトレー スバック信号の数および２進ツリー内におけるその関連の比較器の位置による。

このようにして、２進ツリーは、１組の入力値の最大値のみでなく、その最大値 のインデックスをも与える適切な複数の比較器１００により構成されつる。

例えば、もしＭ＝　１２８個の値の最大値を見出すべき場合であれば、ツリーは ７段を有し、その第１段は６４個の比較器を有すべきである。第１段の比較器は 、トレースバック・セレクタスイッチを必要としないか、それぞれ１つの（第１ ）トレースバック信号を発生する。従って、３２個の第２段の比較器は、それぞ れ関連のｌ極トレースバック・セレクタスイッチを有し、それぞれが第２トレー スバツク信号を発生する。１６個の第３段の比較器は、それぞれ関連の２極トレ ースバツク・セレクタスイッチを有し、それぞれか第３トレースバツク信号を発 生する。これか第７段まで継続され、第７段においては１個の比較器か、６極ト レースバツク・セレクタスイッチを有し、第７トレースバツク信号を発生する。

第７段により通過せしめられ発生せしめられたトレースノくツク信号から成る７ ビツトのトレースバックワードは、その時、１２８個の入力値のうちの最大のも のの、前述のように比較器に割り当てられた記号ｒＮおよび「０」を存するイン デックスとなろう 第２Ｂ図には、このような比較器およびトレースノ＜・ツク・セレクタスイッチ によって構成された、第１図の対称ツリーＩＯか示されている。８つの入力値Ｖ 。から■７までは、４つの第１段の比較器１１−１から１１−４までに印加され 、これらはいずれもトレースバ・ツク・セレクタスイッチをもたないか、これら はそれぞれ第１トレースバツク信号Ｃ１−１から０１−４までの１つを発生する 。第１段の比較器の出力は２つの第２段の比較器１２−Ｌ　１２−２の入力へ供 給され、第２段の比較器はそれぞれ、トレースバック信号の対Ｃｌ−１，Ｃ＋− ２およびＣＩ　３、Ｃ１−４のそれぞれの一方を通過させるためのｌ極トレース バック・セレクタスイッチ１１０−１，１１０−２を有し、第２トレースバツク 信号Ｃ２−１．Ｃ２２を発生する。第２段の比較器の出力は第３段の比較器１３ の入力へ供給され、第３段の比較器は２極トレースバツク・セレクタスイッチ１ １０−３を有し、第３トレースバツク信号Ｃ３を発生する。トレースバック・セ レクタスイッチ１１０−３のｌ極は、トレースバック信号の対Ｃ２１，Ｃ２−２ の一方を通過せしめ、他極は前段のトレースバック・セレクタスイッチ１１０− １．１１０−２からの出力の対の一方を通過せしめる。第３段の比較器１３の出 力ＶＭＡＸは、入力値Ｖ０からｖ７まての最大のものである。

第２Ｂ図に示されている装置は、最大の入力値を、それらを印加するに要する時 間以下の時間内に出力し、かつ識別することか認識されよう。事実、トレースバ ックワードによる最大値の識別は、かなり短い時間内に可能であり、例えば、単 一の大きい入力値は早く識別されつる。これらの利点は、探索されなくてはなら ない入力値がどれほど多いかにかかわりなく得られる。しかし、ある場合には、 ハードウェアの大きさおよびコストの観点から、入力値の大きい組を部分的な組 に分割し、それぞれの部分組の最大値を見出し、次にそれらの部分組の最大値の 最大値を見出す方か、さらに効率的であろう。

実際には、第２Ａ図に示されているような比較器から構成される２進ツリーは、 変動する伝搬遅延による望ましくない論理的グリッチの困難を有しうる。従って 、第３図は、そのような論理的グリッチを回避した、本発明の実施例の比較器１ ００′を示す。１対の入力である２進コート値は、ＭＳＢを最初としてビット直 列式に、他の点ては通常のＸＯＲゲート１０２′への入力Ａ′、Ｂ′に印加され る。ゲート１０２′の出力は、比較器１００におけるようにセットリセットフリ ップフロップ１０４゛のセント入力に直接接続されるのではなく、第２Ｄ形フリ ツプフロツプ１０３゛のＤ入力に接続される。

フリップフロップ１０３′は、入力ビットの印加に同期せしめられたピットクロ ック信号によりクロックされる。

フリップフロップ１０３’　のＱ出力は、ラッチ１０４′のセット入力へ送られ 、ラッチ１０４′の出力は、比較器１００におけるようにＤ形フリップフロップ １０６′をクロックする。

比較器の動作をヒツトクロック信号に同期せしめることにより、変動する伝搬遅 延の影響を有利に除去することの外に、第２フリツプフロツプ１０３°のもう１ つの効果は、２つの入力ビットが同じか異なるかに関するゲー）１０２’　によ る判断の結果をわずかに遅延させることである。このように、もしフリップフロ ップ１０３′か単に比較器１００内に挿入されたのてあれば、入力ビットが印加 されたわずか後まで入力セレクタスイッチ１０８は正しい状態をとらないであろ うし、誤った値か一時的に比較器出力に現れることもあるだろう。

その遅延の結果として誤った入力値を一時的に選択することを避けるために、５ つの通常のＮＡＮＤゲート１０８’−１から１０８’−５までを含む改良された 入力セレクタスイッチ１０８″か備えられる。その入力セレクタスイッチ１０８ ′は、次の３状態を存する。（１）スイッチ１０８゛がＯＲゲートとして作用す る初期状態、（２）Ａ選択状態、（３）Ｂ選択状態。初期状態においては、入力 セレクタスイッチのＯＲ機能は、相異なるＡおよびＢ入力が印加された時に、比 較器出力を速やかにｒｌＪにする効果を存する。すなわち、大きい方の入力に属 するビット値は、ＸＯＲゲート１０２′の出力かフリップフロップ１０３’ヘク ロツク入力されるのを待つことなく、出力へ供給される。Ａ選択状態においては 入力Ａ゛上のＡ値が比較器出力に接続され、Ｂ選択状態においては入力Ｂ′上の Ｂ値が比較器出力に接続され、これらの双方は、上述のように入力値の対の残部 に対して行われる。

第３図かられかるように、適切な３状態入力セレクタスイツチ１０８′は、５つ の２人力ＮＡＮＤゲート１０８′−１から１０８’−５までを含む。ラッチ１０ ４′が初期化（リセット）されるとＮＡＮＤゲー）　１０８’−１，１０８’− ２は共に、等しくない入カビ・ソトか印加される前に該ラッチから「０」を供給 され、それらの出力は、ゲート１０６’　の出力にかかわらず、強制的にｒｌＪ にされる。従ってＮＡＮＤゲート１０８’　−３，１０８’−４の出力は、それ ぞれＡおよびＢ入力の単なる反転となる。また、ゲート１０８’−５の出力は、 その（等しい）入力、すなわちＡまたはＢの反転となり、これは、ＡおよびＢ入 力か等しい限りＡおよびＢ入力の双方と同じになる。

ＸＯＲゲートｌ　０２’　の出力およびフリップフロップ１０３′のＱ出力が高 レベルになっている時には、ラッチ１０４’　は、Ａ人力をフリップフロップ１ ０６′ヘクロツク入力し、ゲート１０８’−１，１０８’　−２の入力上に「１ 」をセットすることによって、ＡおよびＢ入力のいずれが「１」であるかについ ての情報を、ゲート１０８’−３，１０８’−４へ通過せしめる。このようにし て、フリップフロップ１０６゛のＱ出力の反転（すなわちＸ）かゲー１−１０８ ’−４の入力へ印加され、Ｑ出力の反転（すなわちＡ）がゲー）１０８’−３の 入力へ印加される。

もし六入力がＮＪならば、そのＮＪと「１」とがゲート１０８’−３の入力に印 加され、その゛出力は低レベルになる。Ｂ入力の「０」と「０」とが、ゲート１ ０８°−４の入力へ印加され、その出力は高レベルになる。

従って、ゲート１０８’−５の出力は、高レベルになる。

もしＡ入力か「０」ならば、その「０」と「０」とかゲ−１−１０８°−３の入 力に印加され、その出力は高レベルになる。Ｂ入力の「ｌ」と「１」とかゲート １０８’−４の入力へ印加され、その出力は低レベルになる。従って、ゲート１ ０８’−５の出力は、やはり高レベルになる。いずれの場合においても、ゲー） １０８’−５の出力は、入力値の対の残部においてＮＪであった入力を追従し続 ける。

第２Ａ図に関連して上述したように、フリップフロップ１０６′のＱ出力は、Ａ および８人力のいずれか選択されたかを示し、トレースバック信号Ｃ′　として 出力される。さらに、第３図は、該Ｑ出力を、前の比較器からのＡおよびＢトレ ースバック信号を上述のように通過せしめる３極トレースバツク・セレクタスイ ッチ１１Ｏ′に対する制御信号として示している。

上述のように、トレースバックワードによる最大値の識別は、入力値の印加に要 する時間よりもかなり短い時間の後に得られるつる。第４図には、最大値か識別 されたことを示す信号を発生するための適切な手段１１２か示されている。この ような発生手段１１２は、比較器１００．１００’、およびトレースバック・セ レクタ１１０．１１０°のいずれかと共に備えられうる。

第４図において、セレクタスイッチ１１４の状態は、比較器のＤ形フリップフロ ップ（すなわち、比較器１００内のフリップフロップ１０６、または比較器１０ ０′内のフリップフロップ１０６°）のＱ出力により制御される。スイッチ１１ ４の出力は、ＡＮＤゲート１１６の１つの入力に印加され、ＡＮＤゲート１１６ の他の入力は、比較器のラッチ（すなわち、比較器１００．１００′のそれぞれ のラッチ１０４．１０４’）のセ・ント出力に接続されている。これらの入力は 、ＡＮＤゲートの出力信号りの状態を決定する。スイッチ１１４の入力に印加さ れる信号Ｅ、Ｆは、前段のＡＮＤゲー）１１６からの出力である。従って、信号 Ｅ、Ｆは、セレクタスイッチ１１０．１１０゛　により扱われるトレースバ・ツ ク信号とは異なることを認識すべきである。

発生手段１１２は、トレースバック・セレクタスイ・ソチが備えられるのと実質 的に同様に備えられる。ツリーの第１段はセレクタスイッチ１１０．１１０’　 を必要としないように、ツリーの第１段は発生手段１１２を必要としない。ツリ ーの第２段に関連する発生手段内のそれぞれのスイッチ１１４に入力される信号 ＥＳＦは、第１段の比較器１００または１００′のそれぞれのラッチ１０４また はラッチ１０４′のセット出力である。最終段の発生手段のＡＮＤゲー１−１１ ６の出力か「１」になると、ツリーの最終段から供給されるトレースバックワー ドは有効なものとなり（すなわち、トレースバックビットか最大値を識別し）、 探索は停止される。

もちろん、本発明の精神から逸脱することなく、上述のものと異なる特定の形式 によって本発明を実施することもできる。上述の実施例は単に例示的なものであ り、いかなる限定的な意味ももたないと考えるへきである。

本発明の範囲は、以上の説明ではなく添付の請求の範囲によって与えられ、請求 の範囲内に含まれる全ての変形および同等物は、本発明の範囲内に属するように 考慮されている。

１、事件の表示 ２０発明の名称 最大値探索回路 氏名（名称） エリクソン　ジーイー　モービル　コミュニケーションズインコーホレイテッド ４、代理人 ５−補正命令の日付 ６−補正により増加する請求項の数 ７−補正の対象 明細書、請求の範囲及び要約書翻訳文 手続補正書（方式） １、事件の表示 ２、発明の名称 最大値探索回路回路 ３、補正をする者 事件との間係　特許出願人 氏名（名称）　エリクソン　ジーイー　モービル　コミュニケーションズ５、補 正命令の８付　平成６年１月２５日６、補正により増加する請求項の数 ７、補正の対象 図面の翻訳文の浄書（内容に変更なし）フロントページの続き （７２）発明者　ハートセン、シャープ　シー。

アメリカ合衆国２７７０７　ノースカロライナ州ダーハム、スノウクレスト　ト レイル

Claims (10)

【特許請求の範囲】
1. １．ビット直列式に最上位ビットから最初に印加された第１および第２の電気的 ２進コード入力値の大きいほうを選択しかつ出力する電子比較器であって、第１ および第２の入力端子と、 該第１および第２の入力端子に動作的に接続され前記第１および第２の入力値の 排他的論理和を示す信号を形成する論理的排他的ＯＲゲートと、 該論理的排他的ＯＲゲートに動作的に接続された第１のリセット可能なフリップ フロップであって、該第１のフリップフロップの出力は、前記排他的ＯＲゲート の信号が前記第１および第２の入力値が等しくないことを示すときは「０」状態 から「１」状態ヘセットされる、該第１のリセット可能なフリップフロップと、 該第１のフリップフロップおよび前記第１の入力端子に動作的に接続された第２ のフリップフロップであって、該第２のフリップフロップの出力は、前記第１フ リップフロップの出力の状態の変化に応答し前記第１の入力値に対応して「０」 状態または「１」状態ヘセットされる、該第２のフリップフロップと、 前記第１および第２の入力端子および該第２のフリップフロップに動作的に接続 され、前記入力値の１つを前記比較器の出力として選択する第１の選択手段であ って、該第１選択手段が、前記第２のフリップフロップが「１」状態にセットさ れているときは前記第１の入力値を選択し、また、前記第２のフリップフロップ が「０」状態にセットされているときは前記第２の入力値を選択するようになっ ている、該第１の選択手段と、を含む、電子比較器。
2. ２．前記第２のフリップフロップが、前記第１および第２の入力値のいずれが前 記第１の選択手段により選択されたかを示すトレースバック信号を発生する、請 求項１記載の電子比較器。
3. ３．前記トレースバック信号に応答して、前記第１の入力値に関連する第１トレ ースバック信号または前記第２の入力値に関連する第２トレースバック信号のい ずれかを、前記第１の選択手段により選択された該入力値に基づいて選択する第 ２の選択手段をさらに含む、請求項２記載の電子比較器。
4. ４．前記第１および第２のフリップフロップに動作的に接続され、前記大きい方 の値が識別されたことを示す信号を発生する手段をさらに含む、請求項３記載の 電子比較器。
5. ５．ビット直列式に最上位ビットから最初に印加された第１および第２の電気的 ２進コード入力値の大きいほうを選択しかつ出力する電子比較器であって、第１ および第２の入力端子と、 該第１および第２の入力端子に動作的に接続され前記第１および第２の入力値の 排他的論理和を示す信号を形成する論理的排他的ＯＲゲートと、 該論理的排他的ＯＲゲートに動作的に接続され前記第１および第２の入力値の対 応ビットが等しいか等しくないかを示す値を記録する第１のフリップフロップで あって、該第１のフリップフロップに印加されたビットクロックパルスに同期し て前記値を記録する該第１のフリップフロップと、 該第１のフリップフロップに動作的に接続された第２のリセット可能フリップフ ロップであって、該第２のフリップフロップの出力は、前記第１のフリップフロ ップにより記録された値が前記２つの入力値のビットが等しくないことを示すと き、「０」状態から「１」状態ヘセットされる、該第２のリセット可能なフリッ プフロップと、 該第２のフリップフロップおよび前記第１の入力端子に動作的に接続された第３ のフリップフロップであって、該第３のフリップフロップの出力が、前記第２の フリップフロップの出力の状態の変化に応答し前記第１の入力値のビットに対応 して「０」状態または「１」状態のいずれかヘセットされる、該第３のフリップ フロップと、前記第１および第２の入力端子および前記第２および第３のフリッ プフロップに動作的に接続され、前記入力値の１つを前記比較器の出力として選 択する第１の選択手段であって、該第１の選択手段は、前記第２フリップフロッ プが「０」状態にあるときは前記第１および第２の入力値の論理和を出力として 選択し、該第１の選択手段が、前記第３のフリップフロップが「１」状態にセッ トされているときは前記第１の入力値を出力として選択し、また、前記第３のフ リップフロップが「０」状態にセットされているときは前記第２の入力値を出力 として選択するようになっている、該第１の選択手段と、を含む、電子比較器。
6. ６．前記第３のフリップフロップが、前記第１および第２の入力値のいずれが前 記第１の選択手段により選択されたかを示すトレースバック信号を発生する、請 求項５記載の電子比較器。
7. ７．前記トレースバック信号に応答して、前記第１の入力値に関連する第１トレ ースバック信号または前記第２の入力値に関連する第２トレースバック信号のい ずれかを、前記第１の選択手段により選択された該入力値に基いて選択する第２ の選択手段をさらに含む、請求項６記載の電子比較器。
8. ８．前記第２および第３フリップフロップに動作的に接続され、前記大きい方の 値が識別されたことを示す信号を発生する手段をさらに含む、請求項６記載の電 子比較器。
9. ９．複数の電気的２進コード値の最大値を選択して出力するための電子論理回路 であって、２つの選択手段入力値の大きい方を選択して出力する複数の選択手段 を含み、該複数の選択手段がツリー状に接続されて選択手段のツリーを形成し、 該選択手段の各々が前記２つの選択手段入力値のいずれが選択されたかを示すト レースバック信号を発生するための手段を含み、前記複数の値の対が前記ツリー の第１段内に配置された前記選択手段の第１のものにそれぞれビット直列式に最 上位ビットから最初に印加され、該第１の選択手段の各々が前記２つの選択手段 入力値の大きい方を第１段の出力信号として出力し且つそのトレースバック信号 を第１段トレースバック信号として出力し、該第１段の出力信号が前記ツリーの 第２段内に配置された前記選択手段の第２のもののそれぞれビット直列式に最上 位ビットから最初に印加され、以下同様のことが前記ツリーの後続の手段におい て、前記入力値の最大値が前記ツリーの最終段内に配置された最後の前記選択手 段から出力信号として供給されるまで行われ、前記第１段トレースバック信号が 前記ツリーの第２段内に配置された前記選択手段の第２のもののそれぞれに印加 され、該第２の選択手段の各々が、該第２の選択手段の第１選択手段入力値に関 連する前記第１トレースバック信号または該第２選択手段の第２選択手段入力値 に関連する第１トレースバック信号のいずれかを選択する手段を含み、以下同様 のことが前記ツリーの後続の手段においても行われる、電子論理回路。
10. １０．前記選択して出力する手段に動作的に接続され、前記最大値が識別された ことを示す信号を発生する手段をさらに含む、請求項９記載の電子論理回路。