JPH0650472B2

JPH0650472B2 - ３値データ・エラー検出訂正装置

Info

Publication number: JPH0650472B2
Application number: JP1184888A
Authority: JP
Inventors: ドウエイト・ダブリユ・グライムズ
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1988-07-29
Filing date: 1989-07-19
Publication date: 1994-06-29
Anticipated expiration: 2009-06-29
Also published as: DE68926412D1; EP0352937B1; US4961192A; EP0352937A3; EP0352937A2; JPH03109646A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ．産業上の利用分野Ｂ．従来技術Ｃ．発明が解決しようとする問題点Ｄ．問題点を解決するための手段Ｅ．実施例Ｅ１．本発明の概要（第１図）Ｅ２．チェック・トリット発生器（第３図）Ｅ３．チェック・トリット発生器のトリー（第４図）Ｅ４．３値データ・ソース（第５図）Ｅ５．３値論理ラッチ（第１９図）Ｅ６．ＣＴＧＵ−２レジスタ（第７図）Ｅ７．ＣＴＧＵ−１レジスタ（第８図）Ｅ８．制御装置Ｅ９．チェック・トリット発生装置（第６図、第９図）Ｅ10．チェック・トリット比較器（第１０図）Ｅ11．単一エラー検出器（第１１図）Ｅ12．無エラー検出器（第１２図）Ｅ13．複数エラー検出器（第１３図）Ｅ14．エラー表示器（第１７図）Ｅ15．データ訂正器（第２図）Ｅ16．３値論理減分装置（第１５図）Ｅ17．３値論理増分装置（第１４図）Ｅ18．３値マルチプレクサ（第１６図）Ｆ．作用Ｆ１．エラーなしＦ２．単一エラーＦ３．複数エラーＧ．発明の効果Ａ．産業上の利用分野本発明は、データのエラー検出及び訂正に関し、特に
０、１、２の３値モードで動作するシステムに関する。

Ｂ．従来技術３レベル論理で動作する従来技術のシステムの３つの電
圧レベルのうちの１つは負のレベルであり、すなわち電
圧レベルは−１、０、＋１であってこれらはそれぞれデ
ータの値として０、１、２と称される。しかし、０、
１、２のデータ論理を発生するためにすべての電圧を単
極電圧レベルであるようにして動作する従来技術のシス
テムは知られていないし、エラー検出または訂正機能を
もつ３レベル・システムも知られていない。

しかし、情報処理のために３値データに依存し得るよう
になる前に、データの移動あるいは記憶の間にそのデー
タ上で実行されるエラー検出及び訂正機能がどうしても
必要である。ところが、３値データ訂正を扱う技術は今
のところ知られていない。

３値データ（今後、３論理レベル０、１、２と称する）
は、２値論理装置間でデータを伝送するために使用され
てきた（米国特許第４６３１４２８号参照）。しかし、
このタイプの３値データは、エラー・チェックを必要と
する論理機能を実行するためには使用されていない。３
値データ及び論理は、データ容量を増加させるための技
術として、データ処理に広く使用されるようになってき
ているので、エラー・チェック及び訂正を実行する必要
性も生じることになる。

２値論理に広く使用されているエラー検出及び訂正機
能、例えばデータからパリティ・ビットを発生し、シン
ドローム要素を発生するためにパリティ・ビットを使用
し、エラーを検出しエラー訂正のための信号を発生する
ためにシンドローム要素を使用することは、一般的な方
法としては３値データにも有用である。しかし、３値エ
ラー検出及び訂正に既知の２値技術を使用することは、
３値論理に固有の相当に抜本的な変更を施さないでは可
能とはならず、そのようなことは３値データを使用しよ
うとする者にとって自明ではない。

エラー検出及び訂正に対する２値的技法、及びこれらの
技術を３値エラー検出及び訂正に適用することに関連す
る問題は、次に示す従来技術を検討することによって説
明することができる。

まず、米国特許第４５２３３１４号は、２値エラー検出
及び訂正システムに使用するためのエラー表示システム
を開示する。その米国特許の第１図のシステム図には、
エラー検出及び訂正を実行するのに必要な基本的機能が
含まれている。これらは、データを読み込み記憶する間
に第１のチェック・ビットを発生する機能と、記憶され
たデータを読み出して第２のチェック・ビットを発生す
る機能と、エラーを表示しエラー訂正回路に報知するた
めにシンドローム・ビットを使用する機能である。米国
特許第４５２３３１４号に開示されているようなシステ
ムを３値モードで使用する際に遭遇する問題は数多くあ
る。基本的な問題は、３値データの記憶と、チェック・
トリット（２値の数字をビットと呼ぶことになぞらえて
３値の数字はトリットと呼ばれる）の発生と、シンドロ
ーム要素の発生と、エラー・デコード及びエラー検出手
段と、エラー訂正機能である。これらの機能を２値で実
行するための技術は、根本的な変更を加えることなしに
３値システムに適用することはできない。例えば、ラッ
チのような既知の２値記憶装置が３値には存在しない。

２値チェック・ビット発生器は、３値チェック・トリッ
トを発生するためにはそのままで使用できず、また３値
に使用できるように変更することも不可能である。２値
シンドローム発生器はＡＮＤ論理群であって、３値レベ
ル・シンドローム要素を発生するように機能しない。２
値のエラー検出及び訂正技術は、エラーがデータを０か
ら１、または１から０へ変更するという原理に基づいて
いる。米国特許第４５２３３１４号は、２値の欠失また
は取得がキャリーの欠失または取得により検出されるの
で、加算器及びキャリー検出器を使用している。３値エ
ラー検出技術は、データ・エラーのレベル、すなわち０
または１または２を決定する必要がある。従って、加算
器及びキャリー検出器をもつ２値論理技術はどれも適用
不可能である。

米国特許第３７５５７７９号、第３８９６４１６号及び
第４６３１７２５号に示されているのは、エラー訂正を
実行するためにチェック・ビット及びシンドローム要素
を発生する典型的な２値エラー訂正システムである。こ
れにおいては、シンドローム発生技術は、シンドローム
・ビットを発生するために２を法として使用することと
加算するものである。２値の０−１加算は論理の観点か
らは比較的容易であるが、この技法は３値論理には適用
できない。

問題は、３値でシンドローム要素を発生するために２値
技術を使用する際のみならず、シンドローム要素を、エ
ラーを検出し次にエラーを訂正する際にもある。２値で
エラーを訂正するには、エラー・ビットの位置を識別し
さえすればよく、エラーのタイプ、すなわちそのエラー
・ビット位置で増加しているのか減少しているのかは識
別する必要がない。すなわち、２値では、“０”の増加
がビットを“１”にセットし、“０”の減少もまたその
ビットを“１”にセットする。また、“１”の増加はそ
のビットを“０”にセットする。３値では、トリット位
置の増加または減少は、３つのレベルのどれかでトリッ
トの０、１または２のセットをもたらす。このとき３値
タイプのエラー、すなわち値の増加または減少に訂正を
実行するために使用することのできるエラー検出が確立
されなくてはならない。というのは、エラーが、０、１
または２という３つのレベルのうちの１つにデータ値を
置数することがあるからである。

２値のデータ訂正を行うには、０から１または１から０
へエラー・ビット位置で反転を行うだけでよい。すなわ
ち、欠落ビット（値の減少）も拾得ビット（値の増加）
もビットを反転することにより訂正される。例えば米国
特許第３７５５７７９号の第２０欄、２１−２８行、及
び米国特許第４６３１７２５号の第７欄、５−１２行を
参照されたい。

要約すると、３値でデータ訂正を実行するには、エラー
条件によって異なる値が存在するため、データ位置が増
加しているかまたは減少しているかのどちらかであるか
についてエラーを識別することが必要である。また、デ
ータをもとの状態に復元するために訂正はビット位置の
増分または減分のどちらかを実行しなくてはならない。
それゆえ、０から１または１から０へのデータの変化に
よるエラーを検出し単にデータを反転させるだけでこの
エラーを訂正するという既知の２値技術は３値には適用
できない。

Ｃ．発明が解決しようとする問題点この発明の目的は、多重レベル論理モード、特に３レベ
ル論理モード（３値）のデータのエラーを検出し訂正す
るための技術を提供することにある。

この発明の他の目的は、３値エラー検出論理装置を提供
することにある。

この発明のさらに他の目的は、エラー検出論理装置を活
動化するために３値チェック・データを作成することに
ある。

この発明のさらに他の目的は、３値エラー訂正論理装置
を提供することにある。

この発明のさらに他の目的は、シンドローム・トリット
を発生するための３値比較装置を提供することにある。

この発明のさらに他の目的は、エラー訂正を実行するた
めに３値データを多重化することにある。

この発明のさらに他の目的は、３値データを記憶するこ
とにある。

Ｄ．問題点を解決するための手段上記目的は、本発明に従い、３値データのトリット（０
または１論理レベルにある２値データのビットとは異な
り、０、１または２のレベルにある）を使用する方法及
び装置によって達成される。これにおいては、データの
トリットが第１のレジスタに読み込まれているときに、
その第１のレジスタ中に配置される個々の特定のトリッ
トのグループに固有である、第１の系列のチェック・ト
リットが生成される。そして第１のレジスタからデータ
のトリットが順次移動されてゆくにつれて、第２の系列
のチェック・トリットが生成されていてそれが、第２の
レジスタ中に配置された第１の系列のチェック・トリッ
トに比較される。もし、第１のレジスタから移動された
データ・トリットから生成されたチェック・トリット
が、第１のレジスタに読み込まれたデータ・トリットか
ら生成されたチェック・トリットと同一であるなら、第
１のレジスタに出入れされたそれぞれのデータは同一で
あって、そのレジスタ記憶手段に関してはエラーがな
い、ということになる。しかし、チェック・トリットが
同一でないなら、エラーが存在すると考えられる。この
とき、レジスタの代わりにメモリなどの記憶装置を使用
することもできる。

存在するエラー及びエラーのタイプの識別はエラー検出
論理によって実行される。もしエラーが単一トリット・
エラーであると識別されるなら、エラー訂正論理がゲー
トされる。もしエラーが多重トリット・エラーとして検
出されるかまたはエラーがないなら、エラー訂正論理は
ゲートされず、表示器がどの状態が存在するかを表示す
る。

Ｅ．実施例Ｅ１．本発明の概要第１図には、本発明に従う３値エラー検出及び訂正シス
テムの全体のブロック図が示されている。後述の表１及
び表２に示すような、５から２６までに亘る範囲のトリ
ットのグループであるデータ・トライト（８個のビット
の集まりはバイトと称されるが、ここではトリットの集
まりをトライトと呼ぶことにする）が３値データ・ソー
ス２から入力される。データ・トライト（９トリット）
は、制御４によって、３値データ・ソース２からレジス
タ３へ読み込まれるとともに、チェック・トリット発生
器１００へも読み込まれる。チェック・トリット発生器
１００は、表１に示すように、９個のデータ・トリット
からなる各トライト毎に４個のチェック・トリットを作
成する。この４つのチェック・トリットは、線ＣＴ１−
１ないしＣＴ１−４（第８図）上でレジスタ５に読み込
まれる。

表１及び表２は、それぞれ４個及び５個のチェック・ト
リットによって支援することができるさまざまなトライ
ト・サイズ（トライト毎のトリット数）の３値ＥＣＣフ
ォーマットである。これらは、チェック・トリットを生
成する際にどのトリットが使用されるかをリストし、ど
のトリットがエラーであり、データ検索の間に訂正を必
要とするものであるかを識別する。

さて、線Ｄ０−Ｄ８上でレジスタ３から９個のトリット
からなるデータを読み出すと、その９個のトリットは、
そのデータ・トリットがはじめにレジスタ３に読み込ま
れた時点でチェック・トリット発生器１００によって以
前に実行されたのと同様に、別の４つのチェック・トリ
ットを生成するために別のチェック・トリット発生器２
００に読み込まれる。次に、レジスタ５からと、チェッ
ク・トリット発生器２００からのチェック・トリットが
チェック・トリット比較器４００中で比較される。この
比較器は、４つのチェック・トリット比較のめいめい毎
にシンドローム・トリットを生成し、生成された４つの
シンドローム・トリットを、エラー検出装置３００中の
単一エラー検出器６００と複数エラー検出器７００に入
力するために線ＳＹ１−ＳＹ４上に配置する。レジスタ
３から読み出されたデータ・トライトはまた、線Ｄ０−
Ｄ８上でデータ訂正器５００にも指向される。このデー
タ・トライトは、チェック・トリット比較器４００で生
成されたシンドローム・トリットに基づき、エラーがな
いので訂正されないままか、エラーが訂正されたかたち
か、多重エラーで訂正不可能なかたちでデータ訂正器５
００を通過することになる。その個別の動作は図面に示
されており、以下の詳細に説明する。

本発明の３値機能装置に使用されるＭＯＳＦＥＴ論理デ
バイスは、次のような基本的なパラメータをもち、第１
８図に示すように機能する。

３値論理レベル０は接地電位である。

３値論理レベル１はＶＤＤである。

３値論理レベル２はＶＣＮ（＝ＶＤＤ／２）であ
る。

＋Ｖｔ１及び＋Ｖｔ２は、Ｎ−チャネルＭＯＳＦＥＴの
アースに対する基準スイッチング閾値電圧である。−Ｖ
ｔ１及び−Ｖｔ２は、＋ＶＤＤに対するＰ−チャネルＭ
ＯＳＦＥＴの基準スイッチング閾値電圧である。

Ｐ−チャネルＭＯＳＦＥＴは、−Ｖｔ１で、＋ＶＤＤか
ら接地電位の方へ２５％分下降する。

Ｐ−チャネルＭＯＳＦＥＴは、−Ｖｔ２で、＋ＶＤＤか
ら接地電位の方へ７５％分下降する。

Ｎ−チャネルＭＯＳＦＥＴは、＋Ｖｔ２で、接地電位か
ら＋ＶＤＤの方へ７５％分上昇する。

Ｎ−チャネルＭＯＳＦＥＴは、＋Ｖｔ１で、接地電位か
ら＋ＶＤＤの方へ２５％分上昇する。

このことは第１８図に示されている。

尚、ここではＭＯＳＦＥＴ論理デバイスが使用されてい
るけれども、この明細書に説明されている論理を実行す
るために任意の多レベル論理装置または回路を使用する
ことができる。

Ｅ２．チェック・トリット発生器第１図の３値エラー検出及び訂正動作にとって基本的で
あるのは、３値トリット入力毎に固有のチェック・トリ
ットを生成する第３図のチェック・トリット発生器であ
る。複数対の３値トリット入力のチェック・トリットを
生成するために、第４図に示すように複数のチェック・
トリット発生器を結合することができる。この技術は、
個々のチェック・トリット発生器がいくつかの構成で結
合される場合にチェック・トリット発生器１００及び２
００で使用される。機能的な観点から言うと、第３図の
チェック・トリット発生器は、トリット論理装置を３つ
の動作グループに分割するものである。デバイス１４１
−１４８を含む、Ｂの点の３値入力に基づく第１のグル
ープは、３つの点の上で３値論理レベルをセットするも
のである。点Ａの３値入力に基づく、デバイス１４９−
１５２を含む第２のグループは、Ｂ入力によってその点
に配置された３値レベルが出力点Ｅへ通過するものを許
容するために１つの点を開くものである。デバイス１５
３−１５６を含む第３のグループは、出力点Ｅの３値レ
ベルを増幅するものである。この増幅された出力は、ト
リット入力Ａ及びＢに対応する特定のチェック・トリッ
トである。

第３図に示されている回路中の３値論理デバイスは、２
つの入力Ａ及びＢ上の３値論理レベルの可能なすべての
組合せに対応するチェック・トリット出力を発生するた
めに、以下の表３に示されている動作規則に従う。

以下に示す表４は、第３図のすべてのデバイスと、点
Ｃ、Ｄ、Ｅの論理レベルと、出力チェック・トリットの
状態を示すものである。

次に、表３に示すＭＯＳＦＥＴ動作の規則と、以下に示す表５及び上記表４のＭＯＳＦＥＴ状態と、第
３図のチェック・トリット発生器の機能を結合すること
について説明する。

表４及び第３図を参照すると、線Ａ、Ｂ上の入力が０、
０である場合、Ａ上の論理入力が０であることは、デバ
イス１４９及び１５１を「オフ」にさせる。というの
は、Ｎ−チャネル・デバイスはゼロ入力に対して「オ
フ」であって、デバイス１５０及び１５２はゼロ入力に
対して「オン」だからである。デバイス１４９が「オ
フ」であることにより、Ｃ点の論理レベルがＥへ通過す
ることが阻止される。デバイス１５１が「オフ」である
ことによりＤ点の論理レベルがデバイス１５１を通過し
て、点Ｅで「オン」であるデバイス１５０へと至るのが
阻止される。それゆえ、Ｅ点のレベルは、線Ｂ上の入力
をＥ点へ通過させるデバイス１５２の「オン」によって
制御される。Ｂ点上のレベルはゼロなので、Ｅ点のレベ
ルもゼロとなる。線Ｂ上でゼロ論理レベルであることに
より、デバイス１４３、１４７、１４５及び１４６が
「オフ」になされ、デバイス１４２、１４１、１４４及
び１４８が「オン」になされる。デバイス１４３がオフ
であることは、接地レベルが、「オン」のデバイス１４
２を介してＣ点へと至ることを阻止する。デバイス１４
１がオンであることは、ＶＤＤレベル（論理１）が点Ｃ
へ通過することを可能ならしめる。しかし、入力Ａでゼ
ロ・レベルであることによりデバイス１４９がオフであ
るので、Ｃ点のＶＤＤレベル（論理１）がＥ点へ通過す
ることが阻止される。それゆえ、Ｅ点はゼロ（論理０）
となる。Ｅ点のゼロ・レベルは、デバイス１５６及び１
５３のオフと、デバイス１５５、１５４の「オン」をひ
き起こす。デバイス１５６がオフであることは、ＶＣＮ
レベル（２）がデバイス１５５を通過して出力へ至るこ
とを阻止する。また、デバイス１５３が「オフ」である
ことは、ＶＤＤレベル（１）が出力へ至ることを阻止す
る。しかし、デバイス１５４が「オン」であることによ
り接地レベル（０）が出力へ至ることが許容され、よっ
て入力が０、０のときチェック・トリット出力が０にな
される。Ａ及びＢにおける３値論理レベルは、Ｅ点を接
地レベル（０）、ＶＣＮレベル（２）またはＶＤＤレベ
ル（１）にするようにＣＭＯＳデバイスを制御する。ま
た、Ｅ点の論理レベルは、チェック・トリット出力を特
定の論理レベルに設定するように制御する。

Ａ、Ｂの入力が０、１である場合、Ａにおける（０）入
力はデバイス１５１及び１４９を「オン」にし、デバイ
ス１５０及び１５２を「オン」にする。Ｂにおける
（１）入力は、デバイス１４３、１４７、１４５及び１
４６を「オン」にし、デバイス１４２、１４１、１４４
及び１４８を「オフ」にする。上記０、０入力の場合に
説明したのと同様に、入力Ａが（０）であることは、デ
バイス１５１及び１４９が「オフ」であることによっ
て、点Ｃ及びＤがＥ点へ通過することを阻止する。それ
ゆえ、デバイス１４１、１４２、１４４及び１４８と、
点Ｃ及びＤに効果を及ぼすデバイス１４３、１４５、１
４６及び１４７の状態に拘らず、これらはＥ点に効果を
及ぼさない。デバイス１５２が「オン」であることは、
Ｂ点のレベルのＥ点への通過を可能ならしめ、以てＥ点
のレベルを（１）にする。Ｅ点の（１）レベルは、デバ
イス１５５及び１５４を「オフ」にし、デバイス１５６
及び１５３を「オン」にする。デバイス１５５が「オ
フ」であることは、ＶＣＮ（２）出力を阻止し、デバイ
ス１５４が「オフ」であることは、接地（０）出力を阻
止する。デバイス１５３が「オン」であることは、ＶＤ
Ｄレベル（１）をチェック・トリット出力へ通過するこ
とを可能にする。それゆえ、入力がＡ、Ｂが０、１のと
き、チェック・トリットは（１）である。

入力Ａ、Ｂが０、２である場合、デバイス１５１及び１
４９が「オフ」で、入力Ａの（０）に基づきデバイス１
５０及び１５２が「０」となる。表４に示すように、Ｂ
上の論理レベル（２）は、Ｖｔ１デバイス１４２、１４
４、１４３及び１４５を「オン」にさせて、Ｖｔ２デバ
イス１４１、１４８、１４７及び１４６を「オフ」にさ
せる。ここで、再び、入力０、０あるいは入力０、１の
場合と同様に、論理入力０、２の場合の入力Ａ上の
（０）はＣ及びＤ点がＥ点のレベルに影響を及ぼすのを
阻止する。Ｅ点のレベルは、デバイス１５２がオンであ
って入力Ｂの（２）レベルが点Ｅへの通過することによ
って制御される。Ｅ点での（２）レベルは、Ｖｔ１デバ
イス１５５及び１５６を「オン」にし、Ｖｔ２デバイス
１５３及び１５４を「オフ」にする。デバイス１５４が
オフであることは接地レベル（０）を阻止し、デバイス
１５３がオフであることはＶＤＤレベル（１）を阻止す
る。デバイス１５５及び１５６が「オン」であること
は、ＶＣＮレベル（２）を出力へ通過させる。それゆ
え、入力Ａ、Ｂが０、２の場合、チェック・トリットは
（２）である。

入力Ａ、Ｂが１、０の場合、入力Ａの（１）に基づきデ
バイス１５１、１４９がオンになり、デバイス１５０、
１５２がオフになる。また、入力Ｂの（０）に基づき、
デバイス１４３、１４７、１４５及び１４６がオフにな
り、デバイス１４２、１４１、１４４及び１４８がオン
になる。デバイス１５０がオフであることはＤ点を、出
力に影響を及ぼさないように阻止し、一方デバイス１５
２がオフであることはＢ点を、Ｅ点に影響を及ぼさない
ように阻止する。デバイス１４９がオンであることはＣ
点がＥ点へ通じることを許容する。デバイス１４７がオ
フであることはＶＣＮレベル（２）がＣ点へ通じること
を阻止する。デバイス１４３がオフであることは接地レ
ベル（０）がＣ点へ通じることを阻止する。デバイス１
４１がオンであることは、ＶＤＤレベル（１）がＣ点へ
達し、デバイス１４９を介してＥ点へ達することを阻止
する。Ｅ点が（１）であることは、デバイス１５６及び
１５３をオンにし、デバイス１５５及び１５４をオフに
する。デバイス１５５がオフであることはＶＣＮの通過
を阻止し、デバイス１５４がオフであることは接地レベ
ル（０）が出力へ通じることを阻止する。それゆえ、デ
バイス１５３がオンであることは、ＶＤＤ（１）をチェ
ック・トリット出力に通じさせることによって出力を制
御する。従って、Ａ、Ｂが１、０のときのチェック・ト
リットは（１）である。

Ａ、Ｂの入力が１、１の場合、入力Ａの（１）に基づ
き、デバイス１５０及び１５２がオフになり、デバイス
１５１、１４９がオンになる。また、入力Ｂの（１）に
基づき、デバイス１４１、１４２、１４４及び１４８は
オフになり、デバイス１４３、１４５、１４６及び１４
７はオンになる。この場合も、上記Ａ、Ｂが１、０の場
合と同様に、入力１５０及び１５２がオフであることは
Ｄ点及びＢ点がＥ点へ通じるのを阻止する。それゆえ、
Ｃ点のレベルがＥ点へ通じることになる。デバイス１４
２がオフであることは接地レベルがデバイス１４３へ通
じるのを阻止し、デバイス１４１がオフであることはＶ
ＤＤレベル（１）を阻止する。それゆえ、デパイス１４
７がオンであることはＶＣＮレベル（２）がＣ点へ通じ
またデバイス１４９を介してＥ点へ通じるのを許容す
る。Ｅ点における（２）という３値論理レベルは、Ｖｔ
１デバイス１５５及び１５６をターン・オンさせ、Ｖｔ
２デバイス１５３及び１５４をターン・オフさせる。デ
バイス１５５及び１５６がオンであることは、ＶＣＮレ
ベル（２）がチェック・トリット出力へ通じることを許
容する。従って、入力Ａ、Ｂが１、１の場合、チェック
・トリットは（２）である。

入力Ａ、Ｂの入力が１、２の場合、Ａが（１）であるこ
とに基づきデバイス１５０及び１５２はオフであり、デ
バイス１５１、１４９はオンである。また、Ｂが（２）
であることに基づき、Ｖｔ１デバイス１４２、１４４、
１４３、１４５はオンであり、Ｖｔ２デバイス１４１、
１４８、１４７、１４６はオフである。Ａ、Ｂが１、０
のときと１、１のときと同様に。Ｃ点のレベルはＥ点へ
と通じる。デバイス１４２及び１４３がオンであこと
は、接地レベル（０）をしてＣ点へ通じさせ、またオン
のデバイス１４９を介してＥ点へと通じさせる。Ｅ点の
（０）はデバイス１５５及び１５４をオンにし、デバイ
ス１５６及び１５３をオフにする。デバイス１５６はＶ
ＣＮレベルを阻止し、デバイス１５３はＶＤＤレベルを
阻止し、一方デバイス１５４がオンであることは接地レ
ベル（０）をチェック・トリット出力へと通じさせる。
それゆえ、Ａ、Ｂが１、２の場合、チェック・トリット
は（０）である。

Ａ、Ｂ入力が２、０の場合、入力Ａの（２）レベルに基
づきＶｔ２デバイス１４９及び１５２がオフになる。ま
た、入力Ｂの（０）レベルに基づき、デバイス１４１、
１４２、１４４及び１４８がオンになり、デバイス１４
３、１４５、１４６及び１４７がオフになる。デバイス
１５１及び１５０がオンであることはＤ点のレベルがＥ
点へ通じることを許容し、デバイス１４９及び１５２が
オフであることは他のすべてのレベルがＥ点へ通じるの
を阻止する。デバイス１４５及び１４６がオフであるこ
とは、それぞれＶＤＤレベルと接地レベルを阻止し、一
方デバイス１４８がオンであることは、ＶＣＮレベル
（２）をＤ点へ転換し、デバイス１５１、１５０を介し
てＥ点へ転換する。Ｅ点での（２）レベルはＶｔ１デバ
イス１５６及び１５５をターン・オンし、一方Ｖｔ２デ
バイス１５３及び１５４をターン・オフする。デバイス
１５３及び１５４はそれぞれＶＤＤ及び接地レベルをブ
ロックし、一方デバイス１５６及び１５６がオンである
ことはＶＣＮレベル（２）を出力へ通じさせる。それゆ
え、Ａ、Ｂが２、０の場合チェック・トリットは（２）
である。

入力Ａ、Ｂが２、１の場合、入力Ａの（２）レベルに基
づきＶｔ１デバイス１５１及び１５０がオンで、Ｖｔ２
デバイス１４９及び１５２がオフとなる。また、入力Ｂ
の（０）レベルに基づきデバイス１４３、１４５、１４
６及び１４７がオフになる。デバイス１５１及び１５０
がオンであることは、Ｄ点のレベルをＥ点へ通じさせ、
一方デバイス１４９及び１５２がオフであることは、他
のすべてのレベルがＥ点へ通じることを阻止する。デバ
イス１４５及び１４６がオフであることはそれぞれ、Ｖ
ＤＤレベル及び接地レベルを阻止し、一方デバイス１４
８がオンであることはＶＣＮレベル（２）をＤ点へ切換
え、またデバイス１５１、１５０を介してＥ点へと通じ
させる。Ｅ点のレベル（２）はＶｔ１デバイス１５６及
び１５５をターン・オンさせ、またＶｔ２デバイス１５
３及び１５４をターン・オフさせる。デバイス１５３及
び１５４はそれぞれＶＤＤと接地レベルを阻止し、一方
デバイス１５６及び１５５がオンであることはＶＣＮレ
ベル（２）が出力へ通じることを可能ならしめる。従っ
て、Ａ、Ｂが２、０の場合、チェック・トリットは
（２）である。

入力Ａ、Ｂが２、１の場合、入力Ａの（２）レベルに基
づき、Ｖｔ１デバイス１５１及び１５０はオンであり、
Ｖｔ２デバイス１４９及び１５２はオフになる。また、
入力Ｂの（１）に基づき、デバイス１４１、１４２、１
４４及び１４８がオフになり、デバイス１４３、１４
５、１４６及び１４７がオンになる。このとき、Ａ、Ｂ
が２、０の場合と同様に、デバイス１５０、１５１、１
４９及び１５２の状態がＤ点をＥ点へ通じさせる。デバ
イス１４４及び１４８がオフであることは、それぞれＤ
点からＶＤＤ及びＶＣＮを阻止し、デバイス１４６がオ
ンであることは接地レベル（０）をＤ点へ通じさせ、デ
バイス１５１及び１５０を介してＥ点へ通じさせる。Ｅ
点の（０）レベルはデバイス１５５及び１５４をターン
・オンさせ、デバイス１５６及び１５３をターン・オフ
させる。デバイス１５６及び１５３はＶＣＮ及びＶＤＤ
レベルを阻止し、一方、デバイス１５４がオンであるこ
とは接地レベル（０）を出力に通じさせる。従って、入
力Ａ、Ｂが２、１の場合、チェック・トリットは（０）
である。

入力Ａ、Ｂが２、２の場合、Ｖｔ１デバイス１４３、１
４５、１５１、１４２、１４４、及び１５０がオンで、
Ｖｔ２デバイス１４７、１４６、１４９、１４１、１４
８及び１５２がオフである。デバイス１５２は入力Ｂを
阻止し、一方、デバイス１４９はＣ点がＥ点へ通じるの
を阻止する。デバイス１５１及び１５０がオンであるこ
とは、Ｄ点をＥ点へ通じさせる。デバイス１４８及び１
４６がオフであることはＶＣＮ及び接地レベルをＤ点か
ら阻止し、デバイス１４５及び１４４がオンであること
は、ＶＤＤレベル（１）をＤ点へ通じさせ、またデバイ
ス１５１、１５０を介してＥ点へ通じさせる。Ｅ点での
（１）レベルはデバイス１５５、１５４をターン・オフ
させ、デバイス１５６、１５３をターン・オンさせる。
デバイス１５５、１５４がオフであることはＶＣＮ及び
接地レベルを阻止し、一方、デバイス１５３がオンであ
ることはＶＤＤレベル（１）を出力へ通じさせる。それ
ゆえ、Ａ、Ｂが２、２であるとき、チェック・トリット
は（１）である。

従って、第３図の３値チェック・トリット発生器は、２
入力の３値論理レベルのすべての組合せに対する３値チ
ェック・トリット０、１、２を生成する。

３値チェック・トリット発生器は、２本の線上の３値デ
ータ（０、１、２）の入力に基づきチェック・トリット
（２値の場合のパリティービットに相当）を生成する。

Ｅ３．チェック・トリット発生器のトリー第４図を参照すると、チェック・トリット発生器のトリ
ーが、複数対の３値入力のチェック・トリットを生成す
るために、第３図の２トリット発生器の列をトリー状に
結合する。これにおいては、４対の入力、Ｔ０、Ｔ１
と、Ｔ２、Ｔ３と、Ｔ４、Ｔ５と、Ｔ６、Ｔ７が、それ
ぞれトリット発生器２０、２１、２２及び２３に印加さ
れる。４つのトリット発生器２０、２１、２２、２３か
らの４つの出力は第３図の入力Ａ、Ｂに関連して詳細に
説明したようにして生成される。その４つの出力２８、
２９、３０及び３１は対毎に結合され、それぞれトリッ
ト発生器２４及び２５に印加される。これらの２つのト
リット発生器２４及び２５からの２つの出力は最終段の
トリット発生器２６及び電力増幅器２７に入力されて、
出力線３４上にチェック・トリットが得られる。このよ
うにして、８個のデータ・トリット入力から単一のチェ
ック・トリットが得られる。また、入力線とチェック・
トリット発生器の組合せを、チェック・トリットを得る
ために使用することができる。

Ｅ４．３値データ・ソース第５図を参照すると、第１図の３値データ・ソース２
が、２値−３値変換器として図示されている。この変換
器の詳細は、本出願人に係る特開昭６１−１０７４１５
号公報に説明がある。しかし、特開昭６１−１０７４１
５号公報に記載されているもの以外の３値データ・ソー
スにも本発明を適用することができる。

Ｅ５．３値論理ラッチこのラッチは、３値クロックの制御の下で、データ入力
線上に配置された任意の論理レベルをラッチするように
動作する。また、テスト手段を走査するための手段も設
けられる。

第１９図を参照すると、他の３値論理デバイスと同様
に、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴ
がそれぞれＮ、Ｐで参照される。エンハンストメントＭ
ＯＳＦＥＴは、５部(Five-part)gateをもつ。Ｖｔ１及
びＶｔ２（電圧閾値１及び２）は、ＶＤＤの1/4と3/4で
ある。＋Ｖｔは接地電位を基準とする。−Ｖｔ１は＋Ｖ
ＤＤを基準とする。閾値電圧は次のように設定される。

デバイス：４７、４２ −Ｖｔ１＝−1/4ＶＤＤＶＤ
Ｄを基準デバイス：４６、４４ −Ｖｔ２＝−3/4ＶＤＤＶＤ
Ｄを基準デバイス：４５、４１＋Ｖｔ２＝＋3/4ＶＤＤ接地
を基準デバイス：４７、４２ −Ｖｔ１＝＋1/4ＶＤＤ接地
を基準３値クロックは、３つの機能をもつ。

１＝ゲートＤｉ（データ入力）２＝ラッチ・モード３＝ゲートＩ（走査データ入力）クロックが論理１のとき、それはデバイス４１の＋Ｖｔ
２より高い。従ってデバイス４１はオンであり、よって
入力データをラッチに入れる。クロックの論理１はデバ
イス４４の−Ｖｔ２よりも高いので、デバイス４４をタ
ーンオフし、走査データ入力を禁止する。クロックの論
理１は、デバイス４３はターンオンするが、デバイス４
２はオフであり、よってデータ出力Ｄ０から共通接続Ａ
へのラッチバックが禁止される。データ入力は、クロッ
ク上の論理１によってゲートされる。ノードＡ上の論理
１によってゲートされる。ノードＡの３値信号はデバイ
ス４５、４６及び４７、４８を制御し、ノードＡの信号
に等価な出力をＤ０に与える。ノードＡの論理１はデバ
イス４５をターンオンし、Ｄ０を＋ＶＤＤ、すなわち論
理１に引き上げる。ノードＡの論理０はデバイス４５を
ターンオンし、Ｄ０を接地、すなわち論理０に引き下げ
る。ノードＡの論理２は、デバイス４８及び４７をター
ンオンし、Ｄ０を論理２に引き上げる。

ラッチ状態は、クロック２の論理２によって行なわれ
る。すなわち、クロックが論理１から論理２へ切り替わ
った時、クロック論理１によってゲートされたデータが
クロック論理２状態によってラッチされる。このとき、
デバイス４１はオフにスイッチされ、デバイス４３及び
４２はオンにスイッチされる。クロックの＋ＶＣＮレベ
ル（論理２）がデバイス４１の＋Ｖｔ２以下であること
によってデバイス４１がターンオフされ、それゆえ入力
データが禁止される。＋ＶＣＮクロック・レベルがその
＋Ｖｔ１以上であることによってデバイス４３がターン
オンされ、＋ＶＣＮクロック・レベルがその−Ｖｔ１以
下であることによって、デバイス４２がターンオンされ
る。Ｄ０は、デバイス４３、４２を介してノードＡにフ
ィードバックされる。これがラッチアップ状態である。
この例では、クロック１状態からクロック２状態に入っ
たので、入力データがラッチされる。

クロックが論理０のとき、それはデバイス４４の−Ｖｔ
２よりも低いので、デバイス４４がオンであり、走査デ
ータＩがラッチにゲートされる。クロックの論理０は、
デバイス４１の＋Ｖｔ２よりも低く、これはデバイス４
１をターンオフしてデータＤｉの入力を禁止する。クロ
ックの論理０はデバイス４２をターンオンするがデバイ
ス４３はオフであり、もってＤ０からデバイス４２、４
３を介してのノードＡへのラッチバックが禁止される。
走査データは、クロックの論理０レベルによってゲート
される。ノードＡにおける３値レベルがデバイス４５、
４６及び４２、４３を制御して、ノードＡにおける信号
に等価な出力をＤ０に与える。ノードＡの論理１はデバ
イス４５をターンオンし、Ｄ０を＋ＶＤＤに引上げる。
ノードＡの論理０は、デバイス４６をターンオンし、以
てＤ０を接地レベルに引き下げる。ノードＡの論理２
は、デバイス４８及び４７をターンオンし、Ｄ０を＋Ｖ
ＣＮを論理２に引き上げる。

ラッチ状態は、クロックの論理２によって行なわれる。
クロックが論理０から論理２に切り替わった時、クロッ
ク論理２状態によって、クロック論理０によりゲート去
れた走査データがラッチされる。これにより、デバイス
４４がオフに切り替わり、デバイス４３及び４２がオン
に切り替わる。デバイス４４は、クロックの＋ＶＣＮレ
ベル（論理２）がデバイス４４の−Ｖｔ２よりも高いこ
とによってターンオフされ、それゆえ、走査データが禁
止される。デバイス４３は、＋ＶＣＮクロック・レベル
がＶｔ１よりも高いことによってターンオンされ、デバ
イス４２は、＋ＶＣＮが−Ｖｔ１よりも低いことによっ
てターンオンされる。Ｄ０は、デバイス４３、４２によ
ってノードＡにフィードバックされる。これは、ラッチ
アップ状態である。この例では、クロック０状態からク
ロック２状態に入ったので走査データがラッチされる。

入力データは、クロック論理レベル１の先端でラッチさ
れ、走査データは、クロック論理レベル０の先端でラッ
チされる。クロック０または１のレベル２への遷移の後
端で選択された入力がラッチされる。クロックとクロッ
クの間の入力遷移は、ラッチに影響を及ぼさない。機能
的データがクロック・レベル１によってクロックされる
とき、走査データは、無関係（ｄｏｎｔ′ｃａｒｅ）で
あり、それとは逆に、走査データがクロック・レベル０
によってクロックされているときは、入力データは無関
係である。クロックの間に、選択された入力データまた
は走査データが変化する時は、それにしたがって出力が
変化し、クロックがレベル２に切り替わる時、選択され
た入力の状態がラッチされる。

Ｅ６．ＣＴＧＵ−２レジスタ第７図を参照すると、ＣＴＧＵ−２レジスタ３は、３値
データ・ソース２からの線Ｄ０−Ｄ８上で３値トライト
のデータを受け取る。このレジスタは、９個の３値ラッ
チ５１乃至５９を有し、これらが、制御装置４の指示の
もとで個々のトリットを記憶する。そして、選択された
時間ののちに、制御装置４の指示のもとでそのレジスタ
中に記憶されたトライトが第２図のデータ訂正器５００
に読み出され、またチェック・トリット発生器２００に
も読み出される。尚ここでは、本発明の機能の説明のた
め、記憶装置としてレジスタを使用しているが、後に読
み出してエラーをチェックすべきデータを受領する任意
の３値装置にそのレジスタを置き換えることができる。

Ｅ７．ＣＴＧＵ−１レジスタ第８図を参照すると、ＣＴＧＵ−１レジスタ５は、線Ｃ
Ｔ１−１乃至ＣＴ１−４上でＣＴＧＵ−１チェック・ト
リット発生器１００から４つのチェック・トリットを受
領して３値ラッチ６１乃至６４に格納する。３値ラッチ
の動作は、第１９図に示されている。この４つのトリッ
トは、制御装置の指示のもとでレジスタからチェック・
トリット比較器ＣＴＣＵ４００へ転送される。

Ｅ８．制御装置制御装置は、クロック・システムと、ＣＴＣＵ−１及び
ＣＴＣＵ−２レジスタに対する３値データの読み書きを
制御するための、組合せ及び順序論理システムを具備す
る。３値データは、データ・ソース２によってＣＴＧＵ
−１及びＣＴＧＵ−２に与えられる。

適用技術によっては、３種データ・ソース２からの信号
は、３値データがバス上にあり、ＣＴＧＵ−１及びＣＴ
ＧＵ−２レジスタへのラッチが基準完了であることを示
すために、制御装置４に送られることがある。そのと
き、制御装置４がＣＴＧＵ−１及びＣＴＧＵ−２レジス
タに制御信号とクロックとを与えて３値データと３値チ
ェック・トリットをラッチする。この３値データは、デ
ータ出力バスによって３値データ検出及び訂正システム
の訂正された３値データ出力を受け取る装置がそれを使
用すべき適当な時期に、制御装置によってＣＴＧＵ−１
及びＣＴＧＵ−２レジスタからゲート出力される。

Ｅ９．チェック・トリット発生装置ＣＴＧＵ−１及びＣＴＧＵ−２チェック・トリット発生
装置は、９トリット入力からなる各データ・トライト毎
に４つのチェック・トリットを生成する点で機能的に同
一である。。チェック・トリット発生装置によって使用
される基本的な機能装置は、第３図に示すチェック・ト
リット発生器ＣＴＧをトリー状に配列したものである。

第６図を参照すると、チェック・トリット発生装置１０
０は、９つの３値データ入力Ｄ０−Ｄ８のレベルに従
い、４つのチェック・トリットを与える。尚、ＣＴＧ
は、チェック・トリット発生器を表すものとする。ＣＴ
Ｇ１０５乃至１３４の出力は、チェック・トリット１−
４に対応してＣＴ１−１乃至ＣＴ１−４とラベルされて
いる。チェック・トリット発生器に対する入力は、前記
表１のＴＥＣＣに従い接続されている。

ＣＴＧ１０１乃至１０５は、チェック・トリット１、Ｃ
Ｔ１−１を生成する。表１の下半分では、チェック・ト
リット１はデータ・トリット０、１、３、４、６、８の
もとでｘをもつ。データ・トリット８が使用される最後
の入力である。尚、データ・トリット１０の下のｘは、
この９トリット・トライトでは使用されない。ｘは、各
チェック・トリットを発生するためにどのデータ・トリ
ットが使用されるかを示すものである。Ｄ０及びＤ１は
ＣＴＧ１０１に接続される。Ｄ３及びＤ４はＣＧＴ１０
２に接続される。Ｄ６及びＤ８はＣＴＧ１０３に接続さ
れる。各ＣＴＧ回路は、２つの入力の３値レベルに従い
その出力に３値パリティ（平衡）を生成する。回路１０
１は、Ｄ０及びＤ１上で３値パリティを生成する。回路
１０２は、Ｄ３及びＤ４上で３値パリティを生成する。
回路１０３は、Ｄ６及びＤ８上で３値パリティを生成す
る。回路１０４は、回路１０１及び１０２の出力上で３
値パリティを生成する。回路１０５は、回路１０３及び
１０４の出力上で３値パリティを生成する。Ｄ０乃至Ｄ
８が３値レベル０１２００１１２２にある場合、Ｄ０、
Ｄ１、Ｄ３、Ｄ４、Ｄ６、Ｄ８は、０１００１２であ
る。回路１０１へのＤ０及びＤ１入力が１、０であるこ
とは、３値パリティ１を生成する。回路１０２へのＤ３
及びＤ４入力が０、０であることは、３値パリティ０を
生成する。回路１０４へのＤ６及びＤ８入力が１、２で
あることは、３値パリティ０を生成する。回路１０１及
び１０２は、回路１０４に３値１及び０を与え、これに
よって回路１０４が３値１パリティを生成する。回路１
０４及び１０３は、回路１０５に３値１及び０を与え、
これによって回路１０５が３値１パリティを生成する。
そして、回路１０５の出力が結果のＣＴ１−１となる
（１番目のチェック・トリットが１）。

ＣＴＧ１１１乃至１１４は、チェック・トリット２、Ｃ
Ｔ１−２を生成する。表１２の下半分では、チェック・
トリット２はデータ・トリット０、２、３、５、６のも
とでｘをもつ。尚、データ・トリット９、１０の下のｘ
は、この９トリット・トライトでは使用されない。デー
タ・トリット８が使用される最後の入力である。ｘは、
各チェック・トリットを発生するためにどのデータ・ト
リットが使用されるかを示すものである。Ｄ０及びＤ２
はＣＴＧ１１１に接続される。Ｄ３及びＤ５はＣＧＴ１
１２に接続される。Ｄ６はＣＴＧ１１４に接続される。
各ＣＴＧ回路は、２つの入力の３値レベルに従いその出
力に３値パリティ（平衡）を生成する。回路１１１は、
Ｄ０及びＤ２上で３値パリティを生成する。回路１１２
は、Ｄ３及びＤ５上で３値パリティを生成する。回路１
１３は、回路１１１及び１１２の出力上で３値パリティ
を生成する。回路１１４は、回路１１３及びＤ６の出力
上で３値パリティを生成する。

Ｄ０乃至Ｄ８が３値レベル０１２００１１２２にある場
合、Ｄ０、Ｄ２、Ｄ３、Ｄ５、Ｄ６は、０２０１１であ
る。回路１１１へのＤ０及びＤ２入力が０、２であるこ
とは、３値パリティ２を生成する。回路１１２へのＤ３
及びＤ５入力が０、１であることは、３値パリティ１を
生成する。回路１１１及び１１２は、回路１１３に３値
２及び１を与え、これによって回路１１３が３値０パリ
ティを生成する。回路１１３及びＤ６は、回路１１４に
３値０及び１を与え、これによって回路１１４が３値１
パリティを生成する。そして、回路１１４の出力が結果
のＣＴ１−２となる（２番目のチェック・トリットが
１）。

ＣＴＧ１２１乃至１２４は、チェック・トリット３、Ｃ
Ｔ１−３を生成する。表１の下半分では、チェック・ト
リット２はデータ・トリット１、２、３、７、８のもと
でｘをもつ。尚、データ・トリット９、１０の下のｘ
は、この９トリット・トライトでは使用されない。デー
タ・トリット８が使用される最後の入力である。ｘは、
各チェック・トリットを発生するためにどのデータ・ト
リットが使用されるかを示すものである。Ｄ１及びＤ２
はＣＴＧ１２１に接続される。Ｄ３およびＤ７はＣＴＧ
１２２に接続される。Ｄ８はＣＴＧ１２３に接続され
る。

各ＣＴＧ回路は、２つの入力の３値レベルに従いその出
力に３値パリティ（平衡）を生成する。回路１２１は、
Ｄ１及びＤ２上で３値パリティを生成する。回路１２２
は、Ｄ３及びＤ７上で３値パリティを生成する。回路１
２３は、回路１２１及び１２２の出力上で３値パリティ
を生成する。回路１２４は、回路１２３及びＤ８の出力
上で３値パリティを生成する。

Ｄ０乃至Ｄ８が３値レベル０１２００１１２２にある場
合、Ｄ１、Ｄ２、Ｄ３、Ｄ７、Ｄ８は、１２０２２であ
る。回路１２１へのＤ１及びＤ２入力が１、２であるこ
とは、３値パリティ０を生成する。回路１２２へのＤ３
及びＤ７入力が０、２であることは、３値パリティ２を
生成する。回路１２１及び１２２は、回路１２３に３値
０及び２を与え、これによって回路１２３が３値２パリ
ティを生成する。回路１２３及びＤ８は、回路１１４に
３値２及び２を与え、これによって回路１２４が３値１
パリティを生成する。そして、回路１２４の出力が結果
のＣＴ１−３となる（３番目のチェック・トリットが
１）。

ＣＴＧ１３１乃至１３４は、チェック・トリット４、Ｃ
Ｔ１−４を生成する。表１の下半分では、チェック・ト
リット２はデータ・トリット４、５、６、７、８のとも
でｘをもつ。尚、データ・トリット９、１０の下のｘ
は、この９トリット・トライトでは、使用されない。デ
ータ・トリット８が使用される最後の入力である。ｘ
は、各チェック・トリットを発生するためにどのデータ
・トリットが使用されるかを示すものである。Ｄ４及び
Ｄ５はＣＴＧ１３１に接続される。Ｄ６及びＤ７はＣＴ
Ｇ１３２に接続される。Ｄ８はＣＴＧ１３４に接続され
る。

各ＣＴＧ回路は、２つの入力の３値レベルに従いその出
力に３値パリティ（平衡）を生成する。回路１３１は、
Ｄ４及びＤ５上で３値パリティを生成する。回路１３２
は、Ｄ６及びＤ７上で３値パリティを生成する。回路１
３３は、回路１３１及び１３２の出力上で３値パリティ
を生成する。回路１３４は、回路１３３及びＤ８の出力
上で３値パリティを生成する。

Ｄ０乃至Ｄ８が３値レベル０１２００１１２２にある場
合、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８は、０１１２２であ
る。回路１３１へのＤ４及びＤ５入力が０、１であるこ
とは、３値パリティを生成する。回路１３２へのＤ６及
びＤ７入力が１、２であることは、３値パリティ０を生
成する。回路１３１及び１３２は、回路１３３に３値１
及び０を与え、これによって回路１３３が３値１パリテ
ィを生成する。回路１３３及びＤ８は、回路１３４に３
値１及び２を与え、これによって回路１３４が３値０パ
リティを生成する。そして、回路１３４の出力が結果の
ＣＴ１−４となる（４番目のチェック・トリットが
０）。

第９図を参照すると、チェック・トリット発生装置２０
０は、９つの３値データ入力Ｄ０−Ｄ８のレベルに従
い、４つのチェック・トリットを与える。尚、ＣＴＧ
は、チェック・トリット発生器を表すものとする。ＣＴ
Ｇ２０５乃至２３４の出力は、チェック・トリット１−
４に対応してＣＴ２−１乃至ＣＴ２−４とラベルされて
いる。チェック・トリット発生器に対する入力は、前記
表１のＴＥＣＣに従い接続されている。

ＣＴＧ２０１乃至２０５は、チェック・トリット１、Ｃ
Ｔ２−１を生成する。表１の下半分では、チェック・ト
リットはデータ・トリット０、１、３、４、６、８のも
とでｘをもつ。データ・トリット８が使用される最後の
入力である。尚、データ・トリット１０の下のｘは、こ
の９トリット・トライトでは使用されない。ｘは、各チ
ェック・トリットを発生するためにどのデータ・トリッ
トが使用されるかを示すものである。Ｄ０及びＤ１はＣ
ＴＧ２０１に接続される。Ｄ３及びＤ４はＣＴＧ２０２
に接続される。Ｄ６及びＤ８はＣＴＧ２０３に接続され
る。各ＣＴＧ回路は、２つの入力の３値レベルに従いそ
の出力に３値パリティ（平衡）を生成する。回路２０１
は、Ｄ０及びＤ１上で３値パリティを生成する。回路２
０２は、Ｄ３及びＤ４上で３値パリティを生成する。回
路２０３は、Ｄ６及びＤ８上で３値パリティを生成す
る。回路２０４は、回路２０１及び２０２の出力上で３
値パリティを生成する。回路２０５は、回路２０３及び
２０４の出力上で３値パリティを生成する。Ｄ０乃至Ｄ
８が３値レベル０１２００１１２２にある場合、Ｄ０、
Ｄ１、Ｄ３、Ｄ４、Ｄ６、Ｄ８は、０１００１２であ
る。回路２０１へのＤ０及びＤ１入力が１、０であるこ
とは、３値パリティ１を生成する。回路２０２へのＤ３
及びＤ４入力が０、０であることは、３値パリティ０を
生成する。回路２０４へのＤ６及びＤ８入力が１、２で
あることは、３値パリティ０を生成する。回路２０１及
び２０２は、回路２０４に３値１及び０を与え、これに
よって回路２０４が３値１パリティを生成する。回路２
０４及び２０３は、回路２０５に３値１及び０を与え、
これによって回路２０５が３値１パリティを生成する。
そして、回路２０５の出力が結果のＣＴ２−１となる
（１番目のチェック・トリットが１）。

ＣＴＧ２１１乃至２１４は、チェック・トリット２、Ｃ
Ｔ２−２を生成する。表１の下半分では、チェック・ト
リット２はデータ・トリット０、２、３、５、６のもと
でｘをもつ。尚、データ・トリット９、１０の下のｘ
は、この９トリット・トライトでは使用されない。デー
タ・トリット８が使用される最後の入力である。ｘは、
各チェック・トリットを発生するためのどのデータ・ト
リットが使用されるかを示すものである。Ｄ０及びＤ２
はＣＴＧ２１１に接続される。Ｄ３及びＤ５はＣＧＴ２
１２に接続される。Ｄ６はＣＴＧ２１４に接続される。
各ＣＴＧ回路は、２つの入力の３値レベルに従いその出
力に３値パリティ（平衡）を生成する。回路２１１は、
Ｄ０及びＤ２上で３値パリティを生成する。回路２１２
は、Ｄ３及びＤ５上で３値パリティを生成する。回路２
１３は、回路２１１及び２１２の出力上で３値パリティ
を生成する。回路２１４は、回路２１３及びＤ６の出力
上で３値パリティを生成する。

Ｄ０乃至Ｄ８が３値レベル０１２００１１２２にある場
合、Ｄ０、Ｄ２、Ｄ３、Ｄ５、Ｄ６は、０２０１１であ
る。回路２１１へのＤ０及びＤ２入力が０、２であるこ
とは、３値パリティ２を生成する。回路２１２へのＤ３
及びＤ５入力が０、１であることは、３値パリティ１を
生成する。回路２１１及び２１２は、回路２１３に３値
２及び１を与え、これによって回路２１３が３値０パリ
ティを生成する。回路２１３及びＤ６は、回路２１４に
３値０及び１を与え、これによって回路２１４が３値１
パリティを生成する。そして、回路２１４の出力が結果
のＣＴ２−２となる（２番目のチェック・トリットが
１）。

ＣＴＧ２２１乃至２２４は、チェック・トリット３、Ｃ
Ｔ２−３を生成する。表１の下半分では、チェック・ト
リット２はデータ・トリット１、２、３、７、８のもと
でｘをもつ。尚、データ・トリット９、１０の下のｘ
は、この９トリット・トライトでは使用されない。デー
タ・トリット８が使用される最後の入力である。ｘは、
各チェック・トリットを発生するためのどのデータ・ト
リットが使用されるかを示すものである。Ｄ１及びＤ２
はＣＴＧ２２１に接続される。Ｄ３及びＤ７はＣＴＧ２
２２に接続される。Ｄ８はＣＴＧ２２３に接続される。

各ＣＴＧ回路は、２つの入力の３値レベルに従いその出
力に３値パリティ（平衡）を生成する。回路２２１は、
Ｄ１及びＤ２上で３値パリティを生成する。回路２２２
は、Ｄ３及びＤ７上で３値パリティを生成する。回路２
２３は、回路２２１及び２２２の出力上で３値パリティ
を生成する。回路２２４は、回路２２３及びＤ８の出力
上で３値パリティを生成する。

Ｄ０乃至Ｄ８が３値レベル０１２００１１２２にある場
合、Ｄ１、Ｄ２、Ｄ３、Ｄ７、Ｄ８は、１２０２２であ
る。回路２２１へのＤ１及びＤ２入力が１、２であるこ
とは、３値パリティ０を生成する。回路２２２へのＤ３
及びＤ７入力が０、２であることは、３値パリティ２を
生成する。回路２２１及び２２２は、回路２２３に３値
０及び２を与え、これによって回路２２３が３値２パリ
ティを生成する。回路２２３及びＤ８は、回路２１４に
３値２及び２を与え、これによって回路２２４が３値１
パリティを生成する。そして、回路２２４の出力が結果
のＣＴ２−３となる（３番目のチェック・トリットが
１）。

ＣＴＧ２３１乃至２３４は、チェック・トリット４、Ｃ
Ｔ２−４を生成する。表１の下半分では、チェック・ト
リット２はデータ・トリット４、５、６、７、８のもと
でｘをもつ。尚、データ・トリット９、１０の下のｘ
は、この９トリット・トライトでは使用されない。デー
タ・トリット８が使用される最後の入力である。ｘは、
各チェック・トリットを発生するためのどのデータ・ト
リットが使用されるかを示すものである。Ｄ４及びＤ５
はＣＴＧ２３１に接続される。Ｄ６及びＤ７はＣＧＴ２
３２に接続される。Ｄ８はＣＴＧ２３４に接続される。

各ＣＴＧ回路は、２つの入力の３値レベルに従いその出
力に３値パリティ（平衡）を生成する。回路２３１は、
Ｄ４及びＤ５上で３値パリティを生成する。回路２３２
は、Ｄ６及びＤ７上で３値パリティを生成する。回路２
３３は、回路２３１及び２３２の出力上で３値パリティ
を生成する。回路２３４は、回路２３３及びＤ８の出力
上で３値パリティを生成する。

Ｄ０乃至Ｄ８が３値レベル０１２００１１２２にある場
合、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８は、０１１２２であ
る。回路２３１へのＤ４及びＤ５入力が０、１であるこ
とは、３値パリティ１を生成する。回路２３２へのＤ６
及びＤ７入力が１、２であることは、３値パリティ０を
生成する。回路２３１及び２３２は、回路２３３に３値
１及び０を与え、これによって回路２３３が３値１パリ
ティを生成する。回路２３３及びＤ８は、回路２３４に
３値１及び２を与え、これによって回路２３４が３値０
パリティを生成する。そして、回路２３４の出力が結果
のＣＴ２−４となる（４番目のチェック・トリットが
０）。

Ｅ１０．チェック・トリット比較器第１０図は、チェック・トリットを比較するために使用
されるチェック・トリット比較器４００（第１図）のブ
ロック図である。第１０Ａ図は、チェック・トリット比
較器４００の基本的要素である３値論理比較器の論理動
作を示すための回路図である。

第１０Ａ図を参照すると、２つの３値レベル信号、Ａ及
びＢが４つの入力点に入力され、Ａ及びＢの値に応じて
３値出力が得られる。すなわち、Ａ＞Ｂなら出力は、１Ａ＝Ｂなら出力は、２Ａ＜Ｂなら出力は、０第１０Ａ図には、３値論理比較器の回路が示されてい
る。これにおいて、Ｎチャネル及びＰチャネルＭＯＳＦ
ＥＴがそれぞれＮ及びＰによって示されている。ここで
は、エンハンスメントＭＯＳＦＥＴは、３部ゲートをも
つ。Ｖｔ１及びＶｔ２（電圧閾値１及び２）はＶＤＤの
絶対値の1/4または3/4である。＋Ｖｔは接地電位を基準
とする。−Ｖｔは＋ＶＤＤを基準とする。値電圧は次の
ように設定される。

Ａ＜Ｂのとき、出力は、（０）接地電位である。その出
力は、デバイス４０４、４０３によって接地電位に引き
下げられる。デバイス４０３は、Ａが０のときオンであ
り、デバイス４０４は、Ｂが０でないときオンである。

Ｂ０＝Ｂ１＋Ｂ２であるゆえ、Ａ０Ｂ０＝Ａ０Ｂ１＋Ａ
０Ｂ２である。因に、Ａ０Ｂ０は、入力Ａが０で入力Ｂ
が０の場合を示す。視察により見て取れるように、Ａ０
Ｂ１とＡ０Ｂ２の両方においてＡはＢより小さい。出力
は、デバイス４１０、４０９、４０８によって接地電位
に引き下げられる。デバイス４１０は、Ａ＝１のときオ
ンであり、デバイス４０９、４０８はＢ＝３のときオン
である。デバイス４０８は、Ｂが3/4・ＶＤＤより低い
ときオンであり、デバイス４０９は、Ｂが1/4・ＶＤＤ
より高いときオンであり、それゆえ、Ｂが中心電圧レベ
ル付近にあるときその両デバイスは、オンである。従っ
て、入力がＡ１Ｂ２のとき出力は０に等しい。このとき
Ａ１がＢ２よりも小さいことに留意されたい。

Ａ＞Ｂのとき、出力は、（１）＋ＶＤＤである。その出
力は、デバイス４０２、４０１によって＋ＶＤＤに引き
上げられる。デバイス４０２は、Ａが０であるときオン
であり、デバイス４０１は、Ｂが０のときオンである。
Ａ０＝Ａ１＋Ａ２であるゆえ、Ａ０Ｂ０＝Ａ１Ｂ０＋Ａ
２Ｂ０である。視察により見て取れるように、Ａ１Ｂ０
とＡ２Ｂ０の両方においてＡはＢより大きい。出力は、
デバイス４０７、４０６、４０５によって＋ＶＤＤに引
き上げられる。デバイス４０７は、Ｂ＝１のときオンで
あり、デバイス４０６、４０５は、Ａ＝２のときオンで
ある。デバイス４０５は、Ａが3/4・ＶＤＤより低いと
きオンであり、デバイス４０６は、Ａが1/4・ＶＤＤよ
り高いときオンであり、それゆえ、Ａが中心電圧レベル
付近にあるときその両デバイスは、オンである。従っ
て、入力がＡ２Ｂ１のとき出力は１に等しい。このとき
Ａ２がＢ１よりも大きいことに留意されたい。

Ａ＝Ｂのとき、出力は、（２）＋ＶＣＮである。その出
力は、Ａ＝２及びＢ＝２のとき、デバイス４１４、４１
３、４１２、４１１によって＋ＶＣＮに引き上げられ
る。デバイス４１３、４１２は、Ａが２であるときオン
であり、デバイス４１４、４１１は、Ｂが２のときオン
である。それゆえ、Ａ、Ｂがともに２に等しいとき、出
力は２に等しい。出力はまた、Ａ＝０かつＢ＝０のと
き、デバイス４１６、４１５によって＋ＶＣＮに引き上
げられる。デバイス４１５は、Ａ＝０のときオンであ
り、デバイス４１６は、Ｂ＝０のときオンである。それ
ゆえ、Ａ、Ｂがともに０に等しいとき、出力は２に等し
い。出力はまた、Ａ＝１かつＢ＝１のとき、デバイス４
１８、４１７によって＋ＶＣＮに引き上げられる。デバ
イス４１７は、Ａ＝１のときオンであり、デバイス４１
８は、Ｂ＝１のときオンである。それゆえ、Ａ、Ｂがと
もに１に等しいとき、出力は２に等しい。以上から、入
力が等しいとき（Ａ０Ｂ０、Ａ１Ｂ１、またはＡ２Ｂ
２）、出力は２である。

第１０図を参照すると、チェック・トリット比較器４０
０は、４個の個別の３値論理比較器４３１乃至４３４か
らなる。そのめいめいの比較器は、２つのチェック・ト
リットを受取り、その第１のものはレジスタ５を介して
ＣＴＧ−１からＣＴ１線上にあり、その第２のものはＣ
ＴＧ−２からＣＴ２線上にある。個々の比較器４３１乃
至４３４は、めいめいが第１０Ａ図に示すように動作し
て４つのシンドローム・トリットＳＹ−１乃至ＳＹ−４
を生成する。これらは、単一エラー検出器（ＳＥＤ）６
００及び複数エラー検出器（ＭＥＤ）７００の両方に転
送される。

Ｅ１１．単一エラー検出器第１１図を参照すると、単一エラー検出器６００は、離
散的な単一データ・トリット・エラーを検出するために
４つのシンドローム・トリット（ＳＹ−１乃至ＳＹ−
４）をモニタする。そして、レジスタ３からのトリット
の増分、減分またはそのままのどれかを選択して３値イ
ラー訂正コード・システムの出力上にエラーのない出力
を提供するために、データ訂正器５００によって、９個
の選択トリット（Ｓ０乃至Ｓ８）が使用される。単一エ
ラーに遭遇するとき、その選択のうち１つだけが０また
は１としてアクティブになり、その他の８個の選択線は
３値２であって、それに関連するデー・トリットにはエ
ラーがないことを示す。

第１１Ａ図を参照すると、単一エラー検出器６００のト
リット０に関連する回路６１０が拡大されて図示されて
いる。尚、回路６１０中の回路６１１、６１２、６１３
は、第１１図中の同番号で参照される構成を拡大したも
のである。

これにおいて、４つのシンドローム・トリットが、エラ
ーがあるかどうか、もしあるならどのようなタイプの３
値エラーがあるのかについて、９つのデータ・トリット
（Ｄ０乃至Ｄ８）上でモニタされる。９つのデータ・ト
リット（Ｄ０乃至Ｄ８）のおのおのは、関連するデータ
・トリットの状態に応じて、３値１は、入力データ・ト
リットが増分されていることを示し、３値０は、入力デ
ータ・トリットが減分されていることを示し、３値２
は、そのデータ・トリットにはエラーが存在しないこと
を示す。

前記表１では、データ・トリット０がチェック・トリッ
ト１及び２線上にｘをもち、これは、それらがデータ・
トリット０をチェックする際に使用されることを示す。
すなわち、もしデータ・トリット０が増分されているな
ら、ＳＹ１とＳＹ２が３値１１になる。また、データ・
トリット３も、ＳＹ１とＳＹ２をｘにより選択してい
る。よって、データ・トリット３のエラーが、データ・
トリット３及び０の両方のエラーを表示するのを防ぐた
めに、チェック・トリット３は３値２をもチェックしな
くてはならない。同様に、データ・トリット６エラー
は、もしチェック・トリット４につき３値２がモニタさ
れないなら、データ・トリット０をもフラグすることに
なる。このため、データ・トリット０上の増分エラーは
ＳＹ１乃至ＳＹ４が１１２２であることによってのみ表
示され、そのとき回路６１１中の４つの検出器がアクテ
ィブとなってその出力を、３値１に対応するＶＤＤに引
き上げる。データ・トリット０上の減分エラーはＳＹ１
乃至ＳＹ４が００２２であることによってのみ表示さ
れ、そのとき回路６１３中の４つの検出器がアクティブ
となってその出力を、３値０に対応する接地電位に引き
下げる。データ・トリット０上の無エラー状態は、ＳＹ
１乃至ＳＹ４が２２２２であることによってのみ表示さ
れ、そのとき回路６１２中の４つの検出器がアクティブ
となってその出力を、３値２に対応するＶＣＮに引き上
げる。

１１２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６１１をアクティベートし、データ・トリット０
が増分されたことを表示するために選択トリットＳ０が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６１２をアクティベートし、データ・トリット０
が無エラーであることを表示するために選択トリットＳ
０がＶＣＮに引き上げられる。

００２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６１３をアクティベートし、データ・トリット０
が減分されたことを表示するために選択トリットＳ０が
接地電位に引き下げられる。

１２１２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６２１をアクティベートし、データ・トリット１
が増分されたことを表示するために選択トリットＳ１が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６２２をアクティベートし、データ・トリット１
が無エラーであることを表示するために選択トリットＳ
１がＶＣＮに引き上げられる。

０２０２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６２３をアクティベートし、データ・トリット１
が減分されたことを表示するために選択トリットＳ１が
接地電位に引き下げられる。

２１１２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６３１をアクティベートし、データ・トリット２
が増分されたことを表示するために選択トリットＳ２が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６３２をアクティベートし、データ・トリット２
が無エラーであることを表示するために選択トリットＳ
２がＶＣＮに引き上げられる。

２００２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６３３をアクティベートし、データ・トリット２
が減分されたことを表示するために選択トリットＳ２が
接地電位に引き下げられる。

１１１２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６４１をアクティベートし、データ・トリット３
が増分されたことを表示するために選択トリットＳ３が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６４２をアクティベートし、データ・トリット３
が無エラーであることを表示するために選択トリットＳ
３がＶＣＮに引き上げられる。

０００２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６４３をアクティベートし、データ・トリット３
が減分されたことを表示するために選択トリットＳ３が
接地電位に引き下げられる。

１２２１というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６５１をアクティベートし、データ・トリット４
が増分されたことを表示するために選択トリットＳ４が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６５２をアクティベートし、データ・トリット４
が無エラーであることを表示するために選択トリットＳ
４がＶＣＮに引き上げられる。

０２２０というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６５３をアクティベートし、データ・トリット４
が減分されたことを表示するために選択トリットＳ４が
接地電位に引き下げられる。

２１２１というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６６１をアクティベートし、データ・トリット５
が増分されたことを表示するために選択トリットＳ５が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６６２をアクティベートし、データ・トリット５
が無エラーであることを表示するために選択トリットＳ
５がＶＣＮに引き上げられる。

２０２０というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６６３をアクティベートし、データ・トリット５
が減分されたことを表示するために選択トリットＳ５が
接地電位に引き下げられる。

１１２１というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６７１をアクティベートし、データ・トリット６
が増分されたことを表示するために選択トリットＳ６が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６７２をアクティベートし、データ・トリット６
が無エラーであることを表示するために選択トリットＳ
６がＶＣＮに引き上げられる。

００２０というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６７３をアクティベートし、データ・トリット６
が減分されたことを表示するために選択トリットＳ６が
接地電位に引き下げられる。

２２１１というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６８１をアクティベートし、データ・トリット７
が増分されたことを表示するために選択トリットＳ７が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６８２をアクティベートし、データ・トリット７
が無エラーであることを表示するために選択トリットＳ
７がＶＣＮに引き上げられる。

２２００というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６８３をアクティベートし、データ・トリット７
が減分されたことを表示するために選択トリットＳ７が
接地電位に引き下げられる。

１２１１というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６９１をアクティベートし、データ・トリット８
が増分されたことを表示するために選択トリットＳ８が
ＶＤＤに引き上げられる。

２２２２というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６９２をアクティベートし、データ・トリット８
が無エラーであることを表示するために選択トリットＳ
８がＶＣＮに引き上げられる。

０２００というシンドローム（ＳＹ１乃至ＳＹ４）入力
は回路６９３をアクティベートし、データ・トリット８
が減分されたことを表示するために選択トリットＳ８が
接地電位に引き下げられる。

単一のトリットがエラーありとフラグされたとき、シン
ドローム・トリットは、２２２２ではない。このため、
他の８トリットの単一エラー検出器は、シンドローム・
トリット上で無エラー表示を受け取ることはない。もし
シンドローム・トリットが、データ・トリット８が増分
されたことを表示する１１２１であるなら、検出器６１
２、６２２、６３２、６４２、６５２、６６２、６７２
及び６８２は、２２２２を受け取らず、もってＳ０乃至
Ｓ８出力が、３値２をあらわすＶＣＮに引き上げられる
ことはない。尚、出力にプルアップ抵抗を追加したこと
により、トリット０について回路６１１、６１２、６１
３のどれも選択されていない如何なる時にも、出力をＶ
ＣＮにプルアップする機能が実行される。

正常には、シンドローム・トリットは、無エラーを表示
する２２２２であってこれは９個のトリットすべてをＶ
ＣＮにプルアップする。そして、エラーに遭遇した時の
み、無エラーの選択線につきプルアップ抵抗が有効にな
る。

第１１Ｂ図を参照すると、単一エラーＯＲ回路６５０
が、単一エラーを表示する単一線を与えるために、９つ
の選択線（Ｓ０乃至Ｓ８）上でＯＲ機能を実行する。回
路６１４乃至６９４は、選択した線上でＮＯＴ２（１ま
たは０）であるかどうかを監視する。そして、もし９つ
の選択線のどれかがレベル１または０にあるなら、単一
エラーＯＲ回路６５０の出力は１になり、これは単一ト
リット・エラーを示す。また、すべての選択線がレベル
２であるとき、出力は０になり、これは単一エラーでな
いことを示す。

Ｅ１２．無エラー検出器第１２図を参照すると、無エラー検出器８００は、９本
の選択線（Ｓ０乃至Ｓ８）を単一エラー検出器６００か
ら受け取る。無エラー検出器６００は、９本の選択線
（Ｓ０乃至Ｓ８）上でＡＮＤ機能を実行して、無エラー
を示す単一線を与える。これにおいて、回路８０１乃至
８１２は選択した線上のレベル２（１でも０でもない）
を監視する。そして、９本の選択線（Ｓ０乃至Ｓ８）す
べてがレベル２であるとき（無エラー）、出力は、デー
タ・トライト全体の無エラー状態を表示するべく１にな
る。もし９本の選択線（Ｓ０乃至Ｓ８）のうちのどれか
が１または０のレベルにあるなら（増分エラーまたは減
分エラー）、出力は０となってデータ・トライトがエラ
ーを有する事が表示される。

さて、選択線Ｓ０、Ｓ１、及びＳ２は、回路８０１、８
０２及び８０３でＡＮＤされ、選択線Ｓ３、Ｓ４、及び
Ｓ５は、回路８０４、８０５及び８０６でＡＮＤされ、
選択線Ｓ３、Ｓ７、及びＳ８は、回路８０６、８０７及
び８０８でＡＮＤされる。これら３つのＡＮＤ信号は、
回路８１０、８１１、８１２でさらにＡＮＤされて出力
線８１３に出力が与えられる。

回路８０１上のＳ０上のレベル２はその回路をオンにゲ
ートする。

回路８０２上のＳ１上のレベル２はその回路をオンにゲ
ートする。

回路８０３上のＳ２上のレベル２はその回路をオンにゲ
ートする。

３つの回路８０１、８０２、８０３がすべてオンである
とき、回路８１２に至る出力は、レベル１である。

回路８０４上のＳ３上のレベル２はその回路をオンにゲ
ートする。

回路８０５上のＳ４上のレベル２はその回路をオンにゲ
ートする。

回路８０６上のＳ５上のレベル２はその回路をオンにゲ
ートする。

３つの回路８０４、８０５、８０６がすべてオンである
とき、回路８１１に至る出力は、レベル１である。

回路８０７上のＳ６上のレベル２はその回路をオンにゲ
ートする。

回路８０８上のＳ７上のレベル２はその回路をオンにゲ
ートする。

回路８０９上のＳ８上のレベル２はその回路をオンにゲ
ートする。

３つの回路８０７、８０８、８０９がすべてオンである
とき、回路８１０に至る出力は、レベル１である。

回路８１０、８１１、８１２に至る３つのすべての入力
がレベル１であるとき、回路８１０、８１１、８１２は
すべてオンにゲートされ、よって出力８１３はＶＤＤ
（レベル１）に引き上げられ、これは無エラー状態を示
す。

回路８０１のＳ０上のレベル１は、その回路をオフに遮
断する。

回路８０１のＳ０上のレベル０は、その回路をオフに遮
断する。

回路８０２のＳ１上のレベル１は、その回路をオフに遮
断する。

回路８０２のＳ１上のレベル０は、その回路をオフに遮
断する。

回路８０３のＳ２上のレベル１は、その回路をオフに遮
断する。

回路８０３のＳ２上のレベル０は、その回路をオフに遮
断する。

回路８０１、８０２、または８０３のどれかがオフであ
るとき、回路８１２へ至る出力は、レベル０にある。

回路８０４のＳ３上のレベル１は、その回路をオフに遮
断する。

回路８０４のＳ３上のレベル０は、その回路をオフに遮
断する。

回路８０５のＳ４上のレベル１は、その回路をオフに遮
断する。

回路８０５のＳ４上のレベル０は、その回路をオフに遮
断する。

回路８０６のＳ５上のレベル１は、その回路をオフに遮
断する。

回路８０６のＳ５上のレベル０は、その回路をオフに遮
断する。

回路８０４、８０５、または８０６のどれかがオフであ
るとき、回路８１１へ至る出力は、レベル０にある。

回路８０７のＳ６上のレベル１は、その回路をオフに遮
断する。

回路８０７のＳ６上のレベル０は、その回路をオフに遮
断する。

回路８０８のＳ７上のレベル１は、その回路をオフに遮
断する。

回路８０８のＳ７上のレベル０は、その回路をオフに遮
断する。

回路８０９のＳ８上のレベル１は、その回路をオフに遮
断する。

回路８０９のＳ８上のレベル０は、その回路をオフに遮
断する。

回路８０７、８０８、または８０９のどれかがオフであ
るとき、回路８１０へ至る出力は、レベル０にある。

回路８１０、８１１または８１２の３つの入力のうちど
れか１つがレベル０にあるとき、その信号が駆動する回
路は遮断される。

このことは、ＶＤＤ（レベル１）へ至る直列路を遮断
し、出力がＶＤＤへ引き上げられるのを禁止する。もっ
て出力は接地電位に引き下げられ（レベル０）、それは
エラー状態を示す。

９本の選択線（Ｓ０乃至Ｓ８）がレベル２にあるとき、
出力８１３はレベル１にあって無エラー状態を表示す
る。９本の選択線（Ｓ０乃至Ｓ８）のどれかが１または
０レベルになるとき、全体的なＡＮＤ機能が遮断され、
出力８１３が接地電位に至って、データ・トリットの１
つがエラーであることを示す。

Ｅ１３．複数エラー検出器第１３図を参照すると、複数エラー検出器７００は、複
数エラー、すなわち２つ以上のトリットでのエラーを検
出するために４つのシンドローム・トリット（ＳＹ１乃
至ＳＹ４）を監視する。これの出力は、それが１である
ときに、複数トリット・エラーを表示する。

尚、表１において、データ・トリット０がチェック・ト
リット１、２上でｘをもち、これはそれらがデータ・ト
リット０をチェックするために使用されることを示す。
もしデータ・トリット０が増分されていたならＳＹ１及
びＳＹ２は３値１１となる。また、データ・トリット３
もＳＹ１及びＳＹ２をｘで選択されている。データ・ト
リット３上のエラーがトリット３及び０の両方を表示す
るのを防止するために、チェック・トリット３について
３値２をも監視しなくてはならない。同様に、もし３値
２が監視されないならデータ・トリット６エラーもデー
タ・トリット０をフラグすることになる。

単一エラー検出器６００中の４トリット・コードは単一
トリット・エラーを表示することに留意されたい。これ
らの単一エラーを示すコードのどれにもそのコードが一
致しないなら、９本の選択線（Ｓ０乃至Ｓ８）はすべて
レベル２にプルアップされる。すなわち、０でも１でも
ないことにより、選択線は単一トリット・エラーが存在
しないことを示す。しかし、このことは複数のトリット
・エラーが存在しないことを言明するものではない。複
数のトリット・エラーを感知するためには更なるチェッ
クが必要である。複数エラー検出器７００の回路７０４
の無エラー表示入力は、無エラー検出器８００から来
る。回路７００は、無エラー表示入力がレベル１である
時にゲートされる。回路７０４は並列（ＯＲ）回路７０
５、７０６及び７０７と直列（ＡＮＤ）である。回路８
００からの無エラー表示入力は、すべての選択線（Ｓ０
乃至Ｓ８）がレベル２であるときレベル１となる。この
ことは、複数トリット・エラーが存在するとき生じる。

データ・トリット０上の増分エラーは、ＳＹ１乃至ＳＹ
４が１１２２であることによって表示され、そのとき、
回路６１１（第１１図）の４つの検出器がアクティブに
なって出力を３値１に対応するＶＤＤに引き上げる。デ
ータ・トリット０上の減分エラーは、ＳＹ１乃至ＳＹ４
が００２２であることによって表示され、そのとき、回
路６１３（第１１図）の４つの検出器がアクティブにな
って出力を３値０に対応する接地電位に引き下げる。無
エラー状態は、ＳＹ１乃至ＳＹ４が２２２２であること
によって表示され、そのとき、回路６１２（第１１図）
の４つの検出器がアクティブになって出力を３値２に対
応するＶＣＮに引き上げる。

複数エラー検出器は、前記表１でｘをもたない位置をモ
ニタする。その空白位置は、関連チェック・トリット上
で３値２でなくてはならない。

複数エラー検出器は、回路７０１乃至７０７からなる。
比較器７０１、７０２、７０３は、３値比較器である。
その比較器の出力は、３つの３値レベルのうち１つにあ
る。その出力の１または０は比較の不一致を示す。その
出力のレベル１は、ＳＹ１＞ＳＹ２を示す。その出力の
レベル０は、ＳＹ１＜ＳＹ２を示す。その出力のレベル
２は、ＳＹ１＝ＳＹ２を示す。

エラー状態が存在しない時は、４つのシンドローム・ト
リット（ＳＹ１乃至ＳＹ４）がレベル２にある。また、
無エラー検出器８００からの無エラー表示子はレベル１
にある。その理由は次のとおりである。すなわち、４つ
のシンドローム・トリット（ＳＹ１乃至ＳＹ４）が単一
エラー検出器６００中で２２２２であるとき、それは回
路６１２、６２２、６３２、６４２、６５２、６６２、
６７２、９８２及び６９２をオンにゲートし、９本の選
択線（Ｓ０乃至Ｓ８）上にレベル２を発生させる。そし
て９本の選択線（Ｓ０乃至Ｓ８）がすべてレベル２であ
ることは無エラー表示子上にレベル１をもたらす。する
と、無エラー表示子が回路７０４をオンにゲートして複
数エラー検出器７００において複数エラーのサンプリン
グを開始させる。このとき４つのシンドローム・トリッ
ト（ＳＹ１乃至ＳＹ４）がすべてレベル２にあるので、
回路７０１、７０２、７０３からの出力がレベル２とな
って入力シンドローム・トリットの一致を表示する。回
路７０１へのＳＹ１及びＳＹ２がともにレベル２である
ことは、回路７０１の比較出力のレベル２をもたらす。
回路７０２へのＳＹ２及びＳＹ３がともにレベル２であ
ることは、回路７０２比較出力のレベル２をもたらす。
回路７０３へのＳＹ３及びＳＹ４がともにレベル２であ
ることは、回路７０３の比較出力のレベル２をもたら
す。回路７０１の比較出力のレベル２は、ＮＯＴ２（２
でない）検出器７０５を遮断する。回路７０２の比較出
力のレベル２は、ＮＯＴ２（２ではない）検出器７０６
を遮断する。回路７０３の比較出力のレベル２は、ＮＯ
Ｔ２（２でない）検出器７０７を遮断する。このよう
に、３つのＮＯＴ２検出器がすべて遮断されると、複数
エラー出力はＶＤＤに引き上げられる事がなく、出力レ
ベルは出力レベル０であって、これは複数エラーが存在
しないことを示す。

複数エラー状態が存在する時は、４つのシンドローム・
トリット（ＳＹ１乃至ＳＹ４）のレベル２にある訳では
なくなる。また、無エラー検出器８００からの無エラー
表示子はレベル１（エラーなし）にある。その理由は次
のとおりである。すなわち、４つのシンドローム・トリ
ット（ＳＹ１乃至ＳＹ４）が単一エラー検出器のどのコ
ードにも一致しないと、選択された線が抵抗を介してＶ
ＣＮに引き上げられ、その選択された線がすべてレベル
２であることは無エラー表示子上にレベル１を発生させ
る。すると、無エラー表示子が回路７０４をオンにゲー
トして複数エラー検出器７００において複数エラーのサ
ンプリングを開始させる。このとき、４つのシンドロー
ム・トリット（ＳＹ１乃至ＳＹ４）がすべてレベル２に
ある訳ではないので、回路７０１、７０２、７０３から
の出力にはレベル２ではないものが存在して、３つの比
較器の出力のうちの少なくとも１つが不一致を表示す
る。回路７０１へのＳＹ１及びＳＹ２が不一致であるこ
とは、回路７０１の比較出力のレベル０または１をもた
らす。回路７０２へのＳＹ２及びＳＹ３が不一致である
ことは、回路７０２の比較出力のレベル０をもたらす。
回路７０３へのＳＹ３及びＳＹ４が不一致であること
は、回路７０３の比較出力のレベル０または１をもたら
す。回路７０１、７０２、７０３のどれかの出力がレベ
ル２でないことは、ＮＯＴ２（２でない）検出器７０
５、７０６、７０７の少なくとも１つをオンにゲート
し、これにより、複数エラー出力はＶＤＤに引き上げら
れ、出力レベルはレベル１であって、これは複数エラー
が存在することを示す。

Ｅ１４．エラー表示器第１７図を参照すると、エラー表示器７５０は、データ
・トライトのエラー状態を示す単一の３値出力を生成す
る。そのレベル１は、単一エラーをあらわす。そのレベ
ル２は、無エラーをあらわす。そのレベル１は、複数エ
ラーをあらわす。

単一エラーが存在する時、単一エラー検出器６５０から
のレベル１出力が、レベル１検出器７５１をオンにゲー
トし、エラー表示器７５０の出力を、レベル１（単一エ
ラー）に対応するＶＤＤに引き上げる。同時にＮＯＴ１
（１でない）検出器７５３は遮断される。

複数エラーが存在する時、複数エラー検出器７００から
のレベル１出力が、レベル１検出器７５２をオンにゲー
トし、エラー表示器７５０の出力を、レベル０（複数エ
ラー）に対応する接地レベルに引き下げる。同時に、Ｎ
ＯＴ１検出器７５４は遮断される。

エラーが存在しない時、単一エラー検出器７００からの
レベル０出力が、レベル１検出器７５１を遮断し、出力
がＶＤＤまで引き上げられるのを禁止する。このときＮ
ＯＴ１検出器７５３はオンにゲートされる。また複数エ
ラー検出器７００からのレベル０出力が、レベル１検出
器７５２をオフに遮断し、ＶＤＤへの出力の引き上げを
禁止する。また、複数エラー検出器７００からのレベル
０出力は、エラー表示器７５０の出力ＮＯＴ１検出器７
５４をオンにゲートする。そうして出力ＮＯＴ１検出器
７５３及び７５４の両方がオンであることにより、出力
はレベル２に対応するＶＣＮに引き上げられる（エラー
なし）。

Ｅ１５．データ訂正器第２図を参照すると、データ訂正器５７０は、マルチプ
レクサ（ＭＰＸＵ）５７０と、減分装置（ＤＥＣＵ）５
４０と、増分装置（ＩＮＣＵ）５２０から成っている。
単一エラー検出器からの９本の選択線（Ｓ０乃至Ｓ８）
の制御のもとで、マルチプレクサが出力バスに対して、
増分されたデータ・トライトか、減分されたデータ・ト
ライトか、変更されないデータ・トライトを引き渡す。

Ｅ１６．３値論理減分装置第１５図に示す３値論理減分装置は、第１５Ａ図及び第
１５Ｂ図に詳細に示すような３値減分器（ＤＥＣ）の複
数個からなる。第１５Ａ図及び第１５Ｂ図を参照する
と、減分器は３値入力から１を引くことによって入力を
減分する（入力が０のときは２に繰り下がる）。

入力が０のときは、デバイス５５１及び５５４がオン
で、デバイス５５２及び５５３がオフである。デバイス
５５２がオフであることはＶＤＤを出力線５５５から阻
止し、デバイス５５３がオフであることは接地電位を出
力線５５５から阻止する。デバイス５５４がオンである
ことはＶＣＮ（２）を通じさせ、以て出力線を２にセッ
トする。

入力が１のときは、デバイス５５２及び５５３がオン
で、デバイス５５１及び５５４がオフである。デバイス
５５１がオフであることはＶＤＤを出力線５５５から阻
止し、デバイス５５４がオフであることはＶＣＮを出力
線５５５から阻止する。デバイス５５３がオンであるこ
とは接地電位（０）を通じさせ、以て出力線を０にセッ
トする。

入力が２のときは、デバイス５５１及び５５２がオン
で、デバイス５５３及び５５４がオフである。デバイス
５５３がオフであることは接地電位を出力線５５５から
阻止し、デバイス５５４がオフであることはＶＣＮを出
力線５５５から阻止する。デバイス５５１および５５２
がオンであることはＶＤＤ（１）を通じさせ、以て出力
線を１にセットする。

第１５図の減分器は、第１５Ａ図の３値減分器（ＤＥ
Ｃ）５４１乃至５４９を複数個配列して構成される。第
１５図の減分器は、データ線Ｄ０乃至Ｄ８上の９個のト
リットをおのおの減分してその減分出力をマルチプレク
サ５７０に線ＤＥＣ−０乃至ＤＥＣ−８上で引き渡す。

Ｅ１７．３値論理増分装置第１４図に示す３値論理増
分装置５２０は、第１４Ａ図及び第１４Ｂ図に詳細に示
すような３値増分器（ＩＮＣ）の複数個からなる。第１
５Ａ図及び第１５Ｂ図を参照すると、増分器は３値入力
から１を加えることによって入力を増分する（入力が２
のときは０に繰り上がる）。入力が０のときは、デバイ
ス５３１及び５３２がオンで、デバイス５３３及び５３
４がオフである。デバイス５３３がオフであることは接
地電位を出力線５３５から阻止し、デバイス５３４がオ
フであることはＶＣＮ（２）を出力線５３５から阻止す
る。デバイス５３１がオンであることはＶＤＤ（１）を
通じさせ、以て出力線を１にセットする。

入力が１のときは、デバイス５３３及び５３４がオン
で、デバイス５３１及び５３２がオフである。デバイス
５３１がオフであることはＶＤＤを出力線５３５から阻
止し、デバイス５３２がオフであることを接地電位
（０）出力線５３５から阻止する。デバイス５３４がオ
ンであることはＶＣＮ（２）を通じさせ、以て出力線を
２にセットする。

入力が２のときは、デバイス５３２及び５３３がオン
で、デバイス５３１及び５３４がオフである。デバイス
５３１がオフであることはＶＤＤを出力線５３５から阻
止し、デバイス５３４がオフであることはＶＣＮを出力
線５３５から阻止する。デバイス５３２及び５３３がオ
ンであることは接地電位を通じさせ、以て出力線を０に
セットする。

第１４図の増分器は、第１４Ａ図の３値増分器（ＩＮ
Ｃ）５２１乃至５２９を複数個配列して構成される。第
１４図の増分器は、データ線Ｄ０乃至Ｄ８上の９個のト
リットをおのおの増分してその増分出力をマルチプレク
サ５７０に線ＩＮＣ−０乃至ＩＮＣ−８上で引き渡す。

Ｅ１８．マルチプレクサ第１６図のマルチプレクサ（ＭＰＸＵ）５７０は、９個
の個別のマルチプレクサ要素（ＭＰＸ）５７１乃至５７
９を有し、それは出力バス上に特定の３値レベルを配置
するために３つの入力線のうちの１つを選択するもので
ある。選択線上の３値レベルに基づき、マルチプレクサ
５７０は、読み取ったデータ・トリットか、減分器５４
０か、増分器５２０のどれかからの入力レベルを出力線
上に配置する。論理レベル２上の選択線は、無エラー状
態をあらわし、従って、読み取りデータ線Ｄ２は訂正を
要することなく選択される。論理レベル１の選択線は、
データが論理レベル１だけ増分されていることを示し、
従って論理レベル１だけ減分されたＤ１上の減分器入力
線が出力として選択され、もってデータ訂正が実行され
る。論理レベル０の選択線は、データが論理レベル１だ
け減分されていることを示し、従って論理レベル１だけ
増分されたＤ０上の増分器入力線が出力として選択さ
れ、以てデータ訂正が実行される。

３値レベル選択線はつぎのように機能する。すなわち、１＝減分器５４０からのＤ１入力を選択２＝無変更データ・トリット線からのＤ２入力を選択０＝増分器５２０からのＤ１入力を選択第１６Ａ図を参照すると、３値マルチプレクサ要素は次
のように動作する。

選択線（Ｓ）が論理１のとき、それはデバイス５８１の
＋Ｖｔ２よりも高い。それゆえデバイス５８１はオンで
あって、Ｄ１データをマルチプレクサへゲートする。ま
た、選択線（Ｓ）の論理１はデバイス５８４の−Ｖｔ２
よりも高く、以てデバイス５８４をターンオフしてＤ０
データ入力を禁止する。さらに選択線（Ｓ）の論理１は
デバイス５８３はターンオンするがデバイス５８２はタ
ーンオフし、Ｄ２データ入力を禁止する。Ｄ１入力はＳ
入力上の論理１レベルによって選択される。ノードＡの
３値レベルがデバイス５８５、５８８、５８７、５８６
を制御して、ノードＡの信号に等しい出力を線５８９に
与える。ノードＡの論理１はデバイス５８５をターンオ
ンし、出力＋ＶＤＤすなわち論理１に引き上げる。ノー
ドＡの論理０はデバイス５８８をターンオンし、出力を
＋ＶＤＤすなわち接地レベルに引き下げる。ノードＡの
論理２はデバイス５８７、５８６をターンオンし、出力
を＋ＶＣＮすなわち論理２に引き上げる。

選択線（Ｓ）が論理２のとき、それはデバイス５８３の
＋Ｖｔ１よりも高い。それゆえデバイス５８３はオンで
あって、Ｄ２データをマルチプレクサへゲートする。ま
た、選択線（Ｓ）の論理２はデバイス５８２の−Ｖｔ１
よりも低く、以てデバイス５８２をターンオンする。デ
バイス５８１は、選択線（Ｓ）の論理２がデバイス５８
１の＋Ｖｔ２よりも低いので論理２によって禁止され、
デバイス５８４は、＋ＶＣＮレベルが−Ｖｔ２よりも高
いことによって禁止される。それゆえ、選択線（Ｓ）の
論理２は、Ｄ２入力の選択をもたらす。ノードＡのＤ２
という３値レベルがデバイス５８５、５８８、５８７、
５８６を制御して、ノードＡの信号に等しい出力を線５
８９に与える。ノードＡの論理１はデバイス５８５をタ
ーンオンし、出力を＋ＶＤＤすなわち論理１に引き上げ
る。ノートＡの論理０はデバイス５８８をターンオン
し、出力を＋ＶＤＤすなわち接地レベルに引き下げる。
ノードＡの論理２はデバイス５８７、５８６をターンオ
ンし、出力を＋ＶＣＮすなわち論理２に引き上げる。

選択線（Ｓ）が論理０のとき、それはデバイス５８４の
−Ｖｔ２よりも低い。それゆえデバイス５８４はオンで
あって、Ｄ０データをマルチプレクサへゲートする。ま
た、選択線（Ｓ）の論理０はデバイス５８１の＋Ｖｔ２
よりも低く、以てデバイス５８１をターンオフしてＤ１
データ入力を禁止する。さらに選択線（Ｓ）の論理１は
デバイス５８２はターンオンするがデバイス５８３はタ
ーンオフし、Ｄ２データ入力を禁止する。Ｄ０入力はＳ
入力上の論理０レベルによって選択される。ノードＡの
Ｄ０という３値レベルがデバイス５８５、５８８、５８
７、５８６を制御して、ノードＡの信号に等しい出力を
線５８９に与える。ノードＡの論理１はデバイス５８５
をターンオンし、出力を＋ＶＤＤすなわち論理１に引き
上げる。ノードＡの論理０はデバイス５８８をターンオ
ンし、出力を＋ＶＤＤすなわち接地レベルに引き下げ
る。ノードＡの論理２はデバイス５８７、５８６をター
ンオンし、出力をＶＣＮすなわち論理２に引き上げる。

Ｆ．作用本発明の３値エラー検出及び訂正システムによって処理
される３つの状態として、エラーなし、単一エラー、複
数エラーがある。そのめいめいの場合の処理を以下説明
する。

Ｆ１．エラーなし３値データ・ソース２から０１２００１１２２という入
力データ・トリットＤ０乃至Ｄ９が、チェック・トリッ
ト発生装置１００及びＣＴＧＵ−２レジスタ３に読み込
まれるとする。すると、ＣＴＧ回路１０１は、０及び１入力をもち、その出力に
１を発生する。

ＣＴＧ回路１０２は、０及び０入力をもち、その出力に
０を発生する。

ＣＴＧ回路１０３は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路１０４は、１及び０入力をもち、その出力に
１を発生する。

ＣＴＧ回路１０５は、１及び０入力をもち、ＣＴ１−１
に１を発生する。

（チェック・トリット発生器番号１、チェック・トリッ
ト１）。

ＣＴＧ回路１１１は、０及び２入力をもち、その出力に
２を発生する。

ＣＴＧ回路１１２は、０及び１入力をもち、その出力に
１を発生する。

ＣＴＧ回路１１３は、２及び１入力をもち、その出力に
０を発生する。

ＣＴＧ回路１１４は、０及び１入力をもち、ＣＴ１−２
に１を発生する。

（チェック・トリット発生器番号１、チェック・トリッ
ト２）。

ＣＴＧ回路１２１は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路１２２は、０及び２入力をもち、その出力に
２を発生する。

ＣＴＧ回路１２３は、０及び２入力をもち、その出力に
２を発生する。

ＣＴＧ回路１２４は、２及び２入力をもち、ＣＴ１−３
に１を発生する。

（チェック・トリット発生器番号１、チェック・トリッ
ト３）。

ＣＴＧ回路１３１は、０及び１入力をもち、その出力に
１を発生する。

ＣＴＧ回路１３２は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路１３３は、１及び０入力をもち、その出力に
１を発生する。

ＣＴＧ回路１３４は、１及び２入力をもち、ＣＴ１−４
に０を発生する。

（チェック・トリット発生器番号１、チェック・トリッ
ト４）。

ＣＴＧ−２レジスタ３からチェック・トリット発生器２
００に、入力データ・トリットＤ０乃至Ｄ９＝０１２０
０１１２２が読み込まれる。

ＣＴＧ回路２０１は、０及び１入力をもち、その出力に
１を発生する。

ＣＴＧ回路２０２は、０及び０入力をもち、その出力に
０を発生する。

ＣＴＧ回路２０３は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路２０４は、１及び０入力をもち、その出力に
１を発生する。

ＣＴＧ回路２０５は、１及び０入力をもち、ＣＴ２−１
に１を発生する。

（チェック・トリット発生器番号２、チェック・トリッ
ト１）。

ＣＴＧ回路２１１は、０及び２入力をもち、その出力に
２を発生する。

ＣＴＧ回路２１２は、０及び１入力をもち、その出力に
１を発生する。

ＣＴＧ回路２１３は、２及び１入力をもち、その出力に
０を発生する。

ＣＴＧ回路２１４は、０及び１入力をもち、ＣＴ２−２
に１を発生する。

（チェック・トリット発生器番号２、チェック・トリッ
ト２）。

ＣＴＧ回路２２１は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路２２２は、０及び２入力をもち、その出力に
２を発生する。

ＣＴＧ回路２２３は、０及び２入力をもち、その出力に
２を発生する。

ＣＴＧ回路２２４は、２及び２入力をもち、ＣＴ２−３
に１を発生する。

（チェック・トリット発生器番号２、チェック・トリッ
ト３）。

ＣＴＧ回路２３１は、０及び１入力をもち、その出力に
１を発生する。

ＣＴＧ回路２３２は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路２３３は、１及び０入力をもち、その出力に
１を発生する。

ＣＴＧ回路２３４は、１及び２入力をもち、ＣＴ２−４
に０を発生する。

（チェック・トリット発生器番号２、チェック・トリッ
ト４）。

そして、チェック・トリット比較器４００が、チェック
・トリット発生器番号１の出力とチェック・トリット発
生器番号２の出力を比較して、シンドローム・トリット
（ＳＹ１乃至ＳＹ４）を生成する。

比較回路４３１は、１及び１入力をもち、一致を示す２
を出力する。

比較回路４３２は、１及び１入力をもち、一致を示す２
を出力する。

比較回路４３３は、１及び１入力をもち、一致を示す２
を出力する。

比較回路４３４は、０及び０入力をもち、一致を示す２
を出力する。ＳＹ１乃至ＳＹ４は、２２２２である。

単一エラー検出器６００が、２２２２であるシンドロー
ム・トリットＳＹ１乃至ＳＹ４をモニタする。すると、
ＡＮＤ回路６４２、６６２、６７２、６８２及び６９２
はすべてアクティブであって選択トリットＳ０乃至Ｓ８
をレベル２に対応するＶＣＮに引き上げ、このことは、
すべてのデータ・トリットが正しくエラー訂正は必要で
ないことを示す。選択トリットは、２２２２２２２２２
である。

選択トリットＳ０乃至Ｓ８がマルチプレクサ５７０に対
してすべて２であることは、マルチプレクサ要素５７１
乃至５７９をして、Ｄ０乃至Ｄ８データ線を無訂正ある
いは元のままの状態でデータ出力線へ通過させるべくゲ
ートするようにアクティベートする。

単一エラー検出回路のトリット０は、単一エラー検出器
６００上のトリット０の拡張回路である。その入力上
で、ＳＹ１乃至ＳＹ４は、２２２２である。

ＡＮＤ回路６１１は、上２つのレベル１感知器をターン
オフされ、下２つの感知器をターンオンされる。直列接
続は、上２つの感知器のどれかがオフであることによっ
て切断され、回路６１１は、出力をＶＤＤ（レベル１）
に引き上げない。

ＡＮＤ回路６１３は、上２つのレベル０感知器をターン
オフされ、下２つの感知器をターンオンされる。直列接
続は、上２つの感知器のどれかがオフであることによっ
て切断され、回路６１３は、出力を接地電位（レベル
０）に引き下げない。

ＡＮＤ回路６１２は、４つのレベル２感知器をすべてタ
ーンオンされる。その直列接続は、ＶＣＮから出力へ接
続され、ＡＮＤ回路６１２が出力をＶＣＮレベル２に引
き上げ、これはエラーがないことを表示する。

単一エラーＯＲ回路６５０は、訂正を必要とするデータ
・トリットがあるかどうかをチェックするために選択ト
リットＳ０乃至Ｓ８をＯＲする。選択トリットＳ０乃至
Ｓ８が２２２２２２２２２であるとき、すべてのＮＯＴ
２感知器はオフであり、出力はＶＤＤに引き上げられ
ず、出力レベルは０であって、単一トリット・エラーが
存在しないことを表示する。

無エラー検出器８００は、選択トリットＳ０乃至Ｓ８上
でＡＮＤ機能を実行する。入力が２２２２２２２２２で
あるので、９個のレベル２感知器８０１乃至８０９はオ
ンである。そしてデバイス８０３、８０６、８０９上の
３値信号は、１１１であって、これらはデバイス８１
０、８１１、８１２でＡＮＤされて、出力８１３をＶＤ
Ｄレベル１に引き上げる。無エラー表示信号上の３値論
理レベル１は、単一トリット・エラーが存在しないこと
を示す。

複数エラー検出器７００は、４つのシンドローム・トリ
ットＳＹ１乃至ＳＹ４の間に矛盾がないかどうかチェッ
クする。シンドローム・コードが単一トリツト・エラー
のどのコードにも一致しない時、単一エラー検出器中の
抵抗によってＶＣＮに引き上げられ、複数トリットのた
めに無エラー表示子が２になることもある。

この場合の複数トリット・エラーでは、無エラー表示子
は１であって、これは単一エラーが存在しないことを示
す。このとき、出力を、レベル１に対応するＶＤＤに引
き上げるように導通経路を完成するためには、３つのＮ
ＯＴ２感知器７０５、７０６、７０７のうち１つがアク
ティブでありさえすればよく、それによって複数エラー
が存在することが表示される。このエラー無しの場合、
複数トリット・エラーを表示しないためには、３つのＮ
ＯＴ２感知器７０５、７０６、７０７がすべてオフでな
くてはならない。

比較器７０１の入力は２２であって、その出力は２、Ｎ
ＯＴ２感知器７０５はオフである。

比較器７０２の入力は２２であって、その出力は２、Ｎ
ＯＴ２感知器７０６はオフである。

比較器７０３の入力は２２であって、その出力は２、Ｎ
ＯＴ２感知器７０７はオフである。

これら３つのＮＯＴ２感知器７０５、７０６、７０７が
オフであることにより、引き上げ経路が完成せず、出力
は０となる。このことは、複数エラーが存在しないこと
を示す。

エラー表示器７５０は、エラー表示信号を発生する。単
一エラー検出器６５０からの単一エラー信号はレベル０
であって、レベル１感知器７５１をターンオフして、Ｎ
ＯＴ１感知器７５３をターンオンする。複数エラー検出
器７００からの単一エラー信号はレベル０であって、レ
ベル１感知器７５２をターンオフして、ＮＯＴ１感知器
７５４をターンオンする。感知器７５３及び７５４がオ
ンであることにより、ＶＣＮに対する引き上げ経路が完
成され、出力は３値論理レベル２となって、これはエラ
ーが存在しないことを示す。

Ｆ２．単一エラー単一エラーの例として、ＣＴＧ−２レジスタを通じてト
ライトを転送するときに、トライトのＤ０線上のトリッ
トに０から１への増分が生じたと仮定する。すなわち、
トライトは、［０］１２００１１２２としてレジスタに
読み込まれ、［１］１２００１１２２として読み出され
たとする。従って、ＣＴＧＵ−１によって生成されるチ
ェック・トリットは、ＣＴＧＵ−２によって生成される
チェック・トリットとは異なる。

ＣＴＧ回路１０１は、０及び１入力をもち、その出力に
１を発生する。

ＣＴＧ回路１３１は、０及び１入力をもち、その出力に
０を発生する。

ＣＴＧ−２レジスタ３からチェック・トリット発生器２
００に、入力データ・トリットＤ０乃至Ｄ９＝１１２０
０１１２２が読み込まれる。

ＣＴＧ回路２０１は、１及び１入力をもち、その出力に
２を発生する。

ＣＴＧ回路２０４は、２及び０入力をもち、その出力に
２を発生する。

ＣＴＧ回路２０５は、２及び０入力をもち、ＣＴ２−１
に２を発生する。

比較回路４３１は、１及び２入力をもち、不一致を示す
１を出力する。

比較回路４３２は、１及び２入力をもち、不一致を示す
１を出力する。

比較回路４３４は、０及び０入力をもち、一致を示す２
を出力する。

ＳＹ１乃至ＳＹ４は、１１２２である。

単一エラー検出器６００が、１１２２であるシンドロー
ム・トリットＳＹ１乃至ＳＹ４をモニタする。すると、
ＡＮＤ回路６１１のみがアクティブであって選択トリッ
トＳ０をレベル１に対応するＶＤＤに引き上げ、このこ
とは、データ・トリット０が増分され、訂正のため減分
する必要があることを示す。Ｓ１乃至Ｓ８は、抵抗によ
ってレベル２に対応するＶＣＮに引き上げられ、データ
・トリットＤ１乃至Ｄ８にはエラーがないことを表示す
る。選択トリットは、１２２２２２２２２である。

選択トリットＳ０がマルチプレクサ５７０に対して１で
あることは、マルチプレクサ要素５７１乃至５７９をし
て、減分入力ＤＥＣ−０をデータ出力線へ通過させるべ
くゲートするようにアクティベートする。ＤＥＣ−０入
力は、ＣＴＧ−２レジスタ３からの線Ｄ０を１だけ減分
した入力である。ＣＴＧ−２レジスタ３からの線Ｄ０上
の出力は１であるので、マルチプレクサ５７１への減分
トリットは０である。従って、Ｄ０上の出力バス上の０
が、そのトライトの第１のトリット位置に対する訂正を
あらわす。残りの選択トリット線Ｓ１乃至Ｓ８はすべて
２であって、線Ｄ１乃至Ｄ８上のデータを無訂正のまま
マルチプレクサ要素５７２乃至５７９を通過させるよう
にゲートする。

単一エラー検出回路のトリット０は、単一エラー検出器
６００上のトリット０の拡張回路である。その入力上
で、ＳＹ１乃至ＳＹ４は、１１２２である。

ＡＮＤ回路６１１は、４つの感知器をターンオンされ
る。すると、直列接続が、ＶＤＤから出力への接続を達
成し、回路６１１は、出力をＶＤＤ（レベル１）に引き
上げて、データ・トリット０が増分されたことを表示す
る。

ＡＮＤ回路６１２は、上２つのレベル２感知器をターン
オフされ、下２つの感知器をターンオンされる。直列接
続は、上２つの感知器のどれかがオフであることによっ
て切断され、回路６１２は、出力をＶＣＮ（レベル２）
に引き上げない。

単一エラーＯＲ回路６５０は、訂正を必要とするデータ
・トリットがあるかどうかをチェックするために選択ト
リットＳ０乃至Ｓ８をＯＲする。選択トリットＳ０乃至
Ｓ８が１２２２２２２２２であるとき、ＮＯＴ２感知器
６１４はオンであり、ＮＯＴ２感知器６２４乃至６９４
はオフである。ＮＯＴ２感知器６１４がオンであること
により、出力がＶＤＤに引き上げられる。従って、出力
レベルは１であって、単一トリット・エラーが存在する
ことを表示する。

無エラー検出器８００は、選択トリットＳ０乃至Ｓ８上
でＡＮＤ機能を実行する。入力が１２２２２２２２２で
あるので、レベル２感知器８０１がオフで、レベル２感
知器８０２乃至８０９はオンである。そしてデバイス８
０３、８０６、８０９上の３値信号は、０１１であっ
て、これらはデバイス８１０、８１１、８１２でＡＮＤ
されて、出力８１３がＶＤＤレベル１に引き上げられる
のを禁止する。従って出力はレベル０であってこれは、
単一トリット・エラーが存在することを示す。

複数エラー検出器７００は、４つのシンドローム・トリ
ットＳＹ１乃至ＳＹ４の間に矛盾がないかどうかチェッ
クする。シンドローム・コードが単一トリット・エラー
のどのコードにも一致しない時、単一エラー検出器中の
抵抗によってＶＣＮに引き上げられ、複数トリットのた
めに無エラー表示子が２になることもある。

この場合の複数トリット・エラーでは、無エラー表示子
は０であって、ＶＤＤへの複数エラー経路は遮断されて
いる。このとき、３つの比較器が何を表示しようとも出
力は０になる。複数エラー表示出力上のレベル０は、複
数トリット・エラーが存在しないことを表示する。

エラー表示器７５０は、エラー表示信号を発生する。単
一エラー検出器６５０からの単一エラー信号はレベル１
であって、レベル１感知器７５１をターンオンして、Ｎ
ＯＴ１感知器７５３をターンオフする。複数エラー検出
器７００からの単一エラー信号はレベル０であって、レ
ベル１感知器７５２をターンオフして、ＮＯＴ１感知器
７５４ターンオンする。感知器７５１がオンてであるこ
とにより、ＶＤＤに対する引き上げ経路が完成され、出
力は３値論理レベル１となって、これは単一トリット・
エラーが存在することを示す。

Ｆ３．複数エラー複数エラーの例として、ＣＴＧ−２レジスタを通じてト
ライトを転送するときに、トライトのＤ０及びＤ１線上
のトリットに、それぞれ、０から１、及び１から２への
増分が生じたと仮定する。すなわち、トライトは、［０
１］２００１１２２としてレジスタに読み込まれ、［１
２］２００１１２２として読み出されたとする。従っ
て、ＣＴＧＵ−１によって生成されるチェック・トリッ
トとは異なる。

３値データ・ソース２からの入力データ・トリットＤ０
乃至Ｄ９＝０１２００１１２２がチェック・トリット発
生装置１００と、ＣＴＧ−２レジスタ３に読み込まれ
る。

ＣＴＧ−２レジスタ３からチェック・トリット発生器２
００に、入力データ・トリットＤ０乃至Ｄ９＝１２２０
０１１２２が読み込まれる。

ＣＴＧ回路２０１は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路２０４は、０及び０入力をもち、その出力に
０を発生する。

ＣＴＧ回路２０５は、０及び０入力をもち、ＣＴ２−１
に０を発生する。

ＣＴＧ回路２１１は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路２１３は、０及び１入力をもち、その出力に
１を発生する。

ＣＴＧ回路２１４は、１及び１入力をもち、ＣＴ２−２
に２を発生する。

ＣＴＧ回路２２１は、２及び２入力をもち、その出力に
１を発生する。

ＣＴＧ回路２２３は、１及び２入力をもち、その出力に
０を発生する。

ＣＴＧ回路２２４は、０及び２入力をもち、ＣＴ２−３
に２を発生する。

比較回路４３１は、１及び０入力をもち、不一致を示す
０を出力する。

比較回路４３３は、１及び２入力をもち、不一致を示す
１を出力する。

比較回路４３４は、０及び０入力をもち、不一致を示す
２を出力する。

ＳＹ１乃至ＳＹ４は、０１１２である。

単一エラー検出器６００が０１１２であるシンドローム
・トリットＳＹ１乃至ＳＹ４をモニタする。すると、単
一エラー検出器中のどの単一エラー感知器もアクティブ
ではなく、どの２２２２感知器もアクティブではない。
そして、すべての選択トリット（Ｓ０乃至Ｓ８）が抵抗
によって、単一エラーが存在しないことを示すＶＣＮま
で引き上げられる。このとき、選択トリットは、２２２
２２２２２２である。

選択トリットＳ０乃至Ｓ８がマルチプレクサ５７０に対
してすべて２であることは、マルチプレクサ要素５７１
乃至５７９をして、Ｄ０乃至Ｄ８データ線を無訂正ある
いは元のままの状態でデータ出力線へ通過させるべくゲ
ートするようにアクティベートする。このことは、機能
的には、無エラーの場合と同様である。そのようにする
理由は、複数エラーは訂正不可能だからである。しか
し、エラー表示器７５０からの複数エラー表示信号を、
停止または回復手続きをアクティベートするために使用
することができる。

単一エラー検出回路のトリット０は、単一エラー検出器
６００上のトリット０の拡張回路である。その入力上
で、ＳＹ１乃至ＳＹ４は、０１１２である。

このとき、ＡＮＤ回路６１１、６１２または６１３のど
れも、３つの３値レベルのどのレベルへの経路も完成し
ない。

回路６１１において、第２及び第４の感知器のみがオ
ン、すなわちレベル１感知器に対する入力が１で、レベ
ル２感知器に対する入力が２である。

回路６１２において、第４の感知器のみがオン、すなわ
ち、レベル２感知器に対する入力が２である。

回路６１３において、第１及び第４の感知器のみがオ
ン、すなわちレベル０感知器に対する入力が０で、レベ
ル２感知器に対する入力が２である。

出力は、プルアップ抵抗によって、ＶＣＮまで引き上げ
られる。

無エラー検出器８００は、選択トリットＳ０乃至Ｓ８上
でＡＮＤ機能を実行する。入力が２２２２２２２２２で
あるので、レベル２感知器８０１乃至８０９はオンであ
る。そしてデバイス８０３、８０６、８０９上の３値信
号は、１１１であって、これらはデバイス８１０、８１
１、８１２でＡＮＤされて、出力８１３をＶＤＤレベル
１に引き上げる。従って出力はレベル１であってこれ
は、単一トリット・エラーが存在しないことを示す。

この場合の複数トリット・エラーでは、無エラー表示子
は１であって、どのエラー表示子も単一エラーが存在す
ることを表示しない。このとき、出力を、レベル１に対
応するＶＤＤに引き上げるように導通経路を完成するた
めには、３つのＮＯＴ２感知器７０５、７０６、７０７
のうち１つがアクティブでありさえすればよく、それに
よって複数エラーが存在することが表示される。

比較器７０１は、入力０１をもち、その出力は０で、Ｎ
ＯＴ２感知器７０５がオンである。

比較器７０２は、入力１１をもち、その出力は２で、Ｎ
ＯＴ２感知器７０６がオフである。

比較器７０３は、入力１２をもち、その出力は０で、Ｎ
ＯＴ２感知器７０７がオンである。

３つのＮＯＴ２感知器のどれかがオンであると、デバイ
ス７０４を介して出力がＶＤＤに引き上げられる。する
と出力はレベル１であって、これは複数エラーが存在す
ることを表示する。

エラー表示器７５０は、エラー表示信号を発生する。単
一エラー検出器６５０からの単一エラー信号はレベル０
であって、レベル１感知器７５１をターンオフして、Ｎ
ＯＴ１感知器７５３をターンオンする。複数エラー検出
器７００からの単一エラー信号はレベル１であって、レ
ベル１感知器７５２をターンオンして、ＮＯＴ１感知器
７５４をターンオフする。感知器７５２がオンであるこ
とにより、接地電位に対する引き下げ経路が完成され、
出力は３値論理レベル０となって、これは複数トリット
・エラーが存在することを示す。

尚、これまでの説明は、３値論理に関連してなされてき
たが、本発明は３値論理に限定されるものではなく、こ
こで述べた原理を適用することによって、４値以上の多
値論理にも実施可能である。そのような多値論理レベル
・システムにおいては、４以上のスイッチング・レベル
を処理するように設計されたＣＭＯＳデバイス及び、多
重論理決定を実行するために第１図の論理装置の拡張版
が必要となろう。

４値以上の多重論理の場合、データの３値トライトが、
レベル０、１、２・・・またはｎのデータ片によって置
き換えられ、選択された数のデータ片が、３値トライト
に等価なデータのセグメントを形成することになる。

Ｇ．発明の効果以上説明したように、本発明によれば、３値論理システ
ムにおいてエラーを検出しこれを訂正することができる
システムが提供される。

【図面の簡単な説明】

第１図は、３値データ・エラー検出及び訂正システムの
ブロック図、第２図は、システムのデータ訂正部分のブロック図、第３図は、３値チェック・トリット発生装置の回路ブロ
ック図、第４図は、チェック・トリット発生器トリーのブロック
図、第５図は、３値データ・ソースのブロック図、第６図は、チェック・トリット発生器１（ＣＴＧＵ−
１）のブロック図、第７図は、チェック・トリット発生器２レジスタ（ＣＴ
Ｇ−２）のブロック図、第８図は、チェック・トリット発生器１レジスタ（ＣＴ
Ｇ−１）のブロック図、第９図は、チェック・トリット発生器２（ＣＴＧＵ−
２）のブロック図、第１０図は、チェック・トリット比較器のブロック図、第１０Ａ図は、３値論理比較器の回路ブロック図、第１１図は、単一エラー検出器６００のブロック図、第１１Ａ図は、単一エラー検出器の一部の拡大ブロック
図、第１１Ｂ図は、単一エラーＯＲ回路の回路ブロック図、第１２図は、無エラー検出器の回路ブロック図、第１３図は、複数エラー検出器のブロック図、第１４図は、増分装置のブロック図、第１４Ａ図は、３値増分器のブロック図、第１４Ｂ図は、３値増分器の動作条件を示す図、第１５図は、減分装置のブロック図、第１５Ａ図は、３値減分器のブロック図、第１５Ｂ図は、３値減分器の動作条件を示す図、第１６図は、マルチプレクサのブロック図、第１６Ａ図は、３値マルチプレクサ要素の回路ブロック
図、第１７図は、エラー表示器のブロック図、第１８図は、３値論理レベルに使用される電圧レベルを
示す図、第１９図は、３値ラッチの回路ブロック図である。

Claims

【特許請求の範囲】

【請求項１】(a)各トリックが、０または１または２の
どれかであるような予定の数のトリックの集まりである
トライトとしてのデータ形式の３値データ・ソースと、 (b)上記３値データ・ソースに接続され、上記３値デー
タ・ソースから入力された各トライト毎に１つまたはそ
れ以上のチェック・トリットからなる第１のチェック・
トリットの組を生成するための第１のチェック・トリッ
ト発生器と、 (c)上記第１のチェック・トリット発生器に接続され、
上記第１のチェック・トリットの組を記憶するための第
１の３値記憶手段と、 (d)上記３値データ・ソースに接続され、上記３値デー
タ・ソースからの各トライトを記憶するための第２の３
値記憶手段と、 (e)上記第２の３値記憶手段に接続され、上記第１のチ
ェック・トリット発生器と同様に機能する第２のチェッ
ク・トリット発生器と、 (f)上記３値データ・ソースと、上記第１及び第２の３
値記憶手段に接続され、上記第２のチェック・トリット
発生器が各データ・トライト毎に第１のチェック・トリ
ットの組を発生するように上記第２の３値記憶手段から
上記第２のチェック・トリット発生器にデータを供給す
るための制御装置と、 (g)上記第２のチェック・トリット発生器と上記第１の
３値記憶手段に接続され、上記第２のチェック・トリッ
ト発生器及び上記第１の３値記憶手段からのチェック・
トリットの組の各対毎に３値シンドローム・トリットを
生成するためのチェック・トリット比較手段と、 (h)上記チェック・トリット比較手段に接続され、上記
３値シンドローム・トリットを受け取って３値エラー訂
正信号と３値エラー表示信号を発生するためのエラー検
出手段と、 (i)上記エラー検出手段に接続され、上記３値エラー訂
正信号の制御の下で上記データ・トライトの選択された
トリットを増分または減分させることにより上記データ
・トライトに対して訂正を行うためのデータ訂正手段と
を具備する、３値データ・エラー検出訂正装置。