JPH06500217A - 静的干渉キヤンセラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 静的干渉キャンセラ （技術分野） 本発明は通信システム、詳細には通信中の干渉の低減構成に関する。

（背景技術） 電子回路においては通常、制御する必要のある、ある量の干渉が存在する。この 干渉は電気的あるいは電磁的な妨害、現象、信号ないしは発信であり、人為的な ものあるいは自然発生的なものがあり、この干渉によって電気装置が不必要に応 動じたり故障したり、あるいはその電気的性能が劣化されている。この干渉を低 減あるいは除去するため、これまで種々の構成が提案されている。その−がニュ ージャージ州のイングリウッド・クリッフスにあるプレンティ・ボール社のウイ ドロ、ビー、とスターンス、ニス、にょる［適応信号処理］と題した文書の３４ ９．３５０頁に説明される。この文献にはブロードバンド信号が周期的な干渉に より阻害され、元の信号にない外部基準入力が入手できない場合採用される構成 が示される。この文献には、テープハム若しくはターンテーブルランプル音の存 在下でのスピーチ若しくは音楽の再生、あるいは自動車エンジン若しくはパワー ラインノイズの存在下での振動信号の検出を行う場合が含まれている。

この先行文献に開示されるように、周期的な干渉は主入力から直接導かれる基準 入力に対し一定して遅延を行わせることにより打ち消され得る。この遅延の全長 が適応フィルタによる全遅延より大であれば、基準人力に代えて主入力で行わせ ることができる。この構成をとらない場合適応フィルタによる収束に伴い整合動 作が起き、信号と干渉の両方が打ち消される。この一定した遅延には基準入力の ブロードバンド信号成分が主入力のものとの相関関係を解放させるに充分な長さ を持たせる必要がある。概して干渉成分は周期性を持つため互いに相関関係を有 する。

上述した周知の方法および他の同様の先行方法の欠点は基準入力若しくは主入力 に対し設定される遅延の長さが大で且つ干渉キャンセラ回路全体の性能が不充分 な点にある。

（発明の開示） 本発明によればモデム、トーン等のような各種の静的な干渉を減衰させ、且つ各 種のアナログ信号を通過させる静的干渉キャンセラが提供される。プログラム可 能なディジタル信号プロセッサが採用され、打消のソフトウェアにより時間遅延 とフィルタ作用を適宜に組み合わせて静的に干渉の打消を行う。ディジタル信号 プロセッサは情報スペクトルを連続的に分析１、静的な不望な信号に対する打消 フィルタを構築する。

（図面の簡単な説明） 図１は従来の干渉打消構成のブロック図、図２は本発明のハードウェアのブロッ ク図、図３は本発明による干渉打消構成のブロック図、図４は本発明の一実施例 で使用されるＦＩＲ成形フィルタの特性図、図５は本発明のソフトウェアのフロ ーチャートである。

（発明を実施するための最良の形態） 本発明によれば、プロセッサ動作の可能なディジタル信号プロセッサおよび打消 ソフトウェアを利用してパワーラインの干渉、トーン、搬送波、ある種のジャム 、テレタイプおよびディジタルモデムノイズを抑制し、一方（アナログ音声のよ うな）音節速度で変化する信号を通過させる静的な干渉キャンセラが提供される 。

図１を参照するに干渉を打ち消す従来の技術を開示するブロック図が示される。

本発明によれば外部基準源を利用することなく周期的な干渉が打ち消され得る。

外部基準源は通常は適応フィルタがそれ自体入力信号をできる限り基準信号の如 く適応せしめるように動作させるため、適応フィルタ動作を行うに際し必要であ る。ブロードバンド信号人力１１および周期的干渉人力１２は入力加算点１３で 加算されることが図示の構成から理解されよう。ここで加算信号１４は主人力１ ５と基準人力１６とに分岐される。主人力１５は直接出力加算点１７へ付与され 、一方基準入力１６は遅延回路１８へ送出される。主人力１５から直接導かれる 基準入カニ６に一定の遅延動作を行う遅延回ＢＩ８を挿入することにより、周期 的な干渉の多くは容易に打消可能である。一定した遅延動作は、遅延の全長が適 応フィルタ１９による全遅延より大にすれば、基準入力１６に代えて主人力１５ の送出回路に挿入することもできる。一定した遅延動作がない場合適応フィルタ １９による収束が行われ整合して信号および干渉を共に打ち消す。遅延回路１８ は基準入力１６内のブロードバンド信号成分が主人力１５内のものとの相関関係 を解放させるに充分な長さを持たせる必要がある。この干渉成分は周期性を有し ているため、互いに相関関係を有したままである。基準入力１６が遅延回路１８ および適応フィルタ１９を通過した後、信号は出力加算点１７で主人力１５に加 算される。この加算された信号は図１にはブロードバンド出力２０として示され る。適応フィルタ１９は主入力の予期可能な成分を２倍にし、加算点ではこの予 期可能な成分かを除去される。理論上これにより予期不可能な成分が出力に残さ れることになる。

次いで図２を参照するに本発明の静的な干渉キャンセラのハードウェアがブロッ ク図で示されている。静的な干渉キャンセラのハードウェアの主成分はプログラ ム可能なディジタル信号プロセッサ（ＤＳＰ）２１で処理される。図２にはまた メモリ２２および入力インターフェース回路２３も示されている。単一のアナロ グ入力が入力ライン２４に入り、入力インターフェース回路２３へ送られること は図２の構成から理解されよう。

入力インターフェース回路２３としてはＡＴＴ　７５２２コーデツク、あるいは アナログ・ディジタルコンバータおよびディジタル・アナログコンバータおよび スプリアス信号除去フィルタを有する同様の装置を採用できる。本実施例では入 力インターフェース回路２３が約８にＨｚのサンプリング速度を有する。入力イ ンターフェース回路２３からの信号は入力インターフェース回路２３とディジタ ル信号プロセッサ２１を接続するライン２５に沿って連続的に送られる。ディジ タル信号プロセッサ２１としてはＡＴＴ　ＤＳＰ　３２　Ｃあるいは同様の装置 が採用でき、当業者に周知な方法でアドレスライン２６およびデータライン２７ を介しメモリ２２のインターフェース回路を構成するように設けられている。メ モリ２２を有するディジタル信号プロセッサ２１では後述のようなソフトウェア 処理が行われる。本実施例ではメモリ２２は４Ｋｘ３２　ＥＥＰＲＯｌｌである 。ソフトウェア処理を行った後、ディジタル信号プロセッサ２１の出力は出力ラ イン２８に連続的に送られる。ディジタル信号プロセッサ２１は出力ライン２８ を介し出力インターフェース回路２９に接続されている。出力インターフェース 回路２９において処理された信号はアナログ出力ライン３０に送られ、静的な干 渉キャンセラから送出される。

アナログ出力ライン３０には干渉性を有する信号が減衰された状態で含まれる。

図３には本発明による干渉打消構成のブロック図が示される。図１に示す先行例 と同様に、ブロードバンド信号３１および周期的干渉３２が入力加算点３３に入 力される。加算信号３４は主人力３５と基準人力３６とに分岐される。基準入力 ３６は３タップ遅延回路３８、更に最小平均二乗（ＬＭＳ）適応フィルタ３９に 送られ、このＬＭＳ適応フィルタ３９は３２タツプに等しい長さと、０．５Ｘ１ Ｇ−”に等しい適応係数（ｕ）を有する。ＩＪＩＳ適応フィルタ３９から出力さ れるフィルタ出力信号４ｏは出力加算点３７へ送られる。主人力３５は自動利得 制御回路４１と出力加算点３７とに分岐される。出力加算点３７において主人力 ３５はＬＭＳ適応フィルタ３９からのフィルタ出力信号４０と合算される。ここ で合算された信号はフィニット・インパルス・レスポンス（ＦＩＲ）式ディジタ ル成形フィルタ４２へ送られる。Ｆｌｌ？成形フィルタ４２の出力４３は自動利 得制御回路４１および出力増幅器４４へ送られる。

自動利得制御回路４１からの制御出力４５は出力増幅器４４の利得を設定するた めに使用され、出力増幅器４４の出力であるブロードバンド信号４６に含まれる 干渉成分は低減あるいは除去されている。

本発明によれば遅延長が減少される点で従来の技術より優れており、回路出力で のＦＩＲ成形フィルタ４２および自動利得制御回路４１の付加により性能が向上 され得る。３タップ遅延回路３８の遅延長をＬＭＳ適応フィルタ３９の全遅延よ り大にするという制限は加わらない。音声通信の従来のシステムにおいては遅延 された音声が出力加算点１７で元の信号に加えられ、エコー信号を発生すること が大なる制限になっている。３タツプの遅延回路では、このエコー信号が大幅に 減少あるいは実質的に無視できる程度にされ得る。

本発明の第２の大きな改良点は、干渉キャンセラ回路の出力部においてＦＩＲ成 形フィルタ４２及び自動利得制御回路４１を付加することにより、音声がより自 然になる点にある。音声信号は平坦なスペクトルを有しておらず、６００〜８０ ０Ｈｚ後に周波数が低下する傾向にあることが周知である。従来の干渉キャンセ ラのアルゴリズムはバンド内のすべての周波数成分を等しくし、従って低い周波 数成分（８００Ｈｚ以下）を減衰し、高い周波数成分を増幅する傾向にある。本 発明によるＦＩＲ成形フィルタにおいてはこの工程を逆にすることによりＦＭシ ステムでのデエンファシスと同様の機能を果たし得る。

本発明の一実施例のＦＩＲ成形フィルタの特性が図４に示される。自動利得制御 アルゴリズムは一定レベルに出力ボリュームを維持するためにボーストオーディ オ処理が必要である。

本発明による別の大きな改良点は、適応フィルタの係数が周波数が変更される毎 に零にリセットされることにある。これにより干渉キャンセラが周波数ホッピン グラジオに対しても有効である。この動作モードでは干渉キャンセラがホッピン グラジオのオーディオ出力に存在するホップノイズ量を減少するように決定され る。ホップノイズはノイズバンド内に入り次にそこから飛び出して減衰する。こ のホップノイズ期間においては大きなキーキー音が生じて聞き取りが妨げられる 。本発明の干渉キャンセラによれば、殆どのホップノイズに関し、その強さが減 少される。

干渉キャンセラのソフトウェアの一実施例をフローチャートに沿って説明する。

このフローチャートは図５に示されており、この構成では特に指定しない限り、 決定ブロックと処理ブロックとして表されている。

スタートブロック５１の次段で、プログラムは処理ブロック１　（５２）へ進み 、ここでプログラムがリセットされ、アレイｐ。

ｐｄがすべて零に初期設定される。アレイｐは適応フィルタに対しパイプライン データを保持する。アレイｐｄはＦＩＲ成形フ。

イルタに対しパイプラインデータを保持する。処理ブロック２　（５３）ではＡ ＧＣタイミングパラメータがリセットされる。出力増幅器の利得および入出力平 均パワー値（ｇａｉｎ、　ｖｉｎ、　ｖｏｕｔ）はすべて１．０にセットされる 。変数ｔｉ■ｅが零にセットされ、ａ　（ＡＧＣ積分定数）は０．００１にセッ トされる。処理ブロック３（５４）では適応フィルタ係数Ｗを保持するアレイが 初期設定され、すべて零を有する。決定ブロック１　（５５）および処理ブロッ ク４　（５６）ではリアルタイムデータサンプルがＡ／Ｄコンバータから得られ る時点が決定される（　Ａ／Ｄコンバータは固定点から浮動点へ変換し、次にこ れを可変サンプルに記憶させる（図３の信号３４．３５．３６））。リアルタイ ムデータサンプルは８０００Ｈｚの速度でＡ／Ｄコンバータにより発生される。

処理ブロック５　（５７）では、適応フィルタのパイプラインデータ（アレイｐ ）が回転される。処理ブロック６（５’８）では、データサンプルは３タツプ遅 延ラインを介し回転して（アレイｓｄおよび図３の３タップ遅延回路３８）、遅 延ラインの出力がアレイｐの最終段に記憶される。次にアレイサンプルの絶対値 を用いて平均入力パワーｖｉｎが計算される。処理ブロック７　（５９）では、 パイプラインデータをフィルタ係数に対し乗算、蓄算することにより、適応フィ ルタの出力（１ｓｏｕｔ若しくは図３のフィルタ出力信号４０）が計算される。

適応フィルタは図３のＬＭＳ適応フィルタ３９として示される。処理ブロック８ 　（６０）では、図３の出力加算点３７で発生されるエラー信号が計算される。

このエラー信号を用いて適応フィルタの係数が調整される。処理ブロック９　（ ６１）では、前に計算したエラー信号を用いてこのブロックの適応フィルタの係 数Ｗが更新される。

−ｕ＝０．５Ｘ　１０−”での■ｕ−１ｍｓアルゴリズムを用いて係数が更新さ れる。処理ブロック１０（６２）では、ＦＩＲ成形フィルタのデータパイプライ ン（アレイｐｄ）がこのブロックで処理される。

処理ブロック１１（６３）ではエラー出力がこのブロックでこのパイプラインの 最終段にシフトされ、累積変数ｆｉｒｏｕｔが零にセットされる。処理ブロック １２（６４）では、パイプラインデータ（アレイｐｄ）をフィルタ係数（アレイ ｐｆ）に対し乗算、蓄算することによりＦＩＲ成形フィルタの出力（ｆｉｒｏｕ ｔ即ち図３のＦＩＲ成形フィルタ出力４３）が係数される。このフィルタは図３ のＦＩＲディジタル成形フィルタ４２として示される。処理ブロック１３（６５ ）では、ＦＩＲフィルタに追従する＾ＧＣ段が実行される。

即ち先ず平均出力パワーｖｏｕｔが計算され、次に利得が計算される。最終的に 利得とＦ■Ｒフィルタ出力が乗算されて、最終出力ｓｕｍｏｕｔ　（図３のブロ ードバンド信号４６）が得られる。処理ブロック１４（６６）では、１秒が経過 するまで変数ｔｉｍｅが増分される。次にＡＧＣ積分定数ａがその初期僅の１　 ／１０にセットされる。処理ブロック１５（６７）では、最終出力ｓｕ■ｏｕｔ が浮動点フォーマットから固定点フォーマットへ変換されＤ／Ａコンバータへ送 られる。決定ブロック２　（６８）においてはアルゴリズムによりラジオの動作 周波数が変化したか否かがチェックされ決定される。周波数が変化しんときは、 アルゴリズムが入口点Ａで再スタートする。これにより適応フィルタ係数が零に リセットされ、へＧＣパラメータがリセットされ、その後サンプルが処理される 。この特徴により干渉キャンセラが周波数ホッピングシステムのホップノイズを 無効にする際有効となる。周波数が変化しなかった場合、アルゴリズムが入口点 Ｂで連続し適応フィルタ係数あるいはＡＧＣパラメータをリセットすることなく 次のサンプルを処理する。

図５で使用される変数の説明は以下の通りである。

ｉ：　増分ポインタ。

ｐ　（０−３１）：　適応フィルタのパイプラインデータを保持するアレイ。

ｐｄ（０−５３）：　ＦＩＲ成形フィルタのパイプラインデータを保持するアレ イ。

ｗ（０−３１）：　適応フィルタ係数を保持するアレイ。

ｓａｍｐｌｅ：　Ａ／Ｄコンバータからのデータ入力。

５ｄ（０−２）：　Ａ／Ｄコンバータからの遅延された入力を保持するアレイ。

１ｓｏｕｔ：　適応フィルタからの出力。

ｅｒｒｏｒ：　元のサンプルと適応フィルタ出力との間の差。

ｍｕ：　適合係数。

ｓｕ■ｏｕｔ　：　Ｄ／Ａコンバータへの出力。

ｐｆ（０−５３）：　ＦＩＲ成形フィルタの係数を保持するアレイ。

ｖｉｎ：　入力するサンプルの平均電圧レベル。

ｖｏｕｔ：　出力するサンプルの平均電圧レベル。

ｇａｉｎ：　入力信号レベルと出力信号レベルとを等しくする利得ファクタ。

ｆｉｒｏｕｔ：　ＦＩＲ成形フィルタからの出力。

ａ・　ＡＧＣ積分定数。

ｔｉｍｅ：　周波数が変化した以降のサンプル数。

ａｂｓ（）：　絶対値関数。

本発明の静的な干渉キャンセラは電子装置、特に通信装置に多様の用途がある。

−例としてＯＦチャンネルを介して通信する間、ＡＭ搬送波やディジタルモデム 分裂通信に遭遇する場合が多い。本発明の静的な干渉キャンセラによれば、この 種の干渉および当初に説明した種類の干渉が除去されるから、クリアなオーディ オ音を受信できることになる。

本発明はハードウェアまたはソフトウェア構成、あるいは上述した動作・手順の み限られない。本発明は以下の添付の特許請求の範囲内に含まれるすべての設計 変更を含む。

同期的？４、 補正書の写しく翻訳文）提出書 （特許法第１８４条の８） 平成５年２月２６日

Claims (10)

【特許請求の範囲】
1. １．アナログ入力を受信し連続的にディジタル信号を出力する入力インターフエ ース回路装置と、ディジタル信号を受信し時間遅延とフィルタ作用とを所定に組 み合わせて干渉キヤンセリング動作を実行し処理したディジタル信号を連続的に 出力するディジタル信号プロセッサ装置と、ディジタル信号プロセッサ装置に情 報を受信し記憶し伝達するメモリ装置と、ディジタル信号プロセッサ装置から処 理したディジタル信号を受信し干渉が減衰されたアナログ信号を出力する出力イ ンターフエース回路装置とを備える静的な干渉キャンセラ。
2. ２．出力インターフエース回路装置にはアナログ信号をディジタル信号に変換す るＡ／Ｄコンバータ装置と、ディジタル信号をアナログ信号に変換するＤ／Ａコ ンバータ装置とスプリアル信号防止フィルタ装置とが包有されてなる請求項１記 載の静的な干渉キャンセラ。
3. ３．出力インターフエース回路装置がＡＴＴ　７５２２コーデックあるいは同様 の装置である請求項１記載の静的な干渉キャンセラ。
4. ４．入力インターフェース回路装置および出力インターフエース回路装置のサン プリング速度が約８ＫＨｚでなる請求項１記載の静的な干渉キャンセラ。
5. ５．ディジタル信号プロセッサ装置がＡＴＴ　ＤＳＰ　３２　Ｃあるいは同様の 装置である請求項１記載の静的な干渉キャンセラ。
6. ６．メモリ装置が４Ｋ×３２　ＥＥＰＲＯＭ　でなる請求項１記載の静的な干渉 キャンセラ。
7. ７．ブロードバンド信号および周期的な干渉をを受信し主入力および基準入力を 伝達する入力加算装置と、基準入力を受信し遅延された基準入力を伝達する３タ ップ遅延装置と、遅延された基準入力を受信しフィルタを経たフィルタ出力信号 を伝達する最小平均二乗適応フィルタ装置と、主入力およびフィルタ出力信号を 受信し出力加算信号を伝達する出力加算装置と、出力加算装置を受信し成形され たフィルタ出力信号を伝達するフイニツト・インパルス・レスポンスディジタル 成形フィルタ装置と、主入力および成形されたフィルタ出力信号を受信し制御出 力を伝達する自動利得制御装置と、成形されたフィルタ出力信号および制御出力 を受信し干渉が減少あるいは除去されるブロードバンド信号を伝達する出力増幅 器装置とを備える静的な干渉キャンセラ。
8. ８．最小平均二乗適応フィルタ装置は３２タップに等しい長さと０．５×１０− １０に等しい適応係数を有してなる請求項７記載の静的な干渉キャンセラ。
9. ９．ブロードバンド信号を受信する工程と、周期的な干渉を受信する工程と、ブ ロードバンド信号及び周期的な干渉をディジタル的に処理し時間遅延とフイルタ 作用を組み合わせる工程と、干渉が減衰されたブロードバンド出力を出力する工 程とを包有してなる静的な干渉を無効にする方法。
10. １０．ディジタル的に処理する工程には、プログラムをリセットする工程と、全 てが零を有する複数のアレイを初期設定する工程と、自動利得制御タイミングパ ラメータをリセットする工程と、適応フィルタ係数を保持するアレイをすべて零 を含むよう初期設定する工程と、リアル時間データサンプルがＡ／Ｄコンバータ から入手されるときを決定する工程と、固定点フォーマットから浮動点フォーマ ットにリアル時間データサンプルが変換される工程と、変換されたリアル時間デ ータサンプルを記憶する工程と、適応フィルタのパイプラインデータを回転する 工程と、３−タップ遅延ラインの出力を記憶する工程と、適応フィルタの出力を 計算する工程と、エラー信号を計算する工程と、エラー信号を使用して適応フイ ルタ係数を更新する工程と、ＦＩＲ成形フイルタのデータパイプラインを回転す る工程と、エラー信号をデータパイプラインの最後の位置にシフトする工程と、 蓄積変数を零にセットする工程と、ＦＩＲ成形フィルタの出力を計算する工程と 、ＦＩＲ成形フイルタに追従する自動利得制御段を実行する工程と、自動利得制 御段からの利得とＦＩＲ成形フイルタの出力を乗算し最終出力ｓｕｍｏｕｔを与 える工程と、時間変数を増分する工程と、最終出力ｓｕｍｏｕｔを浮動点フォー マットから固定点フォーマットへ変換する工程と、変換された最終出力をＤ／Ａ コンバータヘ送る工程と、ラジオの動作周波数が変化したか否かをチエツクし決 定する工程とが包有されてなる静的な干渉を無効にする方法。