JPH0645476A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
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- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit
Abstract
(57)【要約】
【目的】 本発明は混成集積回路の製造方法に関し、大
型モールドパッケージの混成集積回路を歩留り良く、且
つ機能チェックが容易な混成集積回路の製造方法を実現
することを目的とする。 【構成】 所要の混成集積回路パターンを複数に分割
し、その分割した各回路パターンをそれぞれセラミック
基板１２に厚膜または薄膜で形成する工程と、上記各セ
ラミック基板１２に半導体チップ、コンデンサ、抵抗な
どの部品１８を搭載する工程と、上記複数個のセラミッ
ク基板１２を１個のリードフレーム１４に搭載する工程
と、上記各基板間及び各基板１２とリードフレームのリ
ード１７間をワイヤボンディングする工程と、上記各基
板１２及びリードフレーム１４を樹脂２１にてモールド
する工程とより成るように構成する。
型モールドパッケージの混成集積回路を歩留り良く、且
つ機能チェックが容易な混成集積回路の製造方法を実現
することを目的とする。 【構成】 所要の混成集積回路パターンを複数に分割
し、その分割した各回路パターンをそれぞれセラミック
基板１２に厚膜または薄膜で形成する工程と、上記各セ
ラミック基板１２に半導体チップ、コンデンサ、抵抗な
どの部品１８を搭載する工程と、上記複数個のセラミッ
ク基板１２を１個のリードフレーム１４に搭載する工程
と、上記各基板間及び各基板１２とリードフレームのリ
ード１７間をワイヤボンディングする工程と、上記各基
板１２及びリードフレーム１４を樹脂２１にてモールド
する工程とより成るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は混成集積回路の製造方法
に関する。詳しくは、高機能化、大規模化した表面実装
型の混成集積回路を歩留り良く製造する製造方法に関す
る。
に関する。詳しくは、高機能化、大規模化した表面実装
型の混成集積回路を歩留り良く製造する製造方法に関す
る。
【０００２】
【従来の技術】近年、表面実装タイプの混成集積回路に
おいては、高機能化、大規模化の要求に伴い、モールド
パッケージの大型化が要求されている。このため基板の
大型化、高密度実装、モールドパッケージの大型化など
種々の提案がなされている。図４は従来のモールドタイ
プの混成集積回路を示す図である。これは、厚膜又は薄
膜でパターン形成されたセラミック等の絶縁基板２にＩ
Ｃチップ等の部品３を搭載し、これをリードフレーム４
に搭載し、基板２とリード５との間をワイヤ６でワイヤ
ボンディングした後、樹脂７でモールド封止したもので
ある。
おいては、高機能化、大規模化の要求に伴い、モールド
パッケージの大型化が要求されている。このため基板の
大型化、高密度実装、モールドパッケージの大型化など
種々の提案がなされている。図４は従来のモールドタイ
プの混成集積回路を示す図である。これは、厚膜又は薄
膜でパターン形成されたセラミック等の絶縁基板２にＩ
Ｃチップ等の部品３を搭載し、これをリードフレーム４
に搭載し、基板２とリード５との間をワイヤ６でワイヤ
ボンディングした後、樹脂７でモールド封止したもので
ある。
【０００３】
【発明が解決しようとする課題】上記従来のモールドタ
イプの混成集積回路においては、モールドパッケージの
大型化の一方、所望の電子回路を分割して複数のパッケ
ージにする方法が採られていた。ところが機能の拡大と
小型化への要求が大きいため、パッケージを複数にする
とデッドスペースが大きくなるという問題があった。
イプの混成集積回路においては、モールドパッケージの
大型化の一方、所望の電子回路を分割して複数のパッケ
ージにする方法が採られていた。ところが機能の拡大と
小型化への要求が大きいため、パッケージを複数にする
とデッドスペースが大きくなるという問題があった。
【０００４】また、大型モールドパッケージに高密度実
装した基板をパッケージする場合は、基板を大型化する
と、その基板がセラミックであると、図５に示すように
グリーンシート時に予めスルーホール孔８があけられて
いるため、焼成時のシュリンケージのバラツキによりス
ルーホール孔８の孔位置が設計位置から外れ、パターン
９の作成時の歩留りが低下する。
装した基板をパッケージする場合は、基板を大型化する
と、その基板がセラミックであると、図５に示すように
グリーンシート時に予めスルーホール孔８があけられて
いるため、焼成時のシュリンケージのバラツキによりス
ルーホール孔８の孔位置が設計位置から外れ、パターン
９の作成時の歩留りが低下する。
【０００５】また、大型基板は半導体のボンディング工
程に於いて、多数のＩＣにワイヤボンディング（例えば
５００〜１０００本）する場合、ボンディング時間が長
くなり、膜が高熱にさらされる時間が長くなるのでボン
ディング性への悪影響がある。また、基板膜形成後のパ
ターンチェックや部品搭載後での機能チェックは大規模
の回路になり、チェックポイントの増加と回路の複雑化
によりチェックポイントの探索や、試験回路作成を困難
にする等の問題を生じていた。
程に於いて、多数のＩＣにワイヤボンディング（例えば
５００〜１０００本）する場合、ボンディング時間が長
くなり、膜が高熱にさらされる時間が長くなるのでボン
ディング性への悪影響がある。また、基板膜形成後のパ
ターンチェックや部品搭載後での機能チェックは大規模
の回路になり、チェックポイントの増加と回路の複雑化
によりチェックポイントの探索や、試験回路作成を困難
にする等の問題を生じていた。
【０００６】本発明は、大型モールドパッケージの混成
集積回路を歩留り良く、且つ機能チェックが容易な混成
集積回路の製造方法を実現しようとする。
集積回路を歩留り良く、且つ機能チェックが容易な混成
集積回路の製造方法を実現しようとする。
【０００７】
【課題を解決するための手段】本発明の混成集積回路の
製造方法に於いては、所要の混成集積回路パターンを複
数に分割し、その分割した各回路パターン１１をそれぞ
れセラミック基板１２に厚膜または薄膜で形成する工程
と、上記各セラミック基板に半導体チップ、コンデン
サ、抵抗などの部品１８を搭載する工程と、上記複数個
のセラミック基板１２を１個のリードフレーム１４に搭
載する工程と、上記各基板間及び各基板１２とリードフ
レームのリード１７間をワイヤボンディングする工程
と、上記各基板１２及びリードフレーム１４を樹脂２１
にてモールドする工程とより成ることを特徴とする。こ
の構成を採ることにより、製造歩留りの良い大型のモー
ルドパッケージ混成集積回路の製造方法が得られる。
製造方法に於いては、所要の混成集積回路パターンを複
数に分割し、その分割した各回路パターン１１をそれぞ
れセラミック基板１２に厚膜または薄膜で形成する工程
と、上記各セラミック基板に半導体チップ、コンデン
サ、抵抗などの部品１８を搭載する工程と、上記複数個
のセラミック基板１２を１個のリードフレーム１４に搭
載する工程と、上記各基板間及び各基板１２とリードフ
レームのリード１７間をワイヤボンディングする工程
と、上記各基板１２及びリードフレーム１４を樹脂２１
にてモールドする工程とより成ることを特徴とする。こ
の構成を採ることにより、製造歩留りの良い大型のモー
ルドパッケージ混成集積回路の製造方法が得られる。
【０００８】
【作用】本発明では、図１の原理説明図に示すように、
先ず（ａ）図の如き大型の混成集積回路１０の回路パタ
ーン１１を（ｂ），（ｃ）図の如く複数（図は２個）に
分割し、それぞれを小型基板１２-1，１２-2に形成す
る。そして、この複数個の基板１２-1，１２-2に耐圧チ
ェックを行ない、部品を搭載及びワイヤボンディング
し、さらに各基板毎に機能チェックを行った後、これら
の基板を図示なき１個のリードフレームに搭載する。
先ず（ａ）図の如き大型の混成集積回路１０の回路パタ
ーン１１を（ｂ），（ｃ）図の如く複数（図は２個）に
分割し、それぞれを小型基板１２-1，１２-2に形成す
る。そして、この複数個の基板１２-1，１２-2に耐圧チ
ェックを行ない、部品を搭載及びワイヤボンディング
し、さらに各基板毎に機能チェックを行った後、これら
の基板を図示なき１個のリードフレームに搭載する。
【０００９】その後回路パターンの切断部分及びリード
へのワイヤボンディングを行った後、基板１２-1，１２
-2及びリードフレームを樹脂にてモールドする。本発明
はこの様に基板１２-1，１２-2を小型化することにより
寸法精度を向上でき、パターン形成時の歩留りを向上で
き、且つ各基板の部品搭載後のワイヤボンディングが減
少することにより膜の熱による劣化を防止でき、さらに
各基板毎に機能チェック、耐圧チェックができるため、
その試験は容易となる。
へのワイヤボンディングを行った後、基板１２-1，１２
-2及びリードフレームを樹脂にてモールドする。本発明
はこの様に基板１２-1，１２-2を小型化することにより
寸法精度を向上でき、パターン形成時の歩留りを向上で
き、且つ各基板の部品搭載後のワイヤボンディングが減
少することにより膜の熱による劣化を防止でき、さらに
各基板毎に機能チェック、耐圧チェックができるため、
その試験は容易となる。
【００１０】
【実施例】図２は本発明の実施例を示す図であり、
（ａ）はリードフレームに基板を搭載した状態、（ｂ）
は完成品の断面を示す図である。また図３は本発明の実
施例に用いるリードフレームを示す図である。このリー
ドフレーム１４は同図に示すように枠状のタイバー１５
に複数の（図は４個）の基板を搭載できるように配置さ
れた基板支持部１６と、多数のリード１７とが形成され
ている。
（ａ）はリードフレームに基板を搭載した状態、（ｂ）
は完成品の断面を示す図である。また図３は本発明の実
施例に用いるリードフレームを示す図である。このリー
ドフレーム１４は同図に示すように枠状のタイバー１５
に複数の（図は４個）の基板を搭載できるように配置さ
れた基板支持部１６と、多数のリード１７とが形成され
ている。
【００１１】本発明の実施例の混成集積回路の製造方法
は、先ず所要の混成集積回路の回路パターンを複数に分
割し、その分割した各回路パターン（図示省略）をそれ
ぞれセラミック基板１２-1〜１２-4に厚膜又は薄膜で形
成した後、耐圧チェックを完全に行い、不良品は排除す
る。次いで該基板１２-1〜１２-4に半導体チップ、コン
デンサ、抵抗などのディスクリート部品１８を搭載し、
さらに該部品１８と回路パターン間をワイヤボンディン
グにより接続した後、各基板毎に機能チェックを行う。
は、先ず所要の混成集積回路の回路パターンを複数に分
割し、その分割した各回路パターン（図示省略）をそれ
ぞれセラミック基板１２-1〜１２-4に厚膜又は薄膜で形
成した後、耐圧チェックを完全に行い、不良品は排除す
る。次いで該基板１２-1〜１２-4に半導体チップ、コン
デンサ、抵抗などのディスクリート部品１８を搭載し、
さらに該部品１８と回路パターン間をワイヤボンディン
グにより接続した後、各基板毎に機能チェックを行う。
【００１２】次に機能チェックを行なった基板１２-1〜
１２-4を図３に示したリードフレーム１４に、図２の如
く搭載し、さらに各基板間をワイヤ１９で、また基板１
２-1〜１２-4とリードフレームのリード１７間をワイヤ
２０でそれぞれワイヤボンディングする。次いで、この
基板１２-1〜１２-4をリードフレーム１４の一部と共に
樹脂２１でモールドする。最後にリードフレームのタイ
バー１５を切断除去し、リード１７を折曲成形して図２
（ｂ）の如く混成集積回路を完成する。
１２-4を図３に示したリードフレーム１４に、図２の如
く搭載し、さらに各基板間をワイヤ１９で、また基板１
２-1〜１２-4とリードフレームのリード１７間をワイヤ
２０でそれぞれワイヤボンディングする。次いで、この
基板１２-1〜１２-4をリードフレーム１４の一部と共に
樹脂２１でモールドする。最後にリードフレームのタイ
バー１５を切断除去し、リード１７を折曲成形して図２
（ｂ）の如く混成集積回路を完成する。
【００１３】以上の本実施例によれば、基板サイズが
小さくなり、シュリンケージによるスルーホール位置精
度の低下を防止することができるため、厚膜又は薄膜に
よる回路パターン形成時の歩留りが向上する。回路分
割により、膜形成後の耐圧チェック及び閉回路のチェッ
クポイント探しが容易となる。１つの基板への部品搭
載数が減少するため、ワイヤボンディングによる熱の印
加時間が短かくなり、ボンディング強度の劣化を防止す
ることができる。基板毎に機能チェックを行うことが
できるため、試験歩留りの向上、リプレース性の向上が
でき、さらに試験回路が簡単となり、その作成が容易と
なる。
小さくなり、シュリンケージによるスルーホール位置精
度の低下を防止することができるため、厚膜又は薄膜に
よる回路パターン形成時の歩留りが向上する。回路分
割により、膜形成後の耐圧チェック及び閉回路のチェッ
クポイント探しが容易となる。１つの基板への部品搭
載数が減少するため、ワイヤボンディングによる熱の印
加時間が短かくなり、ボンディング強度の劣化を防止す
ることができる。基板毎に機能チェックを行うことが
できるため、試験歩留りの向上、リプレース性の向上が
でき、さらに試験回路が簡単となり、その作成が容易と
なる。
【００１４】
【発明の効果】本発明に依れば、所望の大規模電子回路
を大型モールドパッケージに納めることができ、製造歩
留りの向上、機能試験の容易化による性能向上等に寄与
することができる。
を大型モールドパッケージに納めることができ、製造歩
留りの向上、機能試験の容易化による性能向上等に寄与
することができる。
【図１】本発明の原理説明図である。
【図２】本発明の混成集積回路の製造方法の実施例を説
明するための図で、（ａ）はリードフレームに基板を搭
載した状態を示す図、（ｂ）は完成品の断面図である。
明するための図で、（ａ）はリードフレームに基板を搭
載した状態を示す図、（ｂ）は完成品の断面図である。
【図３】本発明の実施例に用いるリードフレームを示す
平面図である。
平面図である。
【図４】従来の混成集積回路を示す図で、（ａ）は平面
図、（ｂ）は（ａ）図のｂ−ｂ線における断面図であ
る。
図、（ｂ）は（ａ）図のｂ−ｂ線における断面図であ
る。
【図５】発明が解決しようとする課題を説明するための
図である。
図である。
１０…混成集積回路 １１，１１′…混成集積回路パターン １２，１２-1〜１２-4…基板 １３…スルーホール １４…リードフレーム １５…タイバー １６…基板支持部 １７…リード １８…部品 １９，２０…ワイヤ ２１…樹脂
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 25/065 25/07 Ｈ０１Ｌ 25/08 Ｚ (72)発明者 藤沢 和久 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 所要の混成集積回路パターンを複数に分
割し、その分割した各回路パターン（１１）をそれぞれ
セラミック基板（１２）に厚膜または薄膜で形成する工
程と、 上記各セラミック基板（１２）に半導体チップ、コンデ
ンサ、抵抗などの部品（１８）を搭載する工程と、 上記複数個のセラミック基板（１２）を１個のリードフ
レーム（１４）に搭載する工程と、 上記各基板間及び各基板（１２）とリードフレームのリ
ード（１７）間をワイヤボンディングする工程と、 上記各基板（１２）及びリードフレーム（１４）を樹脂
（２１）にてモールドする工程、 とより成ることを特徴とする混成集積回路の製造方法。 - 【請求項２】 請求項１の混成集積回路の製造方法によ
り製造されたことを特徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19407292A JPH0645476A (ja) | 1992-07-21 | 1992-07-21 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19407292A JPH0645476A (ja) | 1992-07-21 | 1992-07-21 | 混成集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645476A true JPH0645476A (ja) | 1994-02-18 |
Family
ID=16318496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19407292A Withdrawn JPH0645476A (ja) | 1992-07-21 | 1992-07-21 | 混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645476A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004010502A1 (ja) * | 2002-07-19 | 2004-01-29 | Renesas Technology Corp. | 混成集積回路装置 |
| US6812556B2 (en) | 2002-04-05 | 2004-11-02 | Oki Electric Industry Co., Ltd. | Multi-chip package semiconductor device having plural level interconnections |
| US6953987B2 (en) * | 2002-07-31 | 2005-10-11 | Denso Corporation | Composite integrated circuit device having restricted heat conduction |
| JP2010098099A (ja) * | 2008-10-16 | 2010-04-30 | Denso Corp | モールドパッケージおよびその製造方法 |
| US9601423B1 (en) | 2015-12-18 | 2017-03-21 | International Business Machines Corporation | Under die surface mounted electrical elements |
-
1992
- 1992-07-21 JP JP19407292A patent/JPH0645476A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812556B2 (en) | 2002-04-05 | 2004-11-02 | Oki Electric Industry Co., Ltd. | Multi-chip package semiconductor device having plural level interconnections |
| WO2004010502A1 (ja) * | 2002-07-19 | 2004-01-29 | Renesas Technology Corp. | 混成集積回路装置 |
| US6953987B2 (en) * | 2002-07-31 | 2005-10-11 | Denso Corporation | Composite integrated circuit device having restricted heat conduction |
| JP2010098099A (ja) * | 2008-10-16 | 2010-04-30 | Denso Corp | モールドパッケージおよびその製造方法 |
| US9601423B1 (en) | 2015-12-18 | 2017-03-21 | International Business Machines Corporation | Under die surface mounted electrical elements |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |