JPH0645369A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0645369A JPH0645369A JP21836592A JP21836592A JPH0645369A JP H0645369 A JPH0645369 A JP H0645369A JP 21836592 A JP21836592 A JP 21836592A JP 21836592 A JP21836592 A JP 21836592A JP H0645369 A JPH0645369 A JP H0645369A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- apd
- field effect
- effect transistor
- electron
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 キャリア移動度が高い電界効果トランジスタ
を提供する。 【構成】 チャネル層を有するヘテロ接合電界効果トラ
ンジスタにおいて、電子の基底状態における存在確率が
最大であり、第１励起状態における存在確率が零であ
る、チャネル層（InGaAs層10) 内の位置近傍 (ヘテロ界
面から約60Å) にSiのアトミック・プレーナ・ドーピン
グを行ってSi−APD 層11を形成してある。これにより電
子分布位置はヘテロ界面より遠去かる。
を提供する。 【構成】 チャネル層を有するヘテロ接合電界効果トラ
ンジスタにおいて、電子の基底状態における存在確率が
最大であり、第１励起状態における存在確率が零であ
る、チャネル層（InGaAs層10) 内の位置近傍 (ヘテロ界
面から約60Å) にSiのアトミック・プレーナ・ドーピン
グを行ってSi−APD 層11を形成してある。これにより電
子分布位置はヘテロ界面より遠去かる。
Description
【０００１】
【産業上の利用分野】本発明は超低雑音の電界効果トラ
ンジスタ(FET) に関し、詳しくはヘテロ接合電界効果ト
ランジスタ (以下HFETという) に関する。
ンジスタ(FET) に関し、詳しくはヘテロ接合電界効果ト
ランジスタ (以下HFETという) に関する。
【０００２】
【従来の技術】衛星放送受信システムの需要が増大する
に伴い、その重要部分を担う超低雑音電界効果トランジ
スタの研究が盛んに行われており、近年ヘテロ接合電界
効果トランジスタを用いて性能向上が図れている。
に伴い、その重要部分を担う超低雑音電界効果トランジ
スタの研究が盛んに行われており、近年ヘテロ接合電界
効果トランジスタを用いて性能向上が図れている。
【０００３】図１は従来のヘテロ接合を用いた電界効果
トランジスタの素子の断面図であり、DC−HFET (Ｄoped
Ｃhannel Ｈetero ＦＥＴ）の場合を示す。図中１は
半絶縁性のGaAs基板であり、このGaAs基板１上にバッフ
ァ層であるGaAs層２、チャネル層であるｎ−InGaAs層
３、スペーサ層であるAlGaAs層４及び電子供給層である
ｎ−AlGaAs層５が順次積層形成されている。そしてこの
上の適宜位置にキャップ層であるｎ−GaAs層６，６が形
成されており、このｎ−GaAs層６，６上には夫々ソース
電極７，ドレイン電極９が形成され、その間にゲート電
極８が形成されている。
トランジスタの素子の断面図であり、DC−HFET (Ｄoped
Ｃhannel Ｈetero ＦＥＴ）の場合を示す。図中１は
半絶縁性のGaAs基板であり、このGaAs基板１上にバッフ
ァ層であるGaAs層２、チャネル層であるｎ−InGaAs層
３、スペーサ層であるAlGaAs層４及び電子供給層である
ｎ−AlGaAs層５が順次積層形成されている。そしてこの
上の適宜位置にキャップ層であるｎ−GaAs層６，６が形
成されており、このｎ−GaAs層６，６上には夫々ソース
電極７，ドレイン電極９が形成され、その間にゲート電
極８が形成されている。
【０００４】図２は図１に示す素子のエネルギバンド図
である。この場合、電子供給層であるｎ−AlGaAs層５及
びドーピングしたチャネル層であるｎ−InGaAs層３から
供給された電子はｎ−InGaAs層３内のｎ−AlGaAs層５側
のヘテロ界面に２次元電子ガスとして溜まる。
である。この場合、電子供給層であるｎ−AlGaAs層５及
びドーピングしたチャネル層であるｎ−InGaAs層３から
供給された電子はｎ−InGaAs層３内のｎ−AlGaAs層５側
のヘテロ界面に２次元電子ガスとして溜まる。
【０００５】
【発明が解決しようとする課題】ところが上述の如き構
成のFET においては前記２次元電子ガスはｎ−AlGaAs層
５側約 100Å程度まで広がって分布するためキャリアで
ある２次元電子ガスがこの影響を受け電子移動度が低下
する。この対策としてスペーサ層であるAlGaAs層４を厚
くすることが考えられるが、この場合前述の影響は低減
するが、電子濃度が低下し、素子特性が低下する。
成のFET においては前記２次元電子ガスはｎ−AlGaAs層
５側約 100Å程度まで広がって分布するためキャリアで
ある２次元電子ガスがこの影響を受け電子移動度が低下
する。この対策としてスペーサ層であるAlGaAs層４を厚
くすることが考えられるが、この場合前述の影響は低減
するが、電子濃度が低下し、素子特性が低下する。
【０００６】本発明は斯かる事情に鑑みてなされたもの
であり、チャネル層の適宜位置にアトミック・プレーナ
・ドーピング（以下APD という) を行うことによりキャ
リア移動度を高めることが可能な電界効果トランジスタ
を提供することを目的とする。
であり、チャネル層の適宜位置にアトミック・プレーナ
・ドーピング（以下APD という) を行うことによりキャ
リア移動度を高めることが可能な電界効果トランジスタ
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタは、チャネル層を有する電界効果トランジス
タにおいて、キャリアの存在確率が基底状態では高く、
第１励起状態では低い、前記チャネル層内の位置近傍
に、不純物のアトミック・プレーナ・ドーピングを行っ
てAPD 層を形成してあることを特徴とする。
ランジスタは、チャネル層を有する電界効果トランジス
タにおいて、キャリアの存在確率が基底状態では高く、
第１励起状態では低い、前記チャネル層内の位置近傍
に、不純物のアトミック・プレーナ・ドーピングを行っ
てAPD 層を形成してあることを特徴とする。
【０００８】
【作用】本発明にあっては、キャリアの存在確率が基底
状態では高く、第１励起状態では低い、チャネル層内の
位置近傍にAPD 層を形成するので、チャネル層内のキャ
リア分布位置をヘテロ界面から遠去けることができ、チ
ャネル層を走行するキャリアが受けるイオン化不純物散
乱の影響が低減する。また、APD 層を形成することによ
り基底状態と第１励起状態とのエネルギギャップが大き
くなるためバンド間散乱が低減する。
状態では高く、第１励起状態では低い、チャネル層内の
位置近傍にAPD 層を形成するので、チャネル層内のキャ
リア分布位置をヘテロ界面から遠去けることができ、チ
ャネル層を走行するキャリアが受けるイオン化不純物散
乱の影響が低減する。また、APD 層を形成することによ
り基底状態と第１励起状態とのエネルギギャップが大き
くなるためバンド間散乱が低減する。
【０００９】
【実施例】以下本発明をその実施例を示す図面に基づい
て説明する。図３は本発明に係る電界効果トランジスタ
の第１実施例 (AlGaAs／Iny Ga1-yAs 系：ｙ＝0.15、DC
−HFET) の素子の断面図である。図中１は半絶縁性のGa
As基板であり、このGaAs基板１上にバッファ層であるGa
As層２（8000Å),InGaAs層10 (又はｎ−InGaAs層) (100
Å),スペーサ層であるAlGaAs層４（20Å) 及び電子供給
層であるｎ−AlGaAs層５(400Å) が順次形成されてい
る。そしてこの上の適宜位置にキャップ層であるｎ−Ga
As層６，６(700Å) が形成されており、このｎ−GaAs層
６，６上には夫々ソース電極７，ドレイン電極９が形成
され、その間にゲート電極８が形成されている。
て説明する。図３は本発明に係る電界効果トランジスタ
の第１実施例 (AlGaAs／Iny Ga1-yAs 系：ｙ＝0.15、DC
−HFET) の素子の断面図である。図中１は半絶縁性のGa
As基板であり、このGaAs基板１上にバッファ層であるGa
As層２（8000Å),InGaAs層10 (又はｎ−InGaAs層) (100
Å),スペーサ層であるAlGaAs層４（20Å) 及び電子供給
層であるｎ−AlGaAs層５(400Å) が順次形成されてい
る。そしてこの上の適宜位置にキャップ層であるｎ−Ga
As層６，６(700Å) が形成されており、このｎ−GaAs層
６，６上には夫々ソース電極７，ドレイン電極９が形成
され、その間にゲート電極８が形成されている。
【００１０】そしてInGaAs層10とAlGaAs層４との境界面
（ヘテロ界面）から約60ÅのInGaAs層10にSiのアトミッ
ク・プレーナ・ドーピングを行ってSi−APD 層11が形成
されている。このSi−APD 層11形成位置は電子の基底状
態における存在確率が最大となり、第１励起状態におけ
る存在確率が零となる位置近傍に一致させてある。
（ヘテロ界面）から約60ÅのInGaAs層10にSiのアトミッ
ク・プレーナ・ドーピングを行ってSi−APD 層11が形成
されている。このSi−APD 層11形成位置は電子の基底状
態における存在確率が最大となり、第１励起状態におけ
る存在確率が零となる位置近傍に一致させてある。
【００１１】図４は図３に示す素子のエネルギバンド図
である。図４より明らかな如くこの場合電子はSi−APD
層11付近に溜まることになり、電子を前記ヘテロ界面か
ら離すことができるので、チャネル層 (InGaAs層10) を
走行する電子が受けるイオン化不純物散乱の影響は低減
する。またSi−APD 層を形成することにより、基底状態
と第１励起状態とのエネルギギャップが大きくなり、こ
れによりバンド間散乱も低減する。
である。図４より明らかな如くこの場合電子はSi−APD
層11付近に溜まることになり、電子を前記ヘテロ界面か
ら離すことができるので、チャネル層 (InGaAs層10) を
走行する電子が受けるイオン化不純物散乱の影響は低減
する。またSi−APD 層を形成することにより、基底状態
と第１励起状態とのエネルギギャップが大きくなり、こ
れによりバンド間散乱も低減する。
【００１２】表１に従来のFET と本発明に係るFET とに
おける電子移動度を比較して示す。
おける電子移動度を比較して示す。
【００１３】
【表１】
【００１４】本発明FET は従来FET に比べ電子移動度が
15〜20％向上している。
15〜20％向上している。
【００１５】図５は本発明に係る電界効果トランジスタ
の第２実施例 (InAlAs／InGaAs系DC−HFET) の素子の断
面図である。図中21は半絶縁性のInＰ基板であり、この
InＰ基板21上に前述の実施例と同様のバッファ層 (GaAs
層２) ，キャップ層（ｎ−GaAs層６）及び電極を有す
る。そして電子供給層としてｎ−InAlAs層25, スペーサ
層としてInAlAs層24を備え、その下にはInGaAs層10を備
える。このInGaAs層10のヘテロ界面から約60Åの位置に
はSi−APD 層11が形成されている。以上の如き構成の電
界効果トランジスタにおいても第１実施例と同様の効果
が得られる。
の第２実施例 (InAlAs／InGaAs系DC−HFET) の素子の断
面図である。図中21は半絶縁性のInＰ基板であり、この
InＰ基板21上に前述の実施例と同様のバッファ層 (GaAs
層２) ，キャップ層（ｎ−GaAs層６）及び電極を有す
る。そして電子供給層としてｎ−InAlAs層25, スペーサ
層としてInAlAs層24を備え、その下にはInGaAs層10を備
える。このInGaAs層10のヘテロ界面から約60Åの位置に
はSi−APD 層11が形成されている。以上の如き構成の電
界効果トランジスタにおいても第１実施例と同様の効果
が得られる。
【００１６】図６は本発明に係る電荷効果トランジスタ
の第３実施例 (Alx Ga1-x As（ｘ＝0.22) ／GaAs系 MOD
(modulation doped)−FET ) の素子の断面図である。半
絶縁性のGaAs基板１上にGaAs層12を備え、その上に第１
実施例と同様AlGaAs層４，ｎ−AlGaAs層５，キャップ層
（ｎ−GaAs層６，６）及び電極を備える。そしてGaAs層
12のヘテロ界面から約60Åの位置にSi−APD 層11を形成
してある。
の第３実施例 (Alx Ga1-x As（ｘ＝0.22) ／GaAs系 MOD
(modulation doped)−FET ) の素子の断面図である。半
絶縁性のGaAs基板１上にGaAs層12を備え、その上に第１
実施例と同様AlGaAs層４，ｎ−AlGaAs層５，キャップ層
（ｎ−GaAs層６，６）及び電極を備える。そしてGaAs層
12のヘテロ界面から約60Åの位置にSi−APD 層11を形成
してある。
【００１７】図７は図６に示す素子のエネルギバンド図
である。この場合も第１の実施例と同様、電子移動度が
向上する。
である。この場合も第１の実施例と同様、電子移動度が
向上する。
【００１８】
【発明の効果】以上の如く、本発明に係る電界効果トラ
ンジスタではチャネル層内のキャリア分布位置をヘテロ
界面から遠去けることにより、キャリアが受けるイオン
化不純物散乱の影響が低減し、キャリア移動度が上昇す
る。またAPD 層を形成することにより、基底状態と第１
励起状態とのエネルギギャップが大きくなるため、バン
ド間散乱の低減も可能となり、電界効果トランジスタの
高性能化が実現する等本発明は優れた効果を奏する。
ンジスタではチャネル層内のキャリア分布位置をヘテロ
界面から遠去けることにより、キャリアが受けるイオン
化不純物散乱の影響が低減し、キャリア移動度が上昇す
る。またAPD 層を形成することにより、基底状態と第１
励起状態とのエネルギギャップが大きくなるため、バン
ド間散乱の低減も可能となり、電界効果トランジスタの
高性能化が実現する等本発明は優れた効果を奏する。
【図１】従来の電界効果トランジスタを示す断面図であ
る。
る。
【図２】図１に示す電界効果トランジスタのエネルギバ
ンド図である。
ンド図である。
【図３】本発明に係る電界効果トランジスタの第１実施
例を示す断面図である。
例を示す断面図である。
【図４】図３に示す電界効果トランジスタのエネルギバ
ンド図である。
ンド図である。
【図５】本発明に係る電界効果トランジスタの第２実施
例を示す断面図である。
例を示す断面図である。
【図６】本発明に係る電界効果トランジスタの第３実施
例を示す断面図である。
例を示す断面図である。
【図７】図６に示す電界効果トランジスタのエネルギバ
ンド図である。
ンド図である。
１ GaAs基板 ２ GaAs層（バッファ層） ３ ｎ−InGaAs層（チャネル層） ４ AlGaAs層（スペーサ層） ５ ｎ−AlGaAs層（電子供給層） ６ ｎ−GaAs層（キャップ層） ７ ソース電極 ８ ゲート電極 ９ ドレイン電極 10 InGaAs (またはｎ−InGaAs）層 11 Si−APD 層 12 GaAs層 21 InＰ基板 24 InAlAs層 (スペーサ層) 25 ｎ−InAlAs層（電子供給層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 大二朗 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (1)
- 【請求項１】 チャネル層を有する電界効果トランジス
タにおいて、キャリアの存在確率が基底状態では高く、
第１励起状態では低い、前記チャネル層内の位置近傍
に、不純物のアトミック・プレーナ・ドーピングを行っ
てAPD 層を形成してあることを特徴とする電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21836592A JPH0645369A (ja) | 1992-07-23 | 1992-07-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21836592A JPH0645369A (ja) | 1992-07-23 | 1992-07-23 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645369A true JPH0645369A (ja) | 1994-02-18 |
Family
ID=16718753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21836592A Pending JPH0645369A (ja) | 1992-07-23 | 1992-07-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127281A (ja) * | 1999-10-26 | 2001-05-11 | Murata Mfg Co Ltd | 半導体装置 |
| JP2011044641A (ja) * | 2009-08-24 | 2011-03-03 | Asahi Kasei Electronics Co Ltd | 電界効果トランジスタ |
-
1992
- 1992-07-23 JP JP21836592A patent/JPH0645369A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127281A (ja) * | 1999-10-26 | 2001-05-11 | Murata Mfg Co Ltd | 半導体装置 |
| JP2011044641A (ja) * | 2009-08-24 | 2011-03-03 | Asahi Kasei Electronics Co Ltd | 電界効果トランジスタ |
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