JPH0640662B2 - フイ−ルド判別回路 - Google Patents
フイ−ルド判別回路Info
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- JPH0640662B2 JPH0640662B2 JP61289260A JP28926086A JPH0640662B2 JP H0640662 B2 JPH0640662 B2 JP H0640662B2 JP 61289260 A JP61289260 A JP 61289260A JP 28926086 A JP28926086 A JP 28926086A JP H0640662 B2 JPH0640662 B2 JP H0640662B2
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- Japan
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- signal
- output
- input
- field
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- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、液晶パネルなどをインターレース駆動する際
に必要となる、映像信号の第１フィールドと第２フィー
ルドとを判別するためのフィールド判別回路に関するも
のである。
に必要となる、映像信号の第１フィールドと第２フィー
ルドとを判別するためのフィールド判別回路に関するも
のである。
従来の技術 近年、液晶パネルを表示素子とした液晶テレビジョンの
開発，製品化が活発になってきており、一層の高画質を
実現するための手段としてインターレース駆動が重要視
されてきた。
開発，製品化が活発になってきており、一層の高画質を
実現するための手段としてインターレース駆動が重要視
されてきた。
まず液晶テレビジョンの動作概要について説明する。
第５図にカラー液晶テレビジョン受像機の一般的な構成
を示す。放送局から送られたテレビ信号はアンテナ１で
受信され、チューナ２で周波数変換され中間周波数とな
る。中間周波数に変換されたテレビ信号は、ＶＩＦ，Ｄ
ＥＴ，ＡＧＣ，ＳＩＦ回路等からなる信号処理回路部３
で増幅，検波され音声信号と映像信号とが得られる。音
声信号は音声出力回路４を経てスピーカー５に出力され
る。
を示す。放送局から送られたテレビ信号はアンテナ１で
受信され、チューナ２で周波数変換され中間周波数とな
る。中間周波数に変換されたテレビ信号は、ＶＩＦ，Ｄ
ＥＴ，ＡＧＣ，ＳＩＦ回路等からなる信号処理回路部３
で増幅，検波され音声信号と映像信号とが得られる。音
声信号は音声出力回路４を経てスピーカー５に出力され
る。
映像信号はクロマ部６に印加される。クロマ部６にはク
ロマ処理部とクロマ出力部とがあり、映像信号はクロマ
処理部で赤(R)，緑(G)，青(B)信号に復調され、その後
クロマ出力部で１フィールド毎に極性を反転した信号に
変換され、ＹドライバーＩＣ９に加えられる。Ｙドライ
バーＩＣ９に加えられた映像信号は、サンプルホールド
されてアクティブマトリクスカラー液晶パネル（以下カ
ラー／液晶パネルという）８のソースラインに印加され
る。また映像信号は制御部７に加えられ、ここで各種制
御パルスが得られ、ＸドライバーＩＣ１０、およびＹド
ライバーＩＣ９の制御信号入力端子に印加される。Ｘド
ライバーＩＣ１０は、たて方向の走査を行なうためのも
のであり、この出力は液晶パネル８のゲートラインに加
えられ、ＸドライバーＩＣ１０からのたて方向走査パル
スとＹドライバーＩＣ９からの映像信号とによって、カ
ラー／液晶パネル８上にテレビ画像が得られる。
ロマ処理部とクロマ出力部とがあり、映像信号はクロマ
処理部で赤(R)，緑(G)，青(B)信号に復調され、その後
クロマ出力部で１フィールド毎に極性を反転した信号に
変換され、ＹドライバーＩＣ９に加えられる。Ｙドライ
バーＩＣ９に加えられた映像信号は、サンプルホールド
されてアクティブマトリクスカラー液晶パネル（以下カ
ラー／液晶パネルという）８のソースラインに印加され
る。また映像信号は制御部７に加えられ、ここで各種制
御パルスが得られ、ＸドライバーＩＣ１０、およびＹド
ライバーＩＣ９の制御信号入力端子に印加される。Ｘド
ライバーＩＣ１０は、たて方向の走査を行なうためのも
のであり、この出力は液晶パネル８のゲートラインに加
えられ、ＸドライバーＩＣ１０からのたて方向走査パル
スとＹドライバーＩＣ９からの映像信号とによって、カ
ラー／液晶パネル８上にテレビ画像が得られる。
次に第５図に示す液晶テレビジョン受像機の構成のう
ち、液晶パネル表示装置部、すなわちカラー／液晶パネ
ル８，ＹドライバーＩＣ９，ＸドライバーＩＣ１０の構
成を第６図に示す。ＹドライバーＩＣ９はカラー／液晶
パネル８の上下に分けて配置されており、上側のＹドラ
イバーＩＣを９ａ、下側のＹドライバーＩＣを９ｂと表
わしてある。
ち、液晶パネル表示装置部、すなわちカラー／液晶パネ
ル８，ＹドライバーＩＣ９，ＸドライバーＩＣ１０の構
成を第６図に示す。ＹドライバーＩＣ９はカラー／液晶
パネル８の上下に分けて配置されており、上側のＹドラ
イバーＩＣを９ａ、下側のＹドライバーＩＣを９ｂと表
わしてある。
上側のＹドライバーＩＣ９ａの出力はパネル列電極の奇
数列Ｙ1，Ｙ3，Ｙ5，……に接続され、下側Ｙドライバ
ーＩＣ９ｂの出力は、パネル列電極の偶数列Ｙ2，Ｙ4，
Ｙ6，……に接続されている。またＸドライバーＩＣ１
０は、カラー／液晶パネル８の左右に分けて配置されて
おり、左側のＸドライバーＩＣを１０ａ，右側のＸドラ
イバーＩＣを１０ｂと表わしてある。左側のＸドライバ
ーＩＣ１０ａの出力はパネルの行電極の奇数行Ｘ1，
Ｘ3，Ｘ5，……に接続され、右側のＸドライバーＩＣ１
０ｂの出力はパネルの行電極の偶数行Ｘ2，Ｘ4，Ｘ6，
……に接続されている。ＸドライバーＩＣをカラー／液
晶パネル８の左右に分けて配置したのちはインターレー
ス駆動を行うためである。すなわち、映像信号の第１フ
ィールド時には垂直同期の制御信号である第１フィール
ド垂直スタートパルスＳV1により左側ＸドライバーＩＣ
１０ａが動作し、カラー／液晶パネルの奇数行Ｘ1，
Ｘ3，Ｘ5，……が駆動される。映像信号の第２フィール
ド時には第２フィールド垂直スタートパルスＳV2により
右側ＸドライバーＩＣ１０ｂが動作し、カラー／液晶パ
ネルの偶数行Ｘ2，Ｘ4，Ｘ6，……が駆動される。つま
り、垂直スタートパルスにより１フィールドの映像信号
を画面に表示することを開始する。
数列Ｙ1，Ｙ3，Ｙ5，……に接続され、下側Ｙドライバ
ーＩＣ９ｂの出力は、パネル列電極の偶数列Ｙ2，Ｙ4，
Ｙ6，……に接続されている。またＸドライバーＩＣ１
０は、カラー／液晶パネル８の左右に分けて配置されて
おり、左側のＸドライバーＩＣを１０ａ，右側のＸドラ
イバーＩＣを１０ｂと表わしてある。左側のＸドライバ
ーＩＣ１０ａの出力はパネルの行電極の奇数行Ｘ1，
Ｘ3，Ｘ5，……に接続され、右側のＸドライバーＩＣ１
０ｂの出力はパネルの行電極の偶数行Ｘ2，Ｘ4，Ｘ6，
……に接続されている。ＸドライバーＩＣをカラー／液
晶パネル８の左右に分けて配置したのちはインターレー
ス駆動を行うためである。すなわち、映像信号の第１フ
ィールド時には垂直同期の制御信号である第１フィール
ド垂直スタートパルスＳV1により左側ＸドライバーＩＣ
１０ａが動作し、カラー／液晶パネルの奇数行Ｘ1，
Ｘ3，Ｘ5，……が駆動される。映像信号の第２フィール
ド時には第２フィールド垂直スタートパルスＳV2により
右側ＸドライバーＩＣ１０ｂが動作し、カラー／液晶パ
ネルの偶数行Ｘ2，Ｘ4，Ｘ6，……が駆動される。つま
り、垂直スタートパルスにより１フィールドの映像信号
を画面に表示することを開始する。
第７図に、インターレース駆動時において、第１フィー
ルド垂直スタートパルスＳV1と、第２フィールド垂直ス
タートパルスＳV2とを出力するフィールド判別回路の従
来例の構成を示す。第７図において１１〜１３はリセッ
ト付Ｄフリップフロップ（以下ＤＦＦと略す）、１４〜
１５はリセットなしＤＦＦ、１６，１７はインバータ、
１８，１９はアンド回路である。ＳＹＮＣ端子にはテレ
ビ映像信号から分離された複合同期信号が入力され、Ｃ
２５端子には１水平周期を１Ｈとすると、水平同期信号
開始位置より0.25Ｈ後に立上りエッヂを持つサンプリン
グパルスが入力される。またＣ７５端子には水平同期信
号開始位置より0.75Ｈ後に立上りエッヂを持つサンプリ
ングパルスが入力される。ＳV端子には垂直同期の制御
信号である１フィールド周期の垂直スタートパルスが入
力され、ＦＨ端子には水平周期のクロックパルス（デュ
ーティ５０％付近）が入力される。ＳＶ1端子には第１
フィールド垂直スタートパルス、ＳV2端子には第２フィ
ールド垂直スタートパルスが出力される。
ルド垂直スタートパルスＳV1と、第２フィールド垂直ス
タートパルスＳV2とを出力するフィールド判別回路の従
来例の構成を示す。第７図において１１〜１３はリセッ
ト付Ｄフリップフロップ（以下ＤＦＦと略す）、１４〜
１５はリセットなしＤＦＦ、１６，１７はインバータ、
１８，１９はアンド回路である。ＳＹＮＣ端子にはテレ
ビ映像信号から分離された複合同期信号が入力され、Ｃ
２５端子には１水平周期を１Ｈとすると、水平同期信号
開始位置より0.25Ｈ後に立上りエッヂを持つサンプリン
グパルスが入力される。またＣ７５端子には水平同期信
号開始位置より0.75Ｈ後に立上りエッヂを持つサンプリ
ングパルスが入力される。ＳV端子には垂直同期の制御
信号である１フィールド周期の垂直スタートパルスが入
力され、ＦＨ端子には水平周期のクロックパルス（デュ
ーティ５０％付近）が入力される。ＳＶ1端子には第１
フィールド垂直スタートパルス、ＳV2端子には第２フィ
ールド垂直スタートパルスが出力される。
以上のように構成された従来のフィールド判別回路につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
第８図，第９図は、第７図に示す従来のフィールド判別
回路の動作を説明するためのものであり、第８図は第１
フィールド時における動作を、第９図は第２フィールド
時における動作を説明するものである。まず第８図に基
づき映像信号の第１フィールドにおける動作について説
明する。
回路の動作を説明するためのものであり、第８図は第１
フィールド時における動作を、第９図は第２フィールド
時における動作を説明するものである。まず第８図に基
づき映像信号の第１フィールドにおける動作について説
明する。
ＶＳＹＮＣはテレビ映像信号より分離された複合同期信
号を示し、垂直同期部付近を記したものである（本例で
はＮＴＳＣ方式で説明を進める）。ＶＳＹＮＣの上側に
記入してある矢印は、水平同期信号の開始位置を示し数
字は水平同期信号の番号を示す。ここで、０Ｈ〜３Ｈが
等化パルス期間、３Ｈ〜６Ｈが垂直同期パルス期間、６
Ｈ〜９Ｈが等化パルス期間である。ＶＣ２５，ＶＣ７
５，ＶＳV，ＶＦＨの各々の信号は前述した第７図のＣ
２５端子，Ｃ７５端子，ＳV端子，ＦＨ端子にそれぞれ
入力される信号である。尚、ＶＳVは垂直同期の制御信
号であり、垂直同期信号を検出して約２０Ｈほど遅らせ
たパルス幅１Ｈのパルスである。Ｖ１１はＤＦＦ１１の
出力波形であり、ＤＦＦ１１のＤ入力にはＶＳＹＮＣ
が、クロックφにはＶＣ２５がそれぞれ入力されてい
る。従ってＶ11の波形は、3.25Hで立上り6.25Hで立下が
るパルスとなる。Ｖ１２はＤＦＦ１２の出力波形であ
り、ＤＦＦ１２のＤ入力にはＶＳＹＮＣが、クロックφ
にはＶＣ７５がそれぞれ入力されている。従ってＶ１２
の波形は3.75Hで立上り、6.75Hで立下がるパルスとな
る。Ｖ１３はＤＦＦ１３の出力波形であり、ＤＦＦ１３
のＤ入力にはＶ１１，クロックφにはＶ１２がそれぞれ
入力されている。従ってＶ１３の波形は3.75Hで立上
り、後述するインバータ１６の出力波形Ｖ１６の立下り
で立下がる波形となる。Ｖ１６はＶＳV波形をＤＦＦ１
４，ＤＦＦ１５でＶＦＨの立上り２本分だけ遅らせイン
バートした波形となり、Ｖ１６がローレベルとなると、
ＤＦＦ１１〜ＤＦＦ１３がリセットされる。以上より、
第１フィールドのとき、Ｖ１３がハイレベルとなり、垂
直スタートパルスＶＳVはアンド回路１８を介してＳV1
端子に取り出され、ＳV2端子には現われない。
号を示し、垂直同期部付近を記したものである（本例で
はＮＴＳＣ方式で説明を進める）。ＶＳＹＮＣの上側に
記入してある矢印は、水平同期信号の開始位置を示し数
字は水平同期信号の番号を示す。ここで、０Ｈ〜３Ｈが
等化パルス期間、３Ｈ〜６Ｈが垂直同期パルス期間、６
Ｈ〜９Ｈが等化パルス期間である。ＶＣ２５，ＶＣ７
５，ＶＳV，ＶＦＨの各々の信号は前述した第７図のＣ
２５端子，Ｃ７５端子，ＳV端子，ＦＨ端子にそれぞれ
入力される信号である。尚、ＶＳVは垂直同期の制御信
号であり、垂直同期信号を検出して約２０Ｈほど遅らせ
たパルス幅１Ｈのパルスである。Ｖ１１はＤＦＦ１１の
出力波形であり、ＤＦＦ１１のＤ入力にはＶＳＹＮＣ
が、クロックφにはＶＣ２５がそれぞれ入力されてい
る。従ってＶ11の波形は、3.25Hで立上り6.25Hで立下が
るパルスとなる。Ｖ１２はＤＦＦ１２の出力波形であ
り、ＤＦＦ１２のＤ入力にはＶＳＹＮＣが、クロックφ
にはＶＣ７５がそれぞれ入力されている。従ってＶ１２
の波形は3.75Hで立上り、6.75Hで立下がるパルスとな
る。Ｖ１３はＤＦＦ１３の出力波形であり、ＤＦＦ１３
のＤ入力にはＶ１１，クロックφにはＶ１２がそれぞれ
入力されている。従ってＶ１３の波形は3.75Hで立上
り、後述するインバータ１６の出力波形Ｖ１６の立下り
で立下がる波形となる。Ｖ１６はＶＳV波形をＤＦＦ１
４，ＤＦＦ１５でＶＦＨの立上り２本分だけ遅らせイン
バートした波形となり、Ｖ１６がローレベルとなると、
ＤＦＦ１１〜ＤＦＦ１３がリセットされる。以上より、
第１フィールドのとき、Ｖ１３がハイレベルとなり、垂
直スタートパルスＶＳVはアンド回路１８を介してＳV1
端子に取り出され、ＳV2端子には現われない。
次に第９図に基づき映像信号の第２フィールドにおける
動作について説明する。ＶＳＹＮＣは垂直同期部付近の
複合同期信号を示したものであり、262.5H〜265.5Hが等
化パルス期間、265.5H〜268.5Hが垂直同期パルス期間、
268.5H〜271Hが等化パルス期間である。第１フィールド
のときと同じ考え方により、動作を確認する。Ｖ１１は
266.25Hで立上り、269.25Hで立下がるパルスとなる。Ｖ
１２は265.75Hで立上り、268.75Hで立下るパルスとな
る。Ｖ１２の立上り時にＶ１１はローレベルであるから
Ｖ１３はローレベルを保ち続ける。以上より、第２フィ
ールドのとき、Ｖ１３がローレベルであるから、垂直ス
タートパルスＶＳVは、アンド回路１９を介してＳV2端
子に取り出され、ＳV1端子には現われない。
動作について説明する。ＶＳＹＮＣは垂直同期部付近の
複合同期信号を示したものであり、262.5H〜265.5Hが等
化パルス期間、265.5H〜268.5Hが垂直同期パルス期間、
268.5H〜271Hが等化パルス期間である。第１フィールド
のときと同じ考え方により、動作を確認する。Ｖ１１は
266.25Hで立上り、269.25Hで立下がるパルスとなる。Ｖ
１２は265.75Hで立上り、268.75Hで立下るパルスとな
る。Ｖ１２の立上り時にＶ１１はローレベルであるから
Ｖ１３はローレベルを保ち続ける。以上より、第２フィ
ールドのとき、Ｖ１３がローレベルであるから、垂直ス
タートパルスＶＳVは、アンド回路１９を介してＳV2端
子に取り出され、ＳV1端子には現われない。
従来のフィールド判別回路は、上述した動作により、垂
直スタートパルスＶＳVを、第１フィールドのときはＳ
V1端子に、第２フィールドのときはＳV2端子に振り分け
て出力し、液晶パネルのインターレース駆動を行ってい
た。
直スタートパルスＶＳVを、第１フィールドのときはＳ
V1端子に、第２フィールドのときはＳV2端子に振り分け
て出力し、液晶パネルのインターレース駆動を行ってい
た。
発明が解決しようとする問題点 しかしながら上記のような構成では、弱電界のテレビ信
号受信時などにおける欠損した複合同期信号が生じた場
合、及びＶＴＲ特殊再生（早送り，静止画など）におけ
る不正規な垂直同期信号ひいては不正規な複合同期信号
が入力された場合には、垂直スタートパルスＶＢVをＳ
V1端子，ＳV2端子に振り分けることができなくなるとい
う問題点を有していた。
号受信時などにおける欠損した複合同期信号が生じた場
合、及びＶＴＲ特殊再生（早送り，静止画など）におけ
る不正規な垂直同期信号ひいては不正規な複合同期信号
が入力された場合には、垂直スタートパルスＶＢVをＳ
V1端子，ＳV2端子に振り分けることができなくなるとい
う問題点を有していた。
例えば、第１０図ａに示すように、弱電界時にはＶＳＹ
ＮＣが欠損してローレベルで一定となり、垂直スタート
パルスは常にＳV2側だけに出力され続けることになる。
また第１０図ｂに示すように、ＶＴＲ特殊再生時には垂
直周期が不正規になるとともに、垂直同期信号の等化パ
ルス、及び切込みパルスがつぶれてしまうため、垂直同
期パルスとＣＡ２５，ＣＡ７５との関係が不定となり、
垂直スタートパルスＶＳVがＳV1側、ＳV2側のどちらに
振り分けられるかわからなくなってしまっていた。
ＮＣが欠損してローレベルで一定となり、垂直スタート
パルスは常にＳV2側だけに出力され続けることになる。
また第１０図ｂに示すように、ＶＴＲ特殊再生時には垂
直周期が不正規になるとともに、垂直同期信号の等化パ
ルス、及び切込みパルスがつぶれてしまうため、垂直同
期パルスとＣＡ２５，ＣＡ７５との関係が不定となり、
垂直スタートパルスＶＳVがＳV1側、ＳV2側のどちらに
振り分けられるかわからなくなってしまっていた。
本発明は上記問題点に鑑み、正規の映像信号入力に対し
ては従来と同一のフィールド判別動作を行い、弱電界時
において複合同期信号の欠損が生じた場合、及びＶＴＲ
特殊再生時において不正規な垂直同期信号が入力された
場合にも、垂直スタートパルスをＳV1端子，ＳV2端子に
１フィールド毎に交互に振り分けることのできるフィー
ルド判別回路を提供するものである。
ては従来と同一のフィールド判別動作を行い、弱電界時
において複合同期信号の欠損が生じた場合、及びＶＴＲ
特殊再生時において不正規な垂直同期信号が入力された
場合にも、垂直スタートパルスをＳV1端子，ＳV2端子に
１フィールド毎に交互に振り分けることのできるフィー
ルド判別回路を提供するものである。
問題点を解決するための手段 上記問題点を解決するために本発明のフィールド判別回
路は、垂直同期信号を一定時間遅延して得られる垂直同
期の制御信号を一定時間遅延する遅延手段と、水平同期
信号の開始から水平周期の０％と５０％との間の期間で
複合同期信号若しくは欠損した複合同期信号をサンプリ
ングして複合同期信号が入力されている場合に第１の信
号を出力しかつ複合同期信号が入力されていない場合若
しくは欠損した複合同期信号が入力されている場合に第
２の信号を出力するとともに前記遅延手段の出力信号が
入力された場合は常時２の信号を出力する第１のレベル
検出手段と、水平同期信号の開始から水平周期の５０％
と１００％との間の期間で複合同期信号若しくは欠損し
た複合同期信号をサンプリングして複合同期信号が入力
されている場合に第１の信号を出力しかつ複合同期信号
が入力されていない場合若しくは欠損した複合同期信号
が入力されている場合に第２の信号を出力するとともに
前記遅延手段の出力信号が入力された場合は常時第２の
信号を出力する第２のレベル検出手段と、前記第２のレ
ベル検出手段の第１の信号により前記第１のレベル検出
手段の出力信号をサンプリングして前記第１のレベル検
出手段の第１の信号が入力されている場合に第２の信号
を出力しかつ前記第１のレベル検出手段の第２の信号が
入力されている場合に第１の信号を出力するフィールド
判別手段と、このフィールド判別手段の第１の信号と不
規則な同期信号を示す信号との少なくとも一方の信号が
入力された場合に第１の信号を出力するとともに第１の
信号を出力しない場合は第２の信号を出力する選択手段
と、前記選択手段の第１の信号が入力されている間に前
記遅延手段の出力信号が入力されるごとに第１のスイッ
チと第２のスイッチとを交互に開閉しかつ前記選択手段
の第２の信号が入力された場合に前記遅延手段の出力信
号にかかわらず第１のスイッチを開き第２のスイッチを
閉じるフィールド区分手段とを有し、かつ前記第１のス
イッチおよび第２のスイッチに垂直同期の制御信号が入
力し、同期信号の欠損した複合同期信号および不正規な
複合同期信号が入力されたときに前記第１のスイッチお
よび第２のスイッチを開閉して１フィールド毎にフィー
ルド切換を行う構成としたものである。
路は、垂直同期信号を一定時間遅延して得られる垂直同
期の制御信号を一定時間遅延する遅延手段と、水平同期
信号の開始から水平周期の０％と５０％との間の期間で
複合同期信号若しくは欠損した複合同期信号をサンプリ
ングして複合同期信号が入力されている場合に第１の信
号を出力しかつ複合同期信号が入力されていない場合若
しくは欠損した複合同期信号が入力されている場合に第
２の信号を出力するとともに前記遅延手段の出力信号が
入力された場合は常時２の信号を出力する第１のレベル
検出手段と、水平同期信号の開始から水平周期の５０％
と１００％との間の期間で複合同期信号若しくは欠損し
た複合同期信号をサンプリングして複合同期信号が入力
されている場合に第１の信号を出力しかつ複合同期信号
が入力されていない場合若しくは欠損した複合同期信号
が入力されている場合に第２の信号を出力するとともに
前記遅延手段の出力信号が入力された場合は常時第２の
信号を出力する第２のレベル検出手段と、前記第２のレ
ベル検出手段の第１の信号により前記第１のレベル検出
手段の出力信号をサンプリングして前記第１のレベル検
出手段の第１の信号が入力されている場合に第２の信号
を出力しかつ前記第１のレベル検出手段の第２の信号が
入力されている場合に第１の信号を出力するフィールド
判別手段と、このフィールド判別手段の第１の信号と不
規則な同期信号を示す信号との少なくとも一方の信号が
入力された場合に第１の信号を出力するとともに第１の
信号を出力しない場合は第２の信号を出力する選択手段
と、前記選択手段の第１の信号が入力されている間に前
記遅延手段の出力信号が入力されるごとに第１のスイッ
チと第２のスイッチとを交互に開閉しかつ前記選択手段
の第２の信号が入力された場合に前記遅延手段の出力信
号にかかわらず第１のスイッチを開き第２のスイッチを
閉じるフィールド区分手段とを有し、かつ前記第１のス
イッチおよび第２のスイッチに垂直同期の制御信号が入
力し、同期信号の欠損した複合同期信号および不正規な
複合同期信号が入力されたときに前記第１のスイッチお
よび第２のスイッチを開閉して１フィールド毎にフィー
ルド切換を行う構成としたものである。
作用 上記構成によって、正規の映像信号入力、すなわち正規
の複合同期信号に対しては、第１のレベル検出手段と第
２のレベル検出手段の出力変化順序によって、フィール
ド判別手段が正確にフィールド判別を行い、また欠損し
た複合同期信号及びＶＴＲ特殊再生時などのように不正
規な複合同期信号が入力された場合には自動的にフィー
ルド区分手段が１フィールド毎にフィールド切換を行う
ことにより、液晶パネルに対し常に安定したインターレ
ース駆動用の信号を供給することができるものである。
の複合同期信号に対しては、第１のレベル検出手段と第
２のレベル検出手段の出力変化順序によって、フィール
ド判別手段が正確にフィールド判別を行い、また欠損し
た複合同期信号及びＶＴＲ特殊再生時などのように不正
規な複合同期信号が入力された場合には自動的にフィー
ルド区分手段が１フィールド毎にフィールド切換を行う
ことにより、液晶パネルに対し常に安定したインターレ
ース駆動用の信号を供給することができるものである。
実施例 以下本発明の一実施例のフィールド判別回路について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の一実施例におけるフィールド判別回路
の構成を示すものである。第１図において１１〜１９は
第７図に示す従来例のものと同じである。１１〜１３は
リセット付ＤＦＦで、１４，１５はリセットなしＤＦ
Ｆ、１６はインバータ、１８，１９はアンド回路であ
る。２０はインバータ、２１はオア回路、２２はセット
付Ｔフリップフロップ（以下、ＴＦＦと略す）である。
ここでＤＦＦ１１は第１のレベル検出手段２４を構成
し、ＤＦＦ１２は第２のレベル検出手段２５を構成し、
ＤＦＦ１３および、インバータ２０によりフィールド判
別手段２６を構成し、ＤＦＦ１４，ＤＦＦ１５およびイ
ンバータ１６により遅延手段２３を構成している。さら
に、オア回路２２は選択手段２７を構成し、ＴＦＦ２
０、アンド回路１８，１９によりフィールド区分手段２
８を構成する。
の構成を示すものである。第１図において１１〜１９は
第７図に示す従来例のものと同じである。１１〜１３は
リセット付ＤＦＦで、１４，１５はリセットなしＤＦ
Ｆ、１６はインバータ、１８，１９はアンド回路であ
る。２０はインバータ、２１はオア回路、２２はセット
付Ｔフリップフロップ（以下、ＴＦＦと略す）である。
ここでＤＦＦ１１は第１のレベル検出手段２４を構成
し、ＤＦＦ１２は第２のレベル検出手段２５を構成し、
ＤＦＦ１３および、インバータ２０によりフィールド判
別手段２６を構成し、ＤＦＦ１４，ＤＦＦ１５およびイ
ンバータ１６により遅延手段２３を構成している。さら
に、オア回路２２は選択手段２７を構成し、ＴＦＦ２
０、アンド回路１８，１９によりフィールド区分手段２
８を構成する。
一方、ＳＹＮＣ端子には複合同期信号が入力され、Ｃ２
５端子には水平同期信号開始位置より0.25H後に立上り
エッヂを持つサンプリングパルスが入力される。またＣ
７５端子には水平同期信号開始位置より0.75H後に立上
りエッヂを持つサンプリングパルスが入力される。ＳV
端子には垂直同期の制御信号である１フィールド周期の
垂直スタートパルスが入力され、ＦＨには水平周期のク
ロックパルス（デューティ５０％付近）が入力される。
本実施例では新たに不正規な複合同期信号であることを
示す信号が入力されるＶＴＲ端子を設け、通常映像信号
入力時にはこのＶＴＲ端子を信号を出力していない状態
であるローレベルとし、ＶＴＲ特殊再生時につまり、不
正規な複合同期信号がＳＹＮＣ端子から入力されるとき
に、信号を出力した状態であるハイレベルとなるように
制御する。ＳV1端子は第１フィールド垂直スタートパル
スが、ＳV2端子には第２フィールド垂直スタートパルス
が出力される。
５端子には水平同期信号開始位置より0.25H後に立上り
エッヂを持つサンプリングパルスが入力される。またＣ
７５端子には水平同期信号開始位置より0.75H後に立上
りエッヂを持つサンプリングパルスが入力される。ＳV
端子には垂直同期の制御信号である１フィールド周期の
垂直スタートパルスが入力され、ＦＨには水平周期のク
ロックパルス（デューティ５０％付近）が入力される。
本実施例では新たに不正規な複合同期信号であることを
示す信号が入力されるＶＴＲ端子を設け、通常映像信号
入力時にはこのＶＴＲ端子を信号を出力していない状態
であるローレベルとし、ＶＴＲ特殊再生時につまり、不
正規な複合同期信号がＳＹＮＣ端子から入力されるとき
に、信号を出力した状態であるハイレベルとなるように
制御する。ＳV1端子は第１フィールド垂直スタートパル
スが、ＳV2端子には第２フィールド垂直スタートパルス
が出力される。
またリセット付ＤＦＦのリセット端子に信号が入力され
た状態、つまりローレベルになるとローレベルになる以
前の状態にかかわらずＤＦＦの出力Ｑはローレベルとな
る。
た状態、つまりローレベルになるとローレベルになる以
前の状態にかかわらずＤＦＦの出力Ｑはローレベルとな
る。
さらにＴＦＦのＳ端子がローレベルとなると、ＴＦＦの
出力Ｑはハイレベルに出力はローレベルとなり、Ｔ端
子の信号が入力された状態、つまり、ローレベルになっ
ても出力Ｑ，は変化しない。
出力Ｑはハイレベルに出力はローレベルとなり、Ｔ端
子の信号が入力された状態、つまり、ローレベルになっ
ても出力Ｑ，は変化しない。
ＴＦＦのＳ端子がハイレベルとなると、ＴＦＦの出力
Ｑ，は以前の状態を維持し、Ｔ端子の信号の入力され
た状態、つまりローレベルになると、出力Ｑ，を反転
する。
Ｑ，は以前の状態を維持し、Ｔ端子の信号の入力され
た状態、つまりローレベルになると、出力Ｑ，を反転
する。
以上のように構成されたフィールド判別回路について、
以下第１図，第２図，第３図，第４図を用いてその動作
を説明する。なお、第１の信号をハイレベル、第２の信
号をローレベルとする。
以下第１図，第２図，第３図，第４図を用いてその動作
を説明する。なお、第１の信号をハイレベル、第２の信
号をローレベルとする。
第２図は正規な映像信号すなわち正規な複合同期信号が
入力されたときの第１フィールド時における本実施例に
よるフィールド判別回路の動作を説明するためのもので
ある。第２図において、ＶＳＹＮＣは第１図のＳＹＮＣ
端子に加えられるテレビ映像信号より分離された複合同
期信号であり、ＶＣ２５，ＶＣ７５，ＶＳV，ＶＦＨ，
ＶＶＴＲは、それぞれ第１図のＣ２５端子，Ｃ７５端
子，ＳV端子，ＦＨ端子，ＶＴＲ端子に加えられる信号
である。正規の映像信号であるため不正規な複合同期信
号であることを示す信号であるＶＶＴＲは出力されてい
ない。Ｖ１１は第１のレベル検出手段２４としてのＤＦ
Ｆ１１の出力波形であり、ＤＦＦ１１のＤ入力にはＶＳ
ＹＮＣが、クロックφにはＶＣ２５がそれぞれ入力され
ている。従ってＶ１１の波形は、3.25Hで立上り、6.25H
で立上がるパルスとなり、この期間第１のレベル検出手
段２４であるＤＦＦ１１はハイレベルとなる。Ｖ１２は
第２のレベル検出手段２５としてのＤＦＦ１２の出力波
形であり、ＤＦＦ１２のＤ入力にはＶＳＹＮＣが、クロ
ックφにはＶＣ７５がそれぞれ入力されている。従って
Ｖ１２の波形は3.75Hで立上り、6.75Hで立下るパルスと
なり、この期間第２のレベル検出手段２５であるＤＦＦ
１２はハイレベルとなる。Ｖ２１は選択手段２７である
オア回路２１の出力波形であり、不正規な同期信号を示
す信号であるＶＶＴＲが出力されていないから、フィー
ルド判別手段２６の出力信号Ｖ２１はＤＦＦ１３の出力
波形Ｖ１３をインバートしたものとなる。すなわち3.75
Hで立下り、後述するインバータ１６の出力波形Ｖ１６
の立下りで立上る波形となり、この期間ローレベルとな
る。Ｖ１６はＶＳV波形を遅延手段２３としてのＤＦＦ
１４，ＤＦＦ１５でＶＦＨの立上り２本分だけ遅らせイ
ンバートした波形となり、遅延手段２３の出力Ｖ１６が
出力された場合ＤＦＦ１１〜ＤＦＦ１３がリセットされ
Ｖ１１，Ｖ１２，Ｖ１３がローレベルとなる。選択手段
２３の出力信号Ｖ２１がハイレベルであると遅延手段２
３の出力Ｖ１６の立上りエッヂでＴＦＦ２２出力が反転
つまりハイレベルがローレベルにローレベルがハイレベ
ルとなる。以上より第１フィールドのとき、垂直同期の
制御信号である垂直スタートパルスＶＳVの出力される
タイミングでオア回路２１の出力Ｖ２１がローレベルと
なりＴＦＦ２２がセットされ、Ｑはハイレベル、はロ
ーレベルとなる。以上により、第１フィールドのとき、
垂直同期の制御信号である垂直スタートパルスＶＳVは
第１のスイッチであるアンド回路１８を介して第１の端
子であるＳV1端子に取り出され、第２の端子であるＳV2
端子には現われない。よって第１フィールド時にはフィ
ールド判別回路は第１の端子に垂直同期の制御信号を出
力する。
入力されたときの第１フィールド時における本実施例に
よるフィールド判別回路の動作を説明するためのもので
ある。第２図において、ＶＳＹＮＣは第１図のＳＹＮＣ
端子に加えられるテレビ映像信号より分離された複合同
期信号であり、ＶＣ２５，ＶＣ７５，ＶＳV，ＶＦＨ，
ＶＶＴＲは、それぞれ第１図のＣ２５端子，Ｃ７５端
子，ＳV端子，ＦＨ端子，ＶＴＲ端子に加えられる信号
である。正規の映像信号であるため不正規な複合同期信
号であることを示す信号であるＶＶＴＲは出力されてい
ない。Ｖ１１は第１のレベル検出手段２４としてのＤＦ
Ｆ１１の出力波形であり、ＤＦＦ１１のＤ入力にはＶＳ
ＹＮＣが、クロックφにはＶＣ２５がそれぞれ入力され
ている。従ってＶ１１の波形は、3.25Hで立上り、6.25H
で立上がるパルスとなり、この期間第１のレベル検出手
段２４であるＤＦＦ１１はハイレベルとなる。Ｖ１２は
第２のレベル検出手段２５としてのＤＦＦ１２の出力波
形であり、ＤＦＦ１２のＤ入力にはＶＳＹＮＣが、クロ
ックφにはＶＣ７５がそれぞれ入力されている。従って
Ｖ１２の波形は3.75Hで立上り、6.75Hで立下るパルスと
なり、この期間第２のレベル検出手段２５であるＤＦＦ
１２はハイレベルとなる。Ｖ２１は選択手段２７である
オア回路２１の出力波形であり、不正規な同期信号を示
す信号であるＶＶＴＲが出力されていないから、フィー
ルド判別手段２６の出力信号Ｖ２１はＤＦＦ１３の出力
波形Ｖ１３をインバートしたものとなる。すなわち3.75
Hで立下り、後述するインバータ１６の出力波形Ｖ１６
の立下りで立上る波形となり、この期間ローレベルとな
る。Ｖ１６はＶＳV波形を遅延手段２３としてのＤＦＦ
１４，ＤＦＦ１５でＶＦＨの立上り２本分だけ遅らせイ
ンバートした波形となり、遅延手段２３の出力Ｖ１６が
出力された場合ＤＦＦ１１〜ＤＦＦ１３がリセットされ
Ｖ１１，Ｖ１２，Ｖ１３がローレベルとなる。選択手段
２３の出力信号Ｖ２１がハイレベルであると遅延手段２
３の出力Ｖ１６の立上りエッヂでＴＦＦ２２出力が反転
つまりハイレベルがローレベルにローレベルがハイレベ
ルとなる。以上より第１フィールドのとき、垂直同期の
制御信号である垂直スタートパルスＶＳVの出力される
タイミングでオア回路２１の出力Ｖ２１がローレベルと
なりＴＦＦ２２がセットされ、Ｑはハイレベル、はロ
ーレベルとなる。以上により、第１フィールドのとき、
垂直同期の制御信号である垂直スタートパルスＶＳVは
第１のスイッチであるアンド回路１８を介して第１の端
子であるＳV1端子に取り出され、第２の端子であるＳV2
端子には現われない。よって第１フィールド時にはフィ
ールド判別回路は第１の端子に垂直同期の制御信号を出
力する。
次に第３図に基づき映像信号の第２フィールドにおける
正規な映像信号入力した場合の動作について説明する。
Ｖ１１は266.25Hで立上り、269.25Hで立下るパルスとな
り、この期間第１のレベル検出手段２４であるＤＦＦ１
１はハイレベルとなる。Ｖ１２は265.75Hで立上り、26
8.75Hで立下るパルスとなり、この期間第２のレベル手
段２５であるＤＦＦ１２はハイレベルとなる。Ｖ１２立
上り時にＶ１１はローレベルであるからＶ１３はローレ
ベルを保ち続ける。従って垂直スタートパルスＶＳVの
出力されるタイミングでオア回路２１の出力信号Ｖ２１
がハイレベルとなりＴＦＦ２２はセットされない。ここ
で第１フィールド時に垂直同期の制御信号である垂直ス
タートパルスＶＳVがＳＶ1端子に出力された後ＶＦＨの
２信号分の期間の後、遅延回路２３の出力信号Ｖ１６を
出力した状態であるローレベルとなりＤＦＦ１１，ＤＦ
Ｆ１２，ＤＦＦ１３のＲ端子およびＴＦＦのＴ端子はロ
ーレベルとなる。
正規な映像信号入力した場合の動作について説明する。
Ｖ１１は266.25Hで立上り、269.25Hで立下るパルスとな
り、この期間第１のレベル検出手段２４であるＤＦＦ１
１はハイレベルとなる。Ｖ１２は265.75Hで立上り、26
8.75Hで立下るパルスとなり、この期間第２のレベル手
段２５であるＤＦＦ１２はハイレベルとなる。Ｖ１２立
上り時にＶ１１はローレベルであるからＶ１３はローレ
ベルを保ち続ける。従って垂直スタートパルスＶＳVの
出力されるタイミングでオア回路２１の出力信号Ｖ２１
がハイレベルとなりＴＦＦ２２はセットされない。ここ
で第１フィールド時に垂直同期の制御信号である垂直ス
タートパルスＶＳVがＳＶ1端子に出力された後ＶＦＨの
２信号分の期間の後、遅延回路２３の出力信号Ｖ１６を
出力した状態であるローレベルとなりＤＦＦ１１，ＤＦ
Ｆ１２，ＤＦＦ１３のＲ端子およびＴＦＦのＴ端子はロ
ーレベルとなる。
このときＤＦＦ１１，ＤＦＦ１２の出力Ｖ１１，Ｖ１２
は各々ローレベルとなり、ＤＦＦ１３の出力Ｖ１３もロ
ーレベルとなる。
は各々ローレベルとなり、ＤＦＦ１３の出力Ｖ１３もロ
ーレベルとなる。
よってオア回路２１はハイレベルとなるので、ＴＦＦ２
２のＴ端子がローレベルとなったとき出力Ｑ，を反転
している。これゆえに、第１フィールド時のＶ１６立上
りで反転したままの状態、すなわちＴＦＦ２２のＱはロ
ーレベル、はハイレベルを維持する。以上より、第２
フィールドのとき、垂直スタートパルスＶＳVは第２の
スイッチであるアンド回路１９を介して第２の端子であ
るＳV2端子に取り出され、第１の端子であるＳV1端子に
は現われない。よって第２フィールド時にはフィールド
判別回路は第２の端子に垂直同期の制御信号を出力す
る。
２のＴ端子がローレベルとなったとき出力Ｑ，を反転
している。これゆえに、第１フィールド時のＶ１６立上
りで反転したままの状態、すなわちＴＦＦ２２のＱはロ
ーレベル、はハイレベルを維持する。以上より、第２
フィールドのとき、垂直スタートパルスＶＳVは第２の
スイッチであるアンド回路１９を介して第２の端子であ
るＳV2端子に取り出され、第１の端子であるＳV1端子に
は現われない。よって第２フィールド時にはフィールド
判別回路は第２の端子に垂直同期の制御信号を出力す
る。
第４図(a)は欠損した同期信号が入力された場合の動作
を説明するものであり、複合同期信号ＶＳＹＮＣは入力
されていない状態となっている。垂直同期の制御信号で
ある垂直スタートパルスＶＳVは１フィールドごとにＳV
端子に入力される。VTR特殊再生時ではないのでＶＶＴ
Ｒは信号が入力されていない状態となる。ＶＳＹＮＣは
入力されていないからＤＦＦ１３の出力Ｖ１３はローレ
ベル、インバータ２０の出力Ｖ２０はハイレベルとな
り、オア回路２１の出力つまりフィールド判別手段２６
の出力Ｖ２１はハイレベルとなる。従ってＴＦＦ２２の
出力Ｖ２２Ｑは垂直同期の制御信号であるインバータ１
６の出力Ｖ１６の立上りエッヂごとに反転し、ハイレベ
ル，ローレベルをくり返す。Ｖ２２Ｑがハイレベルのと
き垂直スタートパルスＶＳVは第１のスイッチであるア
ンド回路１８を介して第１の端子であるＳV1端子に取り
出され、Ｖ２２Ｑがローレベルのとき垂直スタートパル
スＶＳVは第２のスイッチであるアンド回路１９を介し
て第２の端子であるＳV2端子に取り出される。よってフ
ィールド判別回路は第１の端子と第２の端子に交互に垂
直同期の制御信号を出力する。
を説明するものであり、複合同期信号ＶＳＹＮＣは入力
されていない状態となっている。垂直同期の制御信号で
ある垂直スタートパルスＶＳVは１フィールドごとにＳV
端子に入力される。VTR特殊再生時ではないのでＶＶＴ
Ｒは信号が入力されていない状態となる。ＶＳＹＮＣは
入力されていないからＤＦＦ１３の出力Ｖ１３はローレ
ベル、インバータ２０の出力Ｖ２０はハイレベルとな
り、オア回路２１の出力つまりフィールド判別手段２６
の出力Ｖ２１はハイレベルとなる。従ってＴＦＦ２２の
出力Ｖ２２Ｑは垂直同期の制御信号であるインバータ１
６の出力Ｖ１６の立上りエッヂごとに反転し、ハイレベ
ル，ローレベルをくり返す。Ｖ２２Ｑがハイレベルのと
き垂直スタートパルスＶＳVは第１のスイッチであるア
ンド回路１８を介して第１の端子であるＳV1端子に取り
出され、Ｖ２２Ｑがローレベルのとき垂直スタートパル
スＶＳVは第２のスイッチであるアンド回路１９を介し
て第２の端子であるＳV2端子に取り出される。よってフ
ィールド判別回路は第１の端子と第２の端子に交互に垂
直同期の制御信号を出力する。
第４図(b)は、ＶＴＲ特殊再生時における不正規な映像
信号ひいては不正規な複合同期信号が入力された場合の
動作を説明するものであり、複合同期信号ＶＳＹＮＣ
は、サンプリングパルスＣＡ２５，ＣＡ７５に対してど
のようなタイミングとなるか決まらない不安の状態にな
る。垂直同期の制御信号である垂直スタートパルスＶＳ
Vは１フィールドごとにＳV端子に入力され、不正規な複
合同期信号であることを示す信号ＶＶＴＲはハイレベル
となる。よってオア回路２１の出力Ｖ２１はフィールド
判別手段２６であるインバータ２０の出力状態にかかわ
らずハイレベルとなる。従って、ＴＦＦ２２の出力Ｖ２
２Ｑはインバータ１６の出力Ｖ１６の立上りエッヂごと
に反転し、ハイレベル，ローレベルをくり返す。Ｖ２２
Ｑがハイレベルのとき垂直スタートパルスＶＳVは第１
のスイッチであるアンド回路１８を介してＳV1端子に取
り出され、Ｖ２２Ｑがローレベルのとき垂直スタートパ
ルスＶＳVは第２のスイッチであるアンド回路１９を介
してＳV2端子に取り出される。よってフィールド判別回
路は、第１の端子と第２の端子に交互に垂直同期の制御
信号を出力する。
信号ひいては不正規な複合同期信号が入力された場合の
動作を説明するものであり、複合同期信号ＶＳＹＮＣ
は、サンプリングパルスＣＡ２５，ＣＡ７５に対してど
のようなタイミングとなるか決まらない不安の状態にな
る。垂直同期の制御信号である垂直スタートパルスＶＳ
Vは１フィールドごとにＳV端子に入力され、不正規な複
合同期信号であることを示す信号ＶＶＴＲはハイレベル
となる。よってオア回路２１の出力Ｖ２１はフィールド
判別手段２６であるインバータ２０の出力状態にかかわ
らずハイレベルとなる。従って、ＴＦＦ２２の出力Ｖ２
２Ｑはインバータ１６の出力Ｖ１６の立上りエッヂごと
に反転し、ハイレベル，ローレベルをくり返す。Ｖ２２
Ｑがハイレベルのとき垂直スタートパルスＶＳVは第１
のスイッチであるアンド回路１８を介してＳV1端子に取
り出され、Ｖ２２Ｑがローレベルのとき垂直スタートパ
ルスＶＳVは第２のスイッチであるアンド回路１９を介
してＳV2端子に取り出される。よってフィールド判別回
路は、第１の端子と第２の端子に交互に垂直同期の制御
信号を出力する。
以上のように本実施例によれば、複合同期信号に対し
て、水平同期信号の開始から水平周期の０％と５０％の
間の期間でサンプリングする第１のレベル検出手段と、
水平同期信号の開始から水平周期の５０％と１００％の
間の期間でサンプリングする第２のレベル検出手段と、
この第１，第２のレベル検出手段の出力変化の順序によ
ってフィールド判別を行うフィールド判別手段と、複合
同期信号として欠損した複合同期信号および不正規な複
合同期信号が入力されたときは垂直同期の制御信号でフ
ィールドを区分するフィールド区分手段を設けることに
より、正規の映像信号入力に対しては正確にフィールド
判別を行い、また同期信号の欠損およびＶＴＲの特殊再
生時などのように不正規な複合同期信号の入力に対して
は自動的に１フィールド毎にフィールド切換を行い、液
晶パネルに対し常に安定したインターレース駆動用の信
号を提供することができる。
て、水平同期信号の開始から水平周期の０％と５０％の
間の期間でサンプリングする第１のレベル検出手段と、
水平同期信号の開始から水平周期の５０％と１００％の
間の期間でサンプリングする第２のレベル検出手段と、
この第１，第２のレベル検出手段の出力変化の順序によ
ってフィールド判別を行うフィールド判別手段と、複合
同期信号として欠損した複合同期信号および不正規な複
合同期信号が入力されたときは垂直同期の制御信号でフ
ィールドを区分するフィールド区分手段を設けることに
より、正規の映像信号入力に対しては正確にフィールド
判別を行い、また同期信号の欠損およびＶＴＲの特殊再
生時などのように不正規な複合同期信号の入力に対して
は自動的に１フィールド毎にフィールド切換を行い、液
晶パネルに対し常に安定したインターレース駆動用の信
号を提供することができる。
発明の効果 以上のように本発明は、同期信号に対して、水平同期信
号の開始から水平周期の０％と５０％の間の期間でサン
プリングする第１のレベル検出回路と、水平同期信号の
開始から水平周期の５０％と１００％の間の期間でサン
プリングする第２のレベル検出回路の出力順序によって
フィールド判別を行うとともに、欠損した複合同期信号
および不正規な複合同期信号が入力されたときは自動的
に１フィールド毎にフィールド切換を行う第３のレベル
検出回路を設けることにより、正規の映像信号入力に対
しては正確にフィールド判別を行い、不正規な複合同期
信号および欠損した複合同期信号が入力した場合は自動
的に１フィールド毎にフィールド切換を行い、液晶パネ
ルに対し常に安定したインターレース駆動用の垂直スタ
ートパルスを供給することができる。
号の開始から水平周期の０％と５０％の間の期間でサン
プリングする第１のレベル検出回路と、水平同期信号の
開始から水平周期の５０％と１００％の間の期間でサン
プリングする第２のレベル検出回路の出力順序によって
フィールド判別を行うとともに、欠損した複合同期信号
および不正規な複合同期信号が入力されたときは自動的
に１フィールド毎にフィールド切換を行う第３のレベル
検出回路を設けることにより、正規の映像信号入力に対
しては正確にフィールド判別を行い、不正規な複合同期
信号および欠損した複合同期信号が入力した場合は自動
的に１フィールド毎にフィールド切換を行い、液晶パネ
ルに対し常に安定したインターレース駆動用の垂直スタ
ートパルスを供給することができる。
第１図は本発明の一実施例におけるフィールド判別回路
の構成を示すブロック図、第２図は第１図の回路の第１
フィールド時におけるタイミングチャート、第３図は第
１図の回路の第２フィールド時におけるタイミングチャ
ート、第４図(a)は第１図の回路で欠損した同期信号が
入力された場合のタイミングチャート、第４図(b)は第
１図の回路でＶＴＲ特殊再生時等における不正規な複合
同期信号が入力された場合のタイミングチャート、第５
図はカラー液晶テレビジョンの一般的な構成を示すブロ
ック図、第６図は液晶パネル表示装置部の構成を示すブ
ロック図、第７図はフィールド判別回路の従来例のブロ
ック図、第８図は第７図の回路の第１のフィールド時に
おけるタイミングチャート、第９図は第７図の回路の第
２フィールド時におけるタイミングチャート、第１０図
(a)は欠損した同期信号が入力した場合のタイミングチ
ャート、第１０図(b)はＶＴＲ特殊再生時等における不
正規な複合同期信号が入力された場合のタイミングチャ
ートである。 １１〜１３……リセット付ＤＦＦ、１４，１５……リセ
ットなしＤＦＦ、１６……インバータ、１８，１９……
アンド回路、２０……インバータ、２１……オア回路、
２２……セット付ＴＦＦ、２３……遅延回路、２４……
第１のレベル検出手段、２５……第２のレベル検出手
段、２６……フィールド判別手段、２７……選択手段、
２８……フィールド区分手段。
の構成を示すブロック図、第２図は第１図の回路の第１
フィールド時におけるタイミングチャート、第３図は第
１図の回路の第２フィールド時におけるタイミングチャ
ート、第４図(a)は第１図の回路で欠損した同期信号が
入力された場合のタイミングチャート、第４図(b)は第
１図の回路でＶＴＲ特殊再生時等における不正規な複合
同期信号が入力された場合のタイミングチャート、第５
図はカラー液晶テレビジョンの一般的な構成を示すブロ
ック図、第６図は液晶パネル表示装置部の構成を示すブ
ロック図、第７図はフィールド判別回路の従来例のブロ
ック図、第８図は第７図の回路の第１のフィールド時に
おけるタイミングチャート、第９図は第７図の回路の第
２フィールド時におけるタイミングチャート、第１０図
(a)は欠損した同期信号が入力した場合のタイミングチ
ャート、第１０図(b)はＶＴＲ特殊再生時等における不
正規な複合同期信号が入力された場合のタイミングチャ
ートである。 １１〜１３……リセット付ＤＦＦ、１４，１５……リセ
ットなしＤＦＦ、１６……インバータ、１８，１９……
アンド回路、２０……インバータ、２１……オア回路、
２２……セット付ＴＦＦ、２３……遅延回路、２４……
第１のレベル検出手段、２５……第２のレベル検出手
段、２６……フィールド判別手段、２７……選択手段、
２８……フィールド区分手段。
Claims (3)
- 【請求項１】垂直同期信号を一定時間遅延して得られる
垂直同期の制御信号を一定時間遅延する遅延手段と、水
平同期信号の開始から水平周期の０％と５０％との間の
期間で複合同期信号若しくは欠損した複合同期信号をサ
ンプリングして複合同期信号が入力されている場合に第
１の信号を出力しかつ複合同期信号が入力されていない
場合若しくは欠損した複合同期信号が入力されている場
合に第２の信号を出力するとともに前記遅延手段の出力
信号が入力された場合は常時第２の信号を出力する第１
のレベル検出手段と、水平同期信号の開始から水平周期
の５０％と１００％との間の期間で複合同期信号若しく
は欠損した複合同期信号をサンプリングして複合同期信
号が入力されている場合に第１の信号を出力しかつ複合
同期信号が入力されていない場合若しくは欠損した複合
同期信号が入力されている場合に第２の信号を出力する
とともに前記遅延手段の出力信号が入力された場合は常
時第２の信号を出力する第２のレベル検出手段と、前記
第２のレベル検出手段の第１の信号により前記第１のレ
ベル検出手段の出力信号をサンプリングして前記第１の
レベル検出手段の第１の信号が入力されている場合に第
２の信号を出力しかつ前記第１のレベル検出手段の第２
の信号が入力されている場合に第１の信号を出力するフ
ィールド判別手段と、このフィールド判別手段の第１の
信号と不正規な同期信号を示す信号との少なくとも一方
の信号が入力された場合に第１の信号を出力するととも
に第１の信号を出力しない場合は第２の信号を出力する
選択手段と、前記選択手段の第１の信号が入力されてい
る間に前記遅延手段の出力信号が入力されるごとに第１
のスイッチと第２のスイッチとを交互に開閉しかつ前記
選択手段の第２の信号が入力された場合に前記遅延手段
の出力信号にかかわらず第１のスイッチを開き第２のス
イッチを閉じるフィールド区分手段とを有し、かつ前記
第１のスイッチおよび第２のスイッチに垂直同期の制御
信号を入力し、同期信号の欠損した複合同期信号および
不正規な複合同期信号が入力されたときに前記第１スイ
ッチおよび第２のスイッチを開閉して１フィールド毎に
フィールド切換を行う構成としたフィールド判別回路。 - 【請求項２】複合同期信号が、テレビ信号の複合映像信
号を分離して得られたものであることを特徴とする特許
請求の範囲第１項記載のフィールド判別回路。 - 【請求項３】第１のレベル検出手段が水平同期信号の開
始から水平周期の２５％の位置でサンプリングし、第２
のレベル検出手段が水平同期信号の開始から水平周期の
７５％の位置でサンプリングするように構成したことを
特徴とする特許請求の範囲第１項記載のフィールド判別
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289260A JPH0640662B2 (ja) | 1986-12-04 | 1986-12-04 | フイ−ルド判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289260A JPH0640662B2 (ja) | 1986-12-04 | 1986-12-04 | フイ−ルド判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142775A JPS63142775A (ja) | 1988-06-15 |
| JPH0640662B2 true JPH0640662B2 (ja) | 1994-05-25 |
Family
ID=17740851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289260A Expired - Fee Related JPH0640662B2 (ja) | 1986-12-04 | 1986-12-04 | フイ−ルド判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640662B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04373263A (ja) * | 1991-06-21 | 1992-12-25 | Fujitsu General Ltd | 画像処理装置のフィールド補償回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58201469A (ja) * | 1982-05-20 | 1983-11-24 | Matsushita Electric Ind Co Ltd | フイ−ルド識別装置 |
| JPS59114663U (ja) * | 1983-01-19 | 1984-08-02 | 三菱電機株式会社 | 垂直同期回路 |
-
1986
- 1986-12-04 JP JP61289260A patent/JPH0640662B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142775A (ja) | 1988-06-15 |
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