JPH0636655B2 - 並列接続回路装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は複数の素子を並列接続する場合に使用される回
路装置に関する。

〔発明の技術的背景とその問題点〕

一般にスイツチングレギユレータ等の電源装置の制御部
にはバイポーラトランジスタやPOW-ER MOS FET（以下Ｆ
ＥＴと称す）の素子が使用されている。第２図はＦＥＴ
を用いたDC／ＤＣコンバータの一部を示す概略図で、一
次側に直流電源を受電し、ＦＥＴから構成されるスイツ
チング素子部（Ｓ１，Ｓ２）とコンバータトランス(T)
とによつて２次側に交流電圧を発生させ、整流ダイオー
ド（ＣＤ１，ＣＤ２）と平滑チヨーク(L)及び平滑コン
デンサ(C)によつて直流電圧を発生させる回路である。

ところで入出力電圧のPOWER UPのためスイツチング素子
部（Ｓ１，Ｓ２）のＦＥＴ等の素子は第３図の様に並列
に接続されている。すなわち第３図は、第２図のスイツ
チング素子部の内部のＦＥＴの接続を示したものであ
り、並列に接続したＦＥＴに流れる電流及びDC／DCコン
バータ回路の電流を検討した上で、バスバー（ＢＳ）等
を使用してＦＥＴを直線的に整然と配置していた。又各
ＦＥＴのソース電極，ドレイン電極及びゲート電極を接
続しているバスバーの一端にはそれぞれソース電極用給
電点（ＳＴ），ドレイン電極用給電点（ＤＴ），ゲート
電極用給電点（ＧＴ）が設けられ、それぞれの端子から
電流の入出力が行なわれる。

しかしながら上記の並列接続構造では回路配線に存在す
る抵抗やインダクタンス等のインピーダンスを下げるこ
とは困難であり、又特にＦＥＴが高周波でＯＮ／ＯＦＦ
され断続電流が流れるような場合には、上記インダクタ
ンスの影響で各ＦＥＴに流れる電流にアンバランスが発
生して、特定のＦＥＴに集中して電流が流れるためＦＥ
Ｔを破壊させることがある。

さらに上記の断続電流のため、回路のインダクタンス等
により過渡的なノイズ電圧が発生することがあり、時と
してこのノイズ電圧の影響でＦＥＴを破損に至らせるこ
とがある。またこのノイズ電圧からＦＥＴを保護する目
的でノイズ吸収用回路を設けるが、このノイズ吸収回路
を構成するコンデンサや抵抗の耐圧を上げなければなら
ない欠点がある。

なお上記の断続電流による影響はソース電極及びドレイ
ン電極において顕著にみられ、ゲート電極ではあまりみ
られない。

〔発明の目的〕

本発明は上記の欠点を除去するもので、複数の素子を並
列に接続された並列接続回路装置において、複数の素子
の所定の電極とそれらに対応した給電点とを接続する線
路のインピーダンスを均一にかつ小さくする並列接続回
路装置を提供することを目的とする。

〔発明の概要〕

上記目的を達成するためには本発明においては、並列に
接続される複数の電界効果トランジスタの第１の電極及
び第２の電極とそれらの電極に対応した給電点とを接続
する接続線路がそれぞれ等価的に等距離になるように、
電界効果トランジスタを配設した基板の両面に第１のパ
ターン及び第２のパターンを設けたことを特徴とする並
列接続回路装置を提供することにある。

〔発明の実施例〕

以下本発明の一つの実施例を図面を参照して説明する。

第１図は第３図の従来例で述べたＤＣ／ＤＣコンバータ
のうちのスイツチング素子部内のＦＥＴの接続を本発明
の回路装置により接続されたものである。

すなわち第１図(a)に示すように基板１の片面に円形状
のソース電極パターン２が形成され、このソース電極パ
ターン２の中心部にソース電流用給電点３を設ける。さ
らにソース電極パターン２の周辺部のソース電流用給電
点３と等価的に等距離の位置に配置される複数のＦＥＴ
の各々のソース電極を接続するソース電極部４を複数個
形成する。

又ソース電極パターン２の外側にはこれと同軸の円環状
のゲート電極パターン５が形成され、このゲート電極パ
ターン５の一部にゲート電流用給電点６を設ける。さら
にゲート電極パターン５に複数のＦＥＴの各々のゲート
電極を接続し、ソース電極部４と対応した位置にゲート
電極部７を形成する。

又第１図(b)に示すように基板１のソース電極パターン
２が形成されていない面に円形状のドレイン電極パター
ン８が形成され、このドレイン電極パターン８の中心部
にドレイン電流用給電点９を設ける。さらにドレイン電
極パターン８にはドレイン電流用給電点９と等価的に等
距離であり、ソース電極部４と対応した位置にドレイン
電極部１０を複数個形成する。

なお、ソース電流用給電点３と複数個のソース電極部４
との等価的に等距離とは、ソース電流用給電点３と各々
のソース電極部４との距離がそれらすべての距離の平均
値から±１０％の範囲にあることであり、又ドレイン電
流用給電点９と複数個のドレイン電極部１０との等価的
に等距離も上記と同様なことである。なお±１０％の範
囲において距離を設定しても並列回路装置の動作に大き
な差は生じなかつた。

以上のプリントパターンを形成した基板１にＦＥＴ１１
を接続する。すなわち第１図(c)に示すように複数のＦ
ＥＴ１１を放熱板を兼ねたソケツト１２などを用い、ド
レイン電極パターン８が形成された基板１上にドレイン
電流用給電点９の周りを囲むように放射状に配置する。
又各々のＦＥＴ１１のソース電極１３及びゲート電極
（図示せず）は、ソケツト１２の内部を通り基板１の両
面を貫通した穴を通りそれぞれ、ソース電極部４及びゲ
ート電極部７に接続され、ＦＥＴ１１のケース部１４と
一体になつたドレイン電極はソケツト１２を基板１にネ
ジ１５などにより締め付けることによりドレイン電極部
１０に接続される。以上の接続により複数のＦＥＴ１１
はプリントパターンを介して並列に接続される。

したがつて、複数のＦＥＴ素子を上記に示したように並
列接続を行うことで、各々のＦＥＴ素子のソース電極部
４、ソース電極パターン２を介したソース電極とソース
電流用給電点３及びドレイン電極部１０、ドレイン電極
パターン８を介したドレイン電極とドレイン電流用給電
点６との線路は等価的に等距離になり、それらの線路の
インピーダンスがそれぞれ均一かつ小さくなるのでＦＥ
Ｔに高周波の断続電流を流してもあるＦＥＴに集中して
電流が流れることはなく、バランスのとれた電流が流れ
るため各々のＦＥＴ素子を破壊させることはない。

又上記の線路のインピーダンスが小さくなるので、断続
電流を流す場合の高周波での電流のＯＮ／ＯＦＦ時に発
生するノイズ成分を極力おさえることができ、ノイズ吸
収回路を構成する抵抗やコンデンサの耐圧を上げる必要
はない。

又上記実施例ではプリントパターンを使つてＦＥＴを配
置接続しているので、各給電点と各電極との距離を等価
的に等しくすることが容易に行うことができるととも
に、各給電点と各電極との間を最短距離にかつ容量が大
きくすることができる。

ところで上記実施例では、基板上のプリントパターンは
円形に形成したが、ソース電極とソース電流用給電点及
びドレイン電極とドレイン電流用給電点との距離が等価
的に等距離になるようにプリントパターンを形成すれば
他のプリントパターン、たとえば正多角形のパターンを
形成してＦＥＴを配置接続してもかまわない。

又上記実施例では各ＦＥＴの電極をプリントパターンに
より接続したが、各ＦＥＴのソース電極及びドレイン電
極の接続をソース電流用給電点及びドレイン電流用給電
点に対して等価的に等距離にすれば、バスバー等の板金
部品により構成してもかまわない。

又上記実施例では複数のＦＥＴの並列接続について述べ
たが、ＦＥＴに限ることなく他の能動素子たとえばバイ
ポーラ型トランジスタ等を用いることも可能であり、さ
らに給電点と各素子のインピーダンスを均一にかつ小さ
くすることができることからコンデンサの並列接続に使
用してもかまわない。

又上記実施例ではソース電流用給電点とドレイン電流用
給電点を同一軸上に設置したが、ソース電流用給電点と
各々のソース電極部との距離及びドレイン電流用給電点
と各々のドレイン電極部との距離を等価的に等距離（±
１０％）にさえすればソース電流用給電点とドレイン電
流用給電点の位置を多少ずらしてもかまわない。

〔発明の効果〕

以上述べたように本発明によれば、並列接続される複数
の素子の所定電極とそれらに対応した給電点とを接続す
る接続線路をそれぞれ等価的に等しくするので、 各素子に流れる電流が均一になり、又複数の素子の所定
の電極とそれらの電極に対応した給電点を接続する接続
線路のインピーダンスが小さくなる。

【図面の簡単な説明】

第１図(a)は本発明の並列接続回路装置によりＦＥＴの
並列接続を行う場合の基板のソース電極パターンが形成
された面を示す図、第１図(b)は第１図(a)の基板のドレ
イン電極パターンが形成された面を示す図、第１図(c)
は第１図(a)のＡ−Ａ′より見た断面図、第２図はＦＥ
Ｔを用いたＤＣ／ＤＣコンバータの一部を示す概略図、
第３図は従来の並列接続回路装置によりＦＥＴの並列接
続を示す図である。 ２……ソース電極パターン、３……ソース電極用給電
点、４……ソース電極部、８……ドレイン電極パター
ン、９……ドレイン電流用給電点、１０……ドレイン電
極部、１１……ＦＥＴ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の電力制御用電界効果トランジスタの
   各々の電極をそれらに対応した給電点に接続することに
   よって、前記電界効果トランジスタが並列接続される並
   列回路装置において、前記複数の電界効果トランジスタ
   が円形状に配設される基板と、この基板の前記複数の電
   界効果トランジスタが配設された面に、その周辺部に前
   記電界効果トランジスタの第１の電極がそれぞれ接続さ
   れる複数の第１の接続部及びこれら複数の第１の接続部
   から等価的に等距離を有する部分に第１の給電点をそれ
   ぞれ設けた第１のパターンと、前記基板の他方の面に、
   その周辺部に前記基板を貫通した穴を通して前記電界効
   果トランジスタの第２の電極がそれぞれ接続される複数
   の第２の接続部及びこれら複数の第２の接続部から等価
   的に等距離を有する部分に第２の給電点をそれぞれ設け
   た第２のパターンとを具備することを特徴とする並列接
   続回路装置。
2. 【請求項２】前記複数の電界効果トランジスタの第１の
   電極がドレイン電極であり、第２の電極がソース電極で
   あることを特徴とする特許請求の範囲第（１）項記載の
   並列接続回路装置。