JPH0636576A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0636576A JPH0636576A JP4194337A JP19433792A JPH0636576A JP H0636576 A JPH0636576 A JP H0636576A JP 4194337 A JP4194337 A JP 4194337A JP 19433792 A JP19433792 A JP 19433792A JP H0636576 A JPH0636576 A JP H0636576A
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- blb
- sense amplifier
- bla
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Abstract
(57)【要約】
【目的】 大容量化及び低電源電位化の際に、ビット線
のセンスアンプ動作の高速化と、データバスへのデータ
転送の高速化を可能にする。 【構成】 センス動作開始時に、カレントアンプ１１０
0 〜１１０n-1 は第１のセンスアンプ駆動信号ＳＡ１
ａ，ＳＡ１ｂに基づき、ビット線対ＢＬａ0 ，ＢＬｂ0
〜ＢＬａn-1 ，ＢＬｂn-1 上の微少な電位差を増幅す
る。この増幅出力は、コラムスイッチ４０0 〜４０n-1
を介してデータバスＤＢａ，ＤＢｂへ転送される。次
に、第２のセンスアンプ駆動信号ＳＡ２ａ，ＳＡ２ｂを
供給すると、カレントアンプ１１０0 〜１１０n-1 の出
力の状態に応じて駆動回路１２０0 ，１３０0 〜１２０
n-1 ，１３０n-1 が動作し、ビット線対ＢＬａ0 ，ＢＬ
ｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 を電源電位レベルまで増
幅する。
のセンスアンプ動作の高速化と、データバスへのデータ
転送の高速化を可能にする。 【構成】 センス動作開始時に、カレントアンプ１１０
0 〜１１０n-1 は第１のセンスアンプ駆動信号ＳＡ１
ａ，ＳＡ１ｂに基づき、ビット線対ＢＬａ0 ，ＢＬｂ0
〜ＢＬａn-1 ，ＢＬｂn-1 上の微少な電位差を増幅す
る。この増幅出力は、コラムスイッチ４０0 〜４０n-1
を介してデータバスＤＢａ，ＤＢｂへ転送される。次
に、第２のセンスアンプ駆動信号ＳＡ２ａ，ＳＡ２ｂを
供給すると、カレントアンプ１１０0 〜１１０n-1 の出
力の状態に応じて駆動回路１２０0 ，１３０0 〜１２０
n-1 ，１３０n-1 が動作し、ビット線対ＢＬａ0 ，ＢＬ
ｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 を電源電位レベルまで増
幅する。
Description
【０００１】
【産業上の利用分野】本発明は、センスアンプ回路を有
するダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭという）等の半導体集積回路、特にそのセ
ンスアンプ回路の回路構成に関するものである。
するダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭという）等の半導体集積回路、特にそのセ
ンスアンプ回路の回路構成に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体集積回路の一構成
例を示すＤＲＡＭのセンスアンプ回路付近の回路図であ
る。このＤＲＡＭでは、イコライズ信号ＥＱN （但し、
Ｎは反転を意味する）に基づき相補的な複数のビット線
対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 をそれ
ぞれビット線電位ＶBLにプリチャージする複数のビット
線プリチャージ回路１０0 〜１０n-1 を有している。各
ビット線プリチャージ回路１０0 〜１０n-1は、イコラ
イズ信号ＥＱN によってゲート制御される３個のＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１
１，１２，１３でそれぞれ構成されている。各ＮＭＯＳ
１１は、各ビット線ＢＬｂ0 〜ＢＬｂn-1 とビット線電
位ＶBLとの間にそれぞれ接続され、さらに各ＮＭＯＳ１
２が、各ビット線ＢＬａ0 〜ＢＬａn-1 とビット線電位
ＶBLとの間にそれぞれ接続されている。各ＮＭＯＳ１３
は、各ビット線ＢＬｂ0 〜ＢＬｂn-1 とＢＬａ0 〜ＢＬ
ａn-1 との間にそれぞれ接続されている。
例を示すＤＲＡＭのセンスアンプ回路付近の回路図であ
る。このＤＲＡＭでは、イコライズ信号ＥＱN （但し、
Ｎは反転を意味する）に基づき相補的な複数のビット線
対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 をそれ
ぞれビット線電位ＶBLにプリチャージする複数のビット
線プリチャージ回路１０0 〜１０n-1 を有している。各
ビット線プリチャージ回路１０0 〜１０n-1は、イコラ
イズ信号ＥＱN によってゲート制御される３個のＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１
１，１２，１３でそれぞれ構成されている。各ＮＭＯＳ
１１は、各ビット線ＢＬｂ0 〜ＢＬｂn-1 とビット線電
位ＶBLとの間にそれぞれ接続され、さらに各ＮＭＯＳ１
２が、各ビット線ＢＬａ0 〜ＢＬａn-1 とビット線電位
ＶBLとの間にそれぞれ接続されている。各ＮＭＯＳ１３
は、各ビット線ＢＬｂ0 〜ＢＬｂn-1 とＢＬａ0 〜ＢＬ
ａn-1 との間にそれぞれ接続されている。
【０００３】複数のビット線対ＢＬａ0 ，ＢＬｂ0 〜Ｂ
Ｌａn-1 ，ＢＬｂn-1 と複数のワード線ＷＬ，…との交
差箇所には、１トランジスタ１キャパシタ構造のメモリ
セル２０0 〜２０n-1 がそれぞれ構成されている。各メ
モリセル２０0 〜２０n-1 は、固定電位ＶCPに接続され
情報を記憶するセル容量ＣS と、ワード線ＷＬによって
オン，オフ制御されるＮＭＯＳからなるトランスファゲ
ート２１とで、それぞれ構成され、セル容量ＣS の電荷
の有無によって情報を記憶し、ワード線ＷＬを“Ｈ”レ
ベルにすることによって記憶ノードとビット線間の情報
の入出力を行う機能を有している。
Ｌａn-1 ，ＢＬｂn-1 と複数のワード線ＷＬ，…との交
差箇所には、１トランジスタ１キャパシタ構造のメモリ
セル２０0 〜２０n-1 がそれぞれ構成されている。各メ
モリセル２０0 〜２０n-1 は、固定電位ＶCPに接続され
情報を記憶するセル容量ＣS と、ワード線ＷＬによって
オン，オフ制御されるＮＭＯＳからなるトランスファゲ
ート２１とで、それぞれ構成され、セル容量ＣS の電荷
の有無によって情報を記憶し、ワード線ＷＬを“Ｈ”レ
ベルにすることによって記憶ノードとビット線間の情報
の入出力を行う機能を有している。
【０００４】各ビット線ＢＬａ0 ，ＢＬｂ0 〜ＢＬａ
n-1 ，ＢＬｂn-1 には、ビット線容量ＣB がそれぞれ接
続されている。これらの各ビット線容量ＣB は、各ビッ
ト線ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 にそ
れぞれ寄生する容量をトータルしたものである。各メモ
リセル２０0 〜２０n-1 内のセル容量ＣS に蓄積された
情報の電位は、ビット線容量ＣB とセル容量ＣS との容
量によって分割されるため、各ビット線対ＢＬａ0 ，Ｂ
Ｌｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 に読出された情報の電
位が非常に小さくなる。
n-1 ，ＢＬｂn-1 には、ビット線容量ＣB がそれぞれ接
続されている。これらの各ビット線容量ＣB は、各ビッ
ト線ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 にそ
れぞれ寄生する容量をトータルしたものである。各メモ
リセル２０0 〜２０n-1 内のセル容量ＣS に蓄積された
情報の電位は、ビット線容量ＣB とセル容量ＣS との容
量によって分割されるため、各ビット線対ＢＬａ0 ，Ｂ
Ｌｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 に読出された情報の電
位が非常に小さくなる。
【０００５】各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａ
n-1 ，ＢＬｂn-1 には、データ読出し時に相補的なセン
スアンプ駆動信号ＳＡａ，ＳＡｂによってその各ビット
線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 上の
電位差を感知して電源電位近くまで増幅するセンスアン
プ回路３０0 〜３０n-1 がそれぞれ接続されている。各
センスアンプ回路３０0 〜３０n-1 は、センスアンプ駆
動信号ＳＡｂによって活性化されるたすきがけ接続（ク
ロスカップル）された１対のＮＭＯＳ３１，３２と、セ
ンスアンプ駆動信号ＳＡａによって活性化されるたすき
がけ接続された１対のＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳという）３３，３４とで、それぞれ構
成されている。
n-1 ，ＢＬｂn-1 には、データ読出し時に相補的なセン
スアンプ駆動信号ＳＡａ，ＳＡｂによってその各ビット
線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 上の
電位差を感知して電源電位近くまで増幅するセンスアン
プ回路３０0 〜３０n-1 がそれぞれ接続されている。各
センスアンプ回路３０0 〜３０n-1 は、センスアンプ駆
動信号ＳＡｂによって活性化されるたすきがけ接続（ク
ロスカップル）された１対のＮＭＯＳ３１，３２と、セ
ンスアンプ駆動信号ＳＡａによって活性化されるたすき
がけ接続された１対のＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳという）３３，３４とで、それぞれ構
成されている。
【０００６】各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａ
n-1 ，ＢＬｂn-1 と相補的なデータバスＤＢａ，ＤＢｂ
との間には、各コラム線ＣＬ0 〜ＣＬn-1 によりオン，
オフ制御されるコラムスイッチ４０0 〜４０n-1 がそれ
ぞれ接続されている。各コラムスイッチ４０0 〜４０
n-1 は、データ読出し時に各ビット線対ＢＬａ0 ，ＢＬ
ｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 のデータをデータバスＤ
Ｂａ，ＤＢｂへ転送し、データ書込み時には該データバ
スＤＢａ，ＤＢｂ上のデータを各ビット線対ＢＬａ0 ，
ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 へ転送する機能を有
し、各コラム線ＣＬ0 〜ＣＬn-1 の“Ｈ”レベルによっ
てオン状態となる１対のＮＭＯＳ４１，４２でそれぞれ
構成されている。
n-1 ，ＢＬｂn-1 と相補的なデータバスＤＢａ，ＤＢｂ
との間には、各コラム線ＣＬ0 〜ＣＬn-1 によりオン，
オフ制御されるコラムスイッチ４０0 〜４０n-1 がそれ
ぞれ接続されている。各コラムスイッチ４０0 〜４０
n-1 は、データ読出し時に各ビット線対ＢＬａ0 ，ＢＬ
ｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 のデータをデータバスＤ
Ｂａ，ＤＢｂへ転送し、データ書込み時には該データバ
スＤＢａ，ＤＢｂ上のデータを各ビット線対ＢＬａ0 ，
ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 へ転送する機能を有
し、各コラム線ＣＬ0 〜ＣＬn-1 の“Ｈ”レベルによっ
てオン状態となる１対のＮＭＯＳ４１，４２でそれぞれ
構成されている。
【０００７】図３は図２の回路のタイミングチャートで
あり、この図を参照しつつ、図２の動作を説明する。例
えば、メモリセル２０0 に“１”の情報が書込まれてお
り、それをデータバスＤＢａ，ＤＢｂへ読出す場合の読
出し動作を説明する。まず、イコライズ信号ＥＱN を
“Ｈ”レベルにして各ビット線プリチャージ回路１０0
〜１０n-1 によって各ビット線対ＢＬａ0 ，ＢＬｂ0 〜
ＢＬａn-1 ，ＢＬｂn-1 をビット線電位ＶBLにプリチャ
ージすると同時に、各ビット線対ＢＬａ0 ，ＢＬｂ0 〜
ＢＬａn-1 ，ＢＬｂn-1 間の電位を等しくする。
あり、この図を参照しつつ、図２の動作を説明する。例
えば、メモリセル２０0 に“１”の情報が書込まれてお
り、それをデータバスＤＢａ，ＤＢｂへ読出す場合の読
出し動作を説明する。まず、イコライズ信号ＥＱN を
“Ｈ”レベルにして各ビット線プリチャージ回路１０0
〜１０n-1 によって各ビット線対ＢＬａ0 ，ＢＬｂ0 〜
ＢＬａn-1 ，ＢＬｂn-1 をビット線電位ＶBLにプリチャ
ージすると同時に、各ビット線対ＢＬａ0 ，ＢＬｂ0 〜
ＢＬａn-1 ，ＢＬｂn-1 間の電位を等しくする。
【０００８】各ビット線プリチャージ回路１０0 〜１０
n-1 の動作後、イコライズ信号ＥＱN を“Ｌ”レベルに
して各ビット線プリチャージ回路１０0 〜１０n-1 内の
ＮＭＯＳ１１〜１３をオフ状態にし、各ビット線対ＢＬ
ａ0 ，ＢＬｂ0 〜ＢＬａn-1，ＢＬｂn-1 間をそれぞれ
切り離す。そして、ワード線ＷＬを“Ｈ”レベルにして
各メモリセル２０0 〜２０n-1 内のトランスファゲート
２１をオン状態にし、各セル容量ＣS に蓄積された電荷
を各ビット線ＢＬｂ0 〜ＢＬｂn-1 に読出す。これによ
り、ビット線ＢＬｂ0 の電位がビット線ＢＬａ0 の電位
ＶBLよりわずかに大きくなる。なお、セル容量ＣS に
“０”の情報が蓄えられているときには、ビット線ＢＬ
ｂ0 の電位がビット線ＢＬａ0 の電位ＶBLよりわずかに
小さくなる。従って、ビット線ＢＬｂ1 〜ＢＬｂn-1 の
電位は、各メモリセル２０1 〜２０n-1 内のセル容量Ｃ
S に蓄積された情報に応じて、プリチャージされたビッ
ト線電位ＶBLよりわずかに電位差を持っている。
n-1 の動作後、イコライズ信号ＥＱN を“Ｌ”レベルに
して各ビット線プリチャージ回路１０0 〜１０n-1 内の
ＮＭＯＳ１１〜１３をオフ状態にし、各ビット線対ＢＬ
ａ0 ，ＢＬｂ0 〜ＢＬａn-1，ＢＬｂn-1 間をそれぞれ
切り離す。そして、ワード線ＷＬを“Ｈ”レベルにして
各メモリセル２０0 〜２０n-1 内のトランスファゲート
２１をオン状態にし、各セル容量ＣS に蓄積された電荷
を各ビット線ＢＬｂ0 〜ＢＬｂn-1 に読出す。これによ
り、ビット線ＢＬｂ0 の電位がビット線ＢＬａ0 の電位
ＶBLよりわずかに大きくなる。なお、セル容量ＣS に
“０”の情報が蓄えられているときには、ビット線ＢＬ
ｂ0 の電位がビット線ＢＬａ0 の電位ＶBLよりわずかに
小さくなる。従って、ビット線ＢＬｂ1 〜ＢＬｂn-1 の
電位は、各メモリセル２０1 〜２０n-1 内のセル容量Ｃ
S に蓄積された情報に応じて、プリチャージされたビッ
ト線電位ＶBLよりわずかに電位差を持っている。
【０００９】次に、センスアンプ駆動信号ＳＡａを
“Ｈ”レベル、センスアンプ駆動信号ＳＡｂを“Ｌ”レ
ベルにすると、各センスアンプ３０0 〜３０n-1 が活性
化し、各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，
ＢＬｂn-1 間のわずかな電位差に感応し、該ビット線対
ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 を電源電
位ＶCCと接地電位ＶSSにまで除々に増幅する。その後、
各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂ
n-1 上のデータをデータバスＤＢａ，ＤＢｂへ転送する
に十分な電位差が該ビット線対ＢＬａ0 ，ＢＬｂ0 〜Ｂ
Ｌａn-1 ，ＢＬｂn-1 上に生じたときに、例えばコラム
線ＣＬ0 を“Ｈ”レベルに立上げると、コラムスイッチ
４０0 のＮＭＯＳ４１，４２がオン状態となり、ビット
線ＢＬａ0 ，ＢＬｂ0 上のデータがデータバスＤＢａ，
ＤＢｂへ転送される。
“Ｈ”レベル、センスアンプ駆動信号ＳＡｂを“Ｌ”レ
ベルにすると、各センスアンプ３０0 〜３０n-1 が活性
化し、各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，
ＢＬｂn-1 間のわずかな電位差に感応し、該ビット線対
ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 を電源電
位ＶCCと接地電位ＶSSにまで除々に増幅する。その後、
各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂ
n-1 上のデータをデータバスＤＢａ，ＤＢｂへ転送する
に十分な電位差が該ビット線対ＢＬａ0 ，ＢＬｂ0 〜Ｂ
Ｌａn-1 ，ＢＬｂn-1 上に生じたときに、例えばコラム
線ＣＬ0 を“Ｈ”レベルに立上げると、コラムスイッチ
４０0 のＮＭＯＳ４１，４２がオン状態となり、ビット
線ＢＬａ0 ，ＢＬｂ0 上のデータがデータバスＤＢａ，
ＤＢｂへ転送される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、大容量化及び低電源電位化に伴い、次の
ような問題が生じ、高速化の大きな障害となっていた。 （ａ） センス動作開始時、センスアンプ駆動信号ＳＡ
ａ，ＳＡｂと各ビット線対との電位差が小さい。即ち、
各センスアンプ回路３０0 〜３０n-1 内のＮＭＯＳ３
１，３２及びＰＭＯＳ３３，３４のクロスカップルを構
成するトランジスタのオン抵抗が大きく、各ビット線対
ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 の充放電
時間が長いという問題がある。この問題は、低電源電位
化に伴い、ＮＭＯＳ３１，３２及びＰＭＯＳ３３，３４
の各ゲート・ソース間の電位差が小さくなるので、より
顕在化する。さらに、大容量の場合には、センスアンプ
駆動信号ＳＡａ，ＳＡｂに結線されるセンスアンプ回路
３０0 〜３０n-1 の個数、つまりビット線対数が増加す
るので、該センスアンプ駆動信号ＳＡａ，ＳＡｂを介し
て充放電される電荷量が大きくなり、結果として各ビッ
ト線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 の
充放電時間が長くなる。 （ｂ） 前記（ａ）の理由により、センス開始後、ビッ
ト線情報をデータバスＤＢａ，ＤＢｂへ転送可能となる
時間が長くなる。本発明は、前記従来技術が持っていた
課題として、センスアンプ動作開始後のビット線の充放
電時間が長く、さらにビット線情報をデータバスへ転送
可能となる時間が長くなるという点について解決した、
センスアンプ回路を有する半導体集積回路を提供するも
のである。
成の回路では、大容量化及び低電源電位化に伴い、次の
ような問題が生じ、高速化の大きな障害となっていた。 （ａ） センス動作開始時、センスアンプ駆動信号ＳＡ
ａ，ＳＡｂと各ビット線対との電位差が小さい。即ち、
各センスアンプ回路３０0 〜３０n-1 内のＮＭＯＳ３
１，３２及びＰＭＯＳ３３，３４のクロスカップルを構
成するトランジスタのオン抵抗が大きく、各ビット線対
ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 の充放電
時間が長いという問題がある。この問題は、低電源電位
化に伴い、ＮＭＯＳ３１，３２及びＰＭＯＳ３３，３４
の各ゲート・ソース間の電位差が小さくなるので、より
顕在化する。さらに、大容量の場合には、センスアンプ
駆動信号ＳＡａ，ＳＡｂに結線されるセンスアンプ回路
３０0 〜３０n-1 の個数、つまりビット線対数が増加す
るので、該センスアンプ駆動信号ＳＡａ，ＳＡｂを介し
て充放電される電荷量が大きくなり、結果として各ビッ
ト線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 の
充放電時間が長くなる。 （ｂ） 前記（ａ）の理由により、センス開始後、ビッ
ト線情報をデータバスＤＢａ，ＤＢｂへ転送可能となる
時間が長くなる。本発明は、前記従来技術が持っていた
課題として、センスアンプ動作開始後のビット線の充放
電時間が長く、さらにビット線情報をデータバスへ転送
可能となる時間が長くなるという点について解決した、
センスアンプ回路を有する半導体集積回路を提供するも
のである。
【００１１】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ビット線対上の電位差を感知して電源電
位近くまで増幅するセンスアンプ回路を備え、該センス
アンプ回路の出力をデータバスへ転送する半導体集積回
路において、センスアンプ回路を次のように構成してい
る。即ち、前記センスアンプ回路は、少なくとも一対の
ＭＯＳトランジスタが前記ビット線対にたすきがけ接続
され、第１のセンスアンプ駆動信号により該ビット線対
上の電位差を感知増幅して出力端子から出力するカレン
トアンプと、前記第１のセンスアンプ駆動信号よりもタ
イミングの遅れた第２のセンスアンプ駆動信号に基づ
き、前記カレントアンプの出力状態に応じて前記ビット
線対の充放電を行う駆動回路とを備え、前記カレントア
ンプの出力端子と前記データバスとの間でデータの入出
力を行う構成にしている。
決するために、ビット線対上の電位差を感知して電源電
位近くまで増幅するセンスアンプ回路を備え、該センス
アンプ回路の出力をデータバスへ転送する半導体集積回
路において、センスアンプ回路を次のように構成してい
る。即ち、前記センスアンプ回路は、少なくとも一対の
ＭＯＳトランジスタが前記ビット線対にたすきがけ接続
され、第１のセンスアンプ駆動信号により該ビット線対
上の電位差を感知増幅して出力端子から出力するカレン
トアンプと、前記第１のセンスアンプ駆動信号よりもタ
イミングの遅れた第２のセンスアンプ駆動信号に基づ
き、前記カレントアンプの出力状態に応じて前記ビット
線対の充放電を行う駆動回路とを備え、前記カレントア
ンプの出力端子と前記データバスとの間でデータの入出
力を行う構成にしている。
【００１２】
【作用】本発明によれば、以上のようにセンスアンプ回
路を有する半導体集積回路を構成したので、カレントア
ンプはセンス動作開始時に第１のセンスアンプ駆動信号
によってビット線対上の微少な電位差を増幅する。この
カレントアンプ出力は、データバスへ転送される。次
に、第２のセンスアンプ駆動信号を駆動回路に与える
と、カレントアンプ出力の状態に応じて該駆動回路が動
作し、ビット線対の充放電を行って該ビット線対を電源
電位レベルまで増幅する。これにより、ビット線のセン
スアンプ動作の高速化と、データバスへのデータ転送の
高速化が図れる。従って、前記課題を解決できるのであ
る。
路を有する半導体集積回路を構成したので、カレントア
ンプはセンス動作開始時に第１のセンスアンプ駆動信号
によってビット線対上の微少な電位差を増幅する。この
カレントアンプ出力は、データバスへ転送される。次
に、第２のセンスアンプ駆動信号を駆動回路に与える
と、カレントアンプ出力の状態に応じて該駆動回路が動
作し、ビット線対の充放電を行って該ビット線対を電源
電位レベルまで増幅する。これにより、ビット線のセン
スアンプ動作の高速化と、データバスへのデータ転送の
高速化が図れる。従って、前記課題を解決できるのであ
る。
【００１３】
【実施例】図１は、本発明の実施例を示すＤＲＡＭのセ
ンスアンプ回路付近の回路図であり、従来の図２中の要
素と共通の要素には共通の符号が付されている。このＤ
ＲＡＭでは、従来の図２の複数のセンスアンプ回路３０
0 〜３０n-1 と回路構成の異なる複数のセンスアンプ回
路１００0 〜１００n-1 が設けられており、その他の回
路構成は従来の図２と同一である。各センスアンプ回路
１００0 〜１００n-1 は、相補的な第１のセンスアンプ
駆動信号ＳＡ１ａ，ＳＡ１ｂと相補的な第２のセンスア
ンプ駆動信号ＳＡ２ａ，ＳＡ２ｂによって活性化される
回路であり、データ読出し時に各ビット線対ＢＬａ0 ，
ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 に発生する微少電位
差を感知して増幅するＰＭＯＳクロスカップル構成のカ
レントアンプ１１０0 〜１１０n-1 と、該カレントアン
プ１１０0 〜１１０n-1 の相補的な出力端子Ｓａ0 ，Ｓ
ｂ0 〜Ｓａn- 1 ，Ｓｂn-1 の出力状態に応じて各ビット
線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1，ＢＬｂn-1 の充
放電を行う各１対の駆動回路１２０0 ，１３０0 〜１２
０n-1，１３０n-1 とで、それぞれ構成されている。
ンスアンプ回路付近の回路図であり、従来の図２中の要
素と共通の要素には共通の符号が付されている。このＤ
ＲＡＭでは、従来の図２の複数のセンスアンプ回路３０
0 〜３０n-1 と回路構成の異なる複数のセンスアンプ回
路１００0 〜１００n-1 が設けられており、その他の回
路構成は従来の図２と同一である。各センスアンプ回路
１００0 〜１００n-1 は、相補的な第１のセンスアンプ
駆動信号ＳＡ１ａ，ＳＡ１ｂと相補的な第２のセンスア
ンプ駆動信号ＳＡ２ａ，ＳＡ２ｂによって活性化される
回路であり、データ読出し時に各ビット線対ＢＬａ0 ，
ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 に発生する微少電位
差を感知して増幅するＰＭＯＳクロスカップル構成のカ
レントアンプ１１０0 〜１１０n-1 と、該カレントアン
プ１１０0 〜１１０n-1 の相補的な出力端子Ｓａ0 ，Ｓ
ｂ0 〜Ｓａn- 1 ，Ｓｂn-1 の出力状態に応じて各ビット
線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1，ＢＬｂn-1 の充
放電を行う各１対の駆動回路１２０0 ，１３０0 〜１２
０n-1，１３０n-1 とで、それぞれ構成されている。
【００１４】各カレントアンプ１１０0 〜１１０
n-1 は、１対のＮＭＯＳ１１１，１１２と１対のＰＭＯ
Ｓ１１３，１１４とを、それぞれ有している。各ＮＭＯ
Ｓ１１１は、ドレインが各出力端子Ｓａ0 〜Ｓａ
n-1 に、ソースが第１のセンスアンプ駆動信号ＳＡ１ｂ
に、ゲートが各ビット線ＢＬｂ0 〜ＢＬｂn-1 に、それ
ぞれ結線されている。各ＮＭＯＳ１１２は、ドレインが
各出力端子Ｓｂ0 〜Ｓｂn-1 に、ソースが第１のセンス
アンプ駆動信号ＳＡ１ｂに、ゲートが各ビット線ＢＬａ
0 〜ＢＬａn-1 に、それぞれ結線されている。各１対の
ＰＭＯＳ１１３，１１４は、ゲート・ソースが交互に接
続され、その交点が各出力端子Ｓａ0 〜Ｓａn-1 とＳｂ
0 〜Ｓｂn-1 に、ソースが共に第１のセンスアンプ駆動
信号ＳＡ１ａに、それぞれ結線されている。
n-1 は、１対のＮＭＯＳ１１１，１１２と１対のＰＭＯ
Ｓ１１３，１１４とを、それぞれ有している。各ＮＭＯ
Ｓ１１１は、ドレインが各出力端子Ｓａ0 〜Ｓａ
n-1 に、ソースが第１のセンスアンプ駆動信号ＳＡ１ｂ
に、ゲートが各ビット線ＢＬｂ0 〜ＢＬｂn-1 に、それ
ぞれ結線されている。各ＮＭＯＳ１１２は、ドレインが
各出力端子Ｓｂ0 〜Ｓｂn-1 に、ソースが第１のセンス
アンプ駆動信号ＳＡ１ｂに、ゲートが各ビット線ＢＬａ
0 〜ＢＬａn-1 に、それぞれ結線されている。各１対の
ＰＭＯＳ１１３，１１４は、ゲート・ソースが交互に接
続され、その交点が各出力端子Ｓａ0 〜Ｓａn-1 とＳｂ
0 〜Ｓｂn-1 に、ソースが共に第１のセンスアンプ駆動
信号ＳＡ１ａに、それぞれ結線されている。
【００１５】各ビット線駆動回路１２０0 〜１２０n-1
は、ＮＭＯＳ１２１及びＰＭＯＳ１２２をそれぞれ有し
ている。各ＮＭＯＳ１２１は、ソースが第２のセンスア
ンプ駆動信号ＳＡ２ｂに、ドレインが各ビット線ＢＬｂ
0 〜ＢＬｂn-1 に、ゲートが各出力端子Ｓａ0 〜Ｓａ
n-1 に、それぞれ結線されている。各ＰＭＯＳ１２２
は、ドレインが各ビット線Ｓｂ0 〜Ｓｂn-1 に、ソース
が第２のセンスアンプ駆動信号ＳＡ２ａに、ゲートが各
出力端子Ｓａ0 〜Ｓａn-1 に、それぞれ接続されてい
る。
は、ＮＭＯＳ１２１及びＰＭＯＳ１２２をそれぞれ有し
ている。各ＮＭＯＳ１２１は、ソースが第２のセンスア
ンプ駆動信号ＳＡ２ｂに、ドレインが各ビット線ＢＬｂ
0 〜ＢＬｂn-1 に、ゲートが各出力端子Ｓａ0 〜Ｓａ
n-1 に、それぞれ結線されている。各ＰＭＯＳ１２２
は、ドレインが各ビット線Ｓｂ0 〜Ｓｂn-1 に、ソース
が第２のセンスアンプ駆動信号ＳＡ２ａに、ゲートが各
出力端子Ｓａ0 〜Ｓａn-1 に、それぞれ接続されてい
る。
【００１６】各駆動回路１３０0 〜１３０n-1 は、ＮＭ
ＯＳ１３１及びＰＭＯＳ１３２をそれぞれ有している。
各ＮＭＯＳ１３１は、ドレインが各ビット線ＢＬａ0 〜
ＢＬａn-1 に、ソースが第２のセンスアンプ駆動信号Ｓ
Ａ２ｂに、ゲートが各出力端子Ｓｂ0 〜Ｓｂn-1 に、そ
れぞれ接続されている。各ＰＭＯＳ１３２は、ドレイン
が各ビット線ＢＬａ0 〜ＢＬａn-1 に、ソースが第２の
センスアンプ駆動信号ＳＡ２ａに、ゲートが各出力端子
Ｓｂ0 〜Ｓｂn-1 に、それぞれ接続されている。
ＯＳ１３１及びＰＭＯＳ１３２をそれぞれ有している。
各ＮＭＯＳ１３１は、ドレインが各ビット線ＢＬａ0 〜
ＢＬａn-1 に、ソースが第２のセンスアンプ駆動信号Ｓ
Ａ２ｂに、ゲートが各出力端子Ｓｂ0 〜Ｓｂn-1 に、そ
れぞれ接続されている。各ＰＭＯＳ１３２は、ドレイン
が各ビット線ＢＬａ0 〜ＢＬａn-1 に、ソースが第２の
センスアンプ駆動信号ＳＡ２ａに、ゲートが各出力端子
Ｓｂ0 〜Ｓｂn-1 に、それぞれ接続されている。
【００１７】各カレントアンプ１１０0 〜１１０n-1 の
相補的な出力端子Ｓａ0 ，Ｓｂ0 〜Ｓａn-1 ，Ｓｂn-1
には、図２と同一の各コラムスイッチ４０0 〜４０n-1
がそれぞれ接続されている。各コラムスイッチ４０0 〜
４０n-1 は、１対のＮＭＯＳ４１，４２でそれぞれ構成
され、データ読出し時に各カレントアンプ１１０0 〜１
１０n-1 の出力データを相補的なデータバスＤＢａ，Ｄ
Ｂｂへ転送し、データ書込み時には該データバスＤＢ
ａ，ＤＢｂのデータを該各カレントアンプ１１０0 〜１
１０n-1 の出力端子Ｓａ0 ，Ｓｂ0 〜Ｓａn-1 ，Ｓｂ
n-1 へそれぞれ転送するための回路であり、各コラム線
ＣＬ0 〜ＣＬn-1 が“Ｈ”レベルのときにデータの転送
が可能となる。
相補的な出力端子Ｓａ0 ，Ｓｂ0 〜Ｓａn-1 ，Ｓｂn-1
には、図２と同一の各コラムスイッチ４０0 〜４０n-1
がそれぞれ接続されている。各コラムスイッチ４０0 〜
４０n-1 は、１対のＮＭＯＳ４１，４２でそれぞれ構成
され、データ読出し時に各カレントアンプ１１０0 〜１
１０n-1 の出力データを相補的なデータバスＤＢａ，Ｄ
Ｂｂへ転送し、データ書込み時には該データバスＤＢ
ａ，ＤＢｂのデータを該各カレントアンプ１１０0 〜１
１０n-1 の出力端子Ｓａ0 ，Ｓｂ0 〜Ｓａn-1 ，Ｓｂ
n-1 へそれぞれ転送するための回路であり、各コラム線
ＣＬ0 〜ＣＬn-1 が“Ｈ”レベルのときにデータの転送
が可能となる。
【００１８】図４は、図１の回路のタイミングチャート
であり、この図を参照しつつ、図１の動作を説明する。
例えば、メモリセル２０0 に“１”の情報が書込まれて
いる場合の読出し動作を説明する。まず、イコライズ信
号ＥＱN を“Ｈ”レベルにして各ビット線プリチャージ
回路１０0 〜１０n-1 内のＮＭＯＳ１１〜１３をオン状
態にし、各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬ
ａn-1 ，ＢＬｂn-1 をビット線電位ＶBLにプリチャージ
すると共に、各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａ
n-1 ，ＢＬｂn-1 間の電位を等しくする。
であり、この図を参照しつつ、図１の動作を説明する。
例えば、メモリセル２０0 に“１”の情報が書込まれて
いる場合の読出し動作を説明する。まず、イコライズ信
号ＥＱN を“Ｈ”レベルにして各ビット線プリチャージ
回路１０0 〜１０n-1 内のＮＭＯＳ１１〜１３をオン状
態にし、各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬ
ａn-1 ，ＢＬｂn-1 をビット線電位ＶBLにプリチャージ
すると共に、各ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａ
n-1 ，ＢＬｂn-1 間の電位を等しくする。
【００１９】各ビット線プリチャージ回路１０0 〜１０
n-1 の動作後、イコライズ信号ＥＱN を“Ｌ”レベルに
してその各ビット線プリチャージ回路１０0 〜１０n-1
内のＮＭＯＳ１１〜１３をオフ状態にし、ビット線電位
ＶBLと各ビット線対ＢＬａ0，ＢＬｂ0 〜ＢＬａn-1 ，
ＢＬｂn-1 とを切り離すと共に、各ビット線対ＢＬ
ａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 間を切り離
す。そして、ワード線ＷＬを“Ｈ”レベルにし、各メモ
リセル２０0 〜２０n-1 内の各トランスファゲート２１
をオン状態にし、各セル容量ＣS に蓄積された電荷を各
ビット線ＢＬｂ0 〜ＢＬｂn-1 へ読出す。これにより、
ビット線ＢＬｂ0 の電位がビット線ＢＬａ0 の電位ＶBL
よりわずかに大きくなる。なお、各セル容量ＣS に
“０”の情報が蓄積されているときには、ビット線ＢＬ
ｂ0 の電位がビット線ＢＬａ0 の電位ＶBLよりわずかに
小さくなる。従って、各ビット線ＢＬｂ1〜ＢＬｂn-1
の電位は、各メモリセル２０1 〜２０n-1 内のセル容量
ＣS に蓄積された情報に応じて、プリチャージされたビ
ット線電位ＶBLよりわずかに電位差を持っている。
n-1 の動作後、イコライズ信号ＥＱN を“Ｌ”レベルに
してその各ビット線プリチャージ回路１０0 〜１０n-1
内のＮＭＯＳ１１〜１３をオフ状態にし、ビット線電位
ＶBLと各ビット線対ＢＬａ0，ＢＬｂ0 〜ＢＬａn-1 ，
ＢＬｂn-1 とを切り離すと共に、各ビット線対ＢＬ
ａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 間を切り離
す。そして、ワード線ＷＬを“Ｈ”レベルにし、各メモ
リセル２０0 〜２０n-1 内の各トランスファゲート２１
をオン状態にし、各セル容量ＣS に蓄積された電荷を各
ビット線ＢＬｂ0 〜ＢＬｂn-1 へ読出す。これにより、
ビット線ＢＬｂ0 の電位がビット線ＢＬａ0 の電位ＶBL
よりわずかに大きくなる。なお、各セル容量ＣS に
“０”の情報が蓄積されているときには、ビット線ＢＬ
ｂ0 の電位がビット線ＢＬａ0 の電位ＶBLよりわずかに
小さくなる。従って、各ビット線ＢＬｂ1〜ＢＬｂn-1
の電位は、各メモリセル２０1 〜２０n-1 内のセル容量
ＣS に蓄積された情報に応じて、プリチャージされたビ
ット線電位ＶBLよりわずかに電位差を持っている。
【００２０】次に、相補的な第１のセンスアンプ駆動信
号ＳＡ１ａ，ＳＡ１ｂのうち、ＳＡ１ａを“Ｈ”レベ
ル、ＳＡ１ｂを“Ｌ”レベルにすると、各カレントアン
プ１１０0 〜１１０n-1 が活性化して各ビット線対ＢＬ
ａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 上のわずかな
電位差に感応し、それらの相補的な各出力端子Ｓａ0 ，
Ｓｂ0 〜Ｓａn-1 ，Ｓｂn-1 を電源電位レベルまで急速
に増幅する。そして、例えばコラム線ＣＬ0 を“Ｈ”レ
ベルにすると、コラムスイッチ４０0 内のＮＭＯＳ４
１，４２がオン状態となり、カレントアンプ１１０0 の
出力データが相補的なデータバスＤＢａ，ＤＢｂへ転送
される。
号ＳＡ１ａ，ＳＡ１ｂのうち、ＳＡ１ａを“Ｈ”レベ
ル、ＳＡ１ｂを“Ｌ”レベルにすると、各カレントアン
プ１１０0 〜１１０n-1 が活性化して各ビット線対ＢＬ
ａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 上のわずかな
電位差に感応し、それらの相補的な各出力端子Ｓａ0 ，
Ｓｂ0 〜Ｓａn-1 ，Ｓｂn-1 を電源電位レベルまで急速
に増幅する。そして、例えばコラム線ＣＬ0 を“Ｈ”レ
ベルにすると、コラムスイッチ４０0 内のＮＭＯＳ４
１，４２がオン状態となり、カレントアンプ１１０0 の
出力データが相補的なデータバスＤＢａ，ＤＢｂへ転送
される。
【００２１】その後、相補的な第２のセンスアンプ駆動
信号ＳＡ２ａ，ＳＡ２ｂのうち、ＳＡ２ａを“Ｈ”レベ
ル、ＳＡ２ｂを“Ｌ”レベルにすると、各カレントアン
プ１１０0 〜１１０n-1 の出力端子Ｓａ0 〜Ｓａn-1 及
びＳｂ0 〜Ｓｂn-1 の状態に応じて各駆動回路１２
０0 ，１３０0 〜１２０n-1 ，１３０n-1 が動作し、各
ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂ
n-1 を電源電位レベルまで増幅する。この場合、例えば
出力端子Ｓａ0 が“Ｌ”レベルでビット線ＢＬｂ0 が
“Ｈ”レベルに、出力端子Ｓｂ0 が“Ｈ”レベルでビッ
ト線ＢＬａ0 が“Ｌ”レベルに増幅される。
信号ＳＡ２ａ，ＳＡ２ｂのうち、ＳＡ２ａを“Ｈ”レベ
ル、ＳＡ２ｂを“Ｌ”レベルにすると、各カレントアン
プ１１０0 〜１１０n-1 の出力端子Ｓａ0 〜Ｓａn-1 及
びＳｂ0 〜Ｓｂn-1 の状態に応じて各駆動回路１２
０0 ，１３０0 〜１２０n-1 ，１３０n-1 が動作し、各
ビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂ
n-1 を電源電位レベルまで増幅する。この場合、例えば
出力端子Ｓａ0 が“Ｌ”レベルでビット線ＢＬｂ0 が
“Ｈ”レベルに、出力端子Ｓｂ0 が“Ｈ”レベルでビッ
ト線ＢＬａ0 が“Ｌ”レベルに増幅される。
【００２２】以上のように本実施例では、ビット線対Ｂ
Ｌａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 上のわずか
な電位差に感知しその出力を急速に増幅するカレントア
ンプ１１０0 〜１１０n-1 の出力と、データバスＤＢ
ａ，ＤＢｂとの間で、データの入出力を行い、さらに駆
動回路１２０0 ，１３０0 〜１２０n-1 ，１３０n-1 に
よって電源電位近くまで増幅されたカレントアンプ出力
によってビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，
ＢＬｂn-1 の充放電を行うようにしている。そのため、
アクセス開始後からデータバスＤＢａ，ＤＢｂへのデー
タ転送が可能となる時間が従来に比べて短縮できる。し
かも、センス開始後から、ビット線対ＢＬａ0 ，ＢＬｂ
0 〜ＢＬａn-1 ，ＢＬｂn-1 の充放電が完了するまでの
時間が従来に比べて短くなる。従って、ビット線対ＢＬ
ａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 の高速なセン
スアンプ動作と、データバスＤＢａ，ＤＢｂへの高速な
データ転送が可能となる。
Ｌａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 上のわずか
な電位差に感知しその出力を急速に増幅するカレントア
ンプ１１０0 〜１１０n-1 の出力と、データバスＤＢ
ａ，ＤＢｂとの間で、データの入出力を行い、さらに駆
動回路１２０0 ，１３０0 〜１２０n-1 ，１３０n-1 に
よって電源電位近くまで増幅されたカレントアンプ出力
によってビット線対ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，
ＢＬｂn-1 の充放電を行うようにしている。そのため、
アクセス開始後からデータバスＤＢａ，ＤＢｂへのデー
タ転送が可能となる時間が従来に比べて短縮できる。し
かも、センス開始後から、ビット線対ＢＬａ0 ，ＢＬｂ
0 〜ＢＬａn-1 ，ＢＬｂn-1 の充放電が完了するまでの
時間が従来に比べて短くなる。従って、ビット線対ＢＬ
ａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 の高速なセン
スアンプ動作と、データバスＤＢａ，ＤＢｂへの高速な
データ転送が可能となる。
【００２３】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１では各カレントアンプ１１０0 〜１１０
n-1 をＰＭＯＳクロスカップルで構成したが、それをＮ
ＭＯＳクロスカップルで構成しても、上記実施例と同様
の作用、効果が得られる。 （ii） 図１に示すＤＲＡＭの全体構成を他の回路構成
に変更したり、あるいはセンスアンプ回路１００0 〜１
００n-1 をスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）等といった他の半導体集積回路に設けても
よい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１では各カレントアンプ１１０0 〜１１０
n-1 をＰＭＯＳクロスカップルで構成したが、それをＮ
ＭＯＳクロスカップルで構成しても、上記実施例と同様
の作用、効果が得られる。 （ii） 図１に示すＤＲＡＭの全体構成を他の回路構成
に変更したり、あるいはセンスアンプ回路１００0 〜１
００n-1 をスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）等といった他の半導体集積回路に設けても
よい。
【００２４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ビット線対上のわずかな電位差に感知し、その出
力を急速に増幅するカレントアンプの出力と、データバ
スとの間で、データの入出力を行い、さらに駆動回路に
よって電源電位近くまで増幅されたカレントアンプ出力
により、ビット線対の充放電を行うようにしている。そ
のため、センス開始後からデータバスへのデータ転送が
可能となる時間が従来よりも短くなり、さらにセンス開
始後から、ビット線の充放電が完了するまでの時間が従
来よりも短くなる。従って、大容量化及び低電源電位化
を図っても、ビット線のセンスアンプ動作の高速化と、
データバスへのデータ転送の高速化が期待できる。
れば、ビット線対上のわずかな電位差に感知し、その出
力を急速に増幅するカレントアンプの出力と、データバ
スとの間で、データの入出力を行い、さらに駆動回路に
よって電源電位近くまで増幅されたカレントアンプ出力
により、ビット線対の充放電を行うようにしている。そ
のため、センス開始後からデータバスへのデータ転送が
可能となる時間が従来よりも短くなり、さらにセンス開
始後から、ビット線の充放電が完了するまでの時間が従
来よりも短くなる。従って、大容量化及び低電源電位化
を図っても、ビット線のセンスアンプ動作の高速化と、
データバスへのデータ転送の高速化が期待できる。
【図１】本発明の実施例を示すＤＲＡＭのセンスアンプ
回路付近の回路図である。
回路付近の回路図である。
【図２】従来のＤＲＡＭのセンスアンプ回路付近の回路
図である。
図である。
【図３】図２の動作を示すタイミングチャートである。
【図４】図１の動作を示すタイミングチャートである。
１０0 〜１０n-1 ビット線プリチャージ回
路 ２０0 〜２０n-1 メモリセル ４０0 〜４０n-1 コラムスイッチ １００0 〜１００n-1 センスアンプ回路 １１０0 〜１１０n-1 カレントアンプ １２０0 ，１３０0 〜１２０n-1 ，１３０n-1 駆動
回路 ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 ビッ
ト線対 ＣＬ0 〜ＣＬn-1 コラム線 ＤＢａ，ＤＢｂ データバス ＥＱN イコライズ信号 ＳＡ１ａ，ＳＡ１ｂ 第１のセンスアンプ駆動
信号 ＳＡ２ａ，ＳＡ２ｂ 第２のセンスアンプ駆動
信号 Ｓａ0 ，Ｓｂ0 〜Ｓａn-1 ，Ｓｂn-1 出力端子 ＶBL ビット線電位 ＷＬ ワード線
路 ２０0 〜２０n-1 メモリセル ４０0 〜４０n-1 コラムスイッチ １００0 〜１００n-1 センスアンプ回路 １１０0 〜１１０n-1 カレントアンプ １２０0 ，１３０0 〜１２０n-1 ，１３０n-1 駆動
回路 ＢＬａ0 ，ＢＬｂ0 〜ＢＬａn-1 ，ＢＬｂn-1 ビッ
ト線対 ＣＬ0 〜ＣＬn-1 コラム線 ＤＢａ，ＤＢｂ データバス ＥＱN イコライズ信号 ＳＡ１ａ，ＳＡ１ｂ 第１のセンスアンプ駆動
信号 ＳＡ２ａ，ＳＡ２ｂ 第２のセンスアンプ駆動
信号 Ｓａ0 ，Ｓｂ0 〜Ｓａn-1 ，Ｓｂn-1 出力端子 ＶBL ビット線電位 ＷＬ ワード線
Claims (1)
- 【請求項１】 ビット線対上の電位差を感知して電源電
位近くまで増幅するセンスアンプ回路を備え、該センス
アンプ回路の出力をデータバスへ転送する半導体集積回
路において、 前記センスアンプ回路は、 少なくとも一対のＭＯＳトランジスタが前記ビット線対
にたすきがけ接続され、第１のセンスアンプ駆動信号に
より該ビット線対上の電位差を感知増幅して出力端子か
ら出力するカレントアンプと、 前記第１のセンスアンプ駆動信号よりもタイミングの遅
れた第２のセンスアンプ駆動信号に基づき、前記カレン
トアンプの出力状態に応じて前記ビット線対の充放電を
行う駆動回路とを備え、 前記カレントアンプの出力端子と前記データバスとの間
でデータの入出力を行う構成にしたことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433792A JP3152751B2 (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433792A JP3152751B2 (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0636576A true JPH0636576A (ja) | 1994-02-10 |
| JP3152751B2 JP3152751B2 (ja) | 2001-04-03 |
Family
ID=16322914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19433792A Expired - Fee Related JP3152751B2 (ja) | 1992-07-22 | 1992-07-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152751B2 (ja) |
-
1992
- 1992-07-22 JP JP19433792A patent/JP3152751B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3152751B2 (ja) | 2001-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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