JPH0635882A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 バスライン、コンピュータを用いて表示する
ことによる多大な無駄な時間をなくして、短時間で表示
出力させ得るようにすること。 【構成】 神経回路を模倣した複数個のニューロンを各
ニューロン間に個別の結合強さを持たせて網状に接続し
て信号処理回路網５を形成し、各ニューロンから他のニ
ューロンの出力値と両者間の結合強さとの積の総和を出
力させるようにした信号処理装置において、前記信号処
理回路網５の各出力に対して表示手段８を接続した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像や音声などの認
識、ロボットなどの制御、株価や地震などの予測、さら
には、連想記憶などに応用し得る神経回路を模倣した信
号処理装置に関する。

【０００２】

【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この神
経細胞模倣素子（神経細胞ユニット）をネットワークに
構成することで、情報の並列処理を目指したのが、いわ
ゆる、ニューラルネットワークである。文字認識、連想
記憶、運動制御など、生体ではいとも簡単に行われてい
ても、従来のノイマン型コンピュータでは、なかなか達
成できないものが多い。生体の神経系、特に生体特有の
機能、即ち、並列処理、自己学習などを模倣して、これ
らの問題を解決しようとする試みが、計算機シミュレー
ションを中心として、盛んに行われている。

【０００３】一方、このようなニューラルネットワーク
をハード化しようとする試みも盛んである。特に、半導
体技術を駆使したＬＳＩは、デジタル、アナログを問わ
ず、数多く発表されている。そして、このようなＬＳＩ
を用いたニューラルネットワークシステムも発表される
ようになってきている。これらには、アクセラレータや
スタンドアロンのシステムがある。例えば、特開平２−
２３６６５８号公報には、ハードウエアシステム構成例
が示されている。

【０００４】ところで、従来のニューラルネットワーク
のハードウエア出力は、図７に示すように、このニュー
ラルネットワーク１の出力をバス２を介してコンピュー
タ３に取込むようにしている。また、ニューラルネット
ワーク１とそのデータを表示する表示手段（例えば、テ
レビモニタ）４とは、コンピュータ３のバス２を通して
データのやり取りを行うように接続される。例えば、ア
クセラレータでは、ニューラルネットワーク１の演算部
分だけをハードウエアで行うため、コンピュータ３は必
要である。

【０００５】

【発明が解決しようとする課題】ところが、スタンドア
ロンシステムでは、ニューラルネットワーク１の出力と
してコンピュータ３を使用すると、バス方式の通信であ
るため、実際の演算よりもコンピュータ３との通信に時
間を要するものとなる。さらには、表示処理がシリアル
処理によるため、多大な時間を必要とする。特に、ハー
ドウエアが並列処理する場合には、ハードウエアの出力
信号は同時に多数出力されるため、上述した通信と表示
処理とが全体の処理時間の多くを占めてしまうことにな
る。

【０００６】

【課題を解決するための手段】請求項１記載の発明で
は、神経回路を模倣した複数個のニューロンを各ニュー
ロン間に個別の結合強さを持たせて網状に接続して信号
処理回路網を形成し、各ニューロンから他のニューロン
の出力値と両者間の結合強さとの積の総和を出力させる
ようにした信号処理装置において、前記信号処理回路網
の各出力に対して表示手段を接続した。

【０００７】請求項２記載の発明では、表示手段だけで
なく、記憶手段も信号処理回路網の各出力に対して接続
するようにした。

【０００８】この際、請求項３記載の発明では、記憶手
段を出力信号の流れに対して直列に接続し、請求項４記
載の発明では、記憶手段を出力信号の流れに対して並列
に接続した。

【０００９】

【作用】請求項１記載の発明においては、信号処理回路
網の各出力に対して表示手段を接続したことにより、装
置全体の出力に要する時間が短縮される。特に、スタン
ドアロン型のものであれば、表示手段にモニタ機能を持
たせることも可能となる。

【００１０】請求項２記載の発明においては、表示手段
とともに記憶手段をも有することにより、出力を間引く
とか一旦記憶するとか、出力状態を制御し得るものとな
り、よって、出力データの種類により表示方法を選択切
換えし得る等、融通性を持つため、より利用者の使いや
すいものとなる。

【００１１】特に、請求項３記載の発明においては、記
憶手段を出力信号の流れに対して直列に接続しているの
で、出力を間引いて表示手段で表示させる、といった対
応も可能となり、観察者の目の応答に併せた表示が可能
となる。一方、請求項４記載の発明においては、記憶手
段を出力信号の流れに対して並列に接続しているので、
全ての処理が終わった後で再び演算経過を見るといった
対応も可能となり、特に出力が高速で変化するような場
合に便利な表示形態をとり得るものとなる。

【００１２】

【実施例】本発明の第一の実施例を図１に基づいて説明
する。本実施例は、請求項１記載の発明に相当し、ま
ず、ハードウエア構成されて並列動作するニューラルネ
ットワーク（信号処理回路網）５が設けられている。こ
のニューラルネットワーク５は神経回路を模倣した複数
個のユニット（ニューロン）を各ニューロン間に個別の
結合強さを持たせて網状に接続したものである。具体的
には、電子部品、トランジスタやＩＣ，ＬＳＩなどの半
導体部品、抵抗、コンデンサなどによりハードウエア構
成された電気回路、又は、発光素子や受光素子などの光
部品で構成された光回路、或いは、これらの電気回路と
光回路との混成回路として構成されている。

【００１３】このようなニューラルネットワーク５の各
出力端子６には信号線７を介して表示手段８が個別に接
続されている。これらの表示手段８はニューラルネット
ワーク５の出力を表示する表示デバイスと、このデバイ
スを駆動させる手段とにより構成されている。表示デバ
イスとしては、例えば、ＬＥＤやＥＬ（ＥlectroＬumin
escence） やプラズマディスプレイの発光素子や蛍光管
や液晶などを用い得る。もっとも、ニューラルネットワ
ーク５の出力が高速に変化する場合には、蛍光管や液晶
では応答が遅いため、高速変化に対応できないこともあ
るので注意を要する。駆動手段は電気回路等で構成すれ
ばよい。このような表示手段８はニューラルネットワー
ク５の本体に設けてもよく、或いは、本体とは別個に設
けてもよい。また、ニューラルネットワーク５から表示
手段８に対して表示情報を伝達させるための信号線７と
しては、電線、光ファイバ等を用いればよい。

【００１４】このような構成において、動作を説明す
る。まず、ニューラルネットワーク５の出力を考える
と、 ニューラルネットワーク演算に対する入力データ ニューラルネットワーク演算に対する出力データ ニューラルネットワーク演算に対する教師データ 残差データ（出力データと教師データとの差又は差
の２乗） 現在のハードウエアの状態を表すデータ （例えば、電源のＯＮ／ＯＦＦ、ニューラルネットワー
クの演算を行っているか否かの識別、学習／フォワード
の区別、演算の実行回数、エラーを起したか否かの情報
等）がある。これらのデータは、ニューラルネットワー
ク５が並列処理をするため、同時に出力される。

【００１５】そこで、ニューラルネットワーク５の出力
端子６を予め必要な数だけ設定しておき、その出力端子
６に信号線７を介して表示手段８を接続しておけば、ニ
ューラルネットワーク５の出力は、同時に表示手段８に
入力されて表示される。このようにして、ニューラルネ
ットワーク５の持つ並列処理性を利用して、ニューラル
ネットワーク５からの並列出力が表示手段８により即座
に表示出力されることになる。

【００１６】ついで、本発明の第二の実施例を図２によ
り説明する。前記実施例で示した部分と同一部分は同一
符号を用いて示す（以下の実施例でも同様とする）。本
実施例も、請求項１記載の発明に相当するが、ここで
は、表示手段の具体的構成例を示すものである。即ち、
デコーダ９と７セグメントの表示器１０とこの表示器１
０の駆動回路１１とによる表示手段１２として構成さ
れ、ニューラルネットワーク５から出力される８ビット
バイナリデータによる演算の実行回数を数値表示させる
ものである。８ビットデータ用であるので、表示器１０
は３桁分とされている。

【００１７】なお、表示手段１２におけるデコーダ９と
駆動回路１１とは、これらの機能を持つディスプレイド
ライバを使用するようにしてもよい。また、表示器１０
に関しても、数字を表示し得るものであれば、これに限
らない。また、ニューラルネットワーク５からの出力
も、バイナリデータに限られるものではない。もっと
も、バイナリデータ以外の場合には、デコーダ９にデー
タを１０進数に変換させる処理以外の処理、例えば、ア
ナログデータからデジタルデータへの変換処理、も必要
となる。

【００１８】また、本発明の第三の実施例を図３により
説明する。本実施例も、請求項１記載の発明に相当する
が、７セグメントの表示器１０に代えて、発光素子アレ
イ１３を備えて出力データを表示素子列の大きさで表示
する表示手段１４としたものである。

【００１９】このような構成により、ニューラルネット
ワーク５からデコーダ９に入力されたバイナリデータ
は、その大きさ対応の列の長さに変換される。そして、
発光素子アレイ１３中の対応する長さ分の発光素子だけ
が駆動回路１１でドライブされて、発光表示する。

【００２０】この時、例えば誤差データの表示で使用す
る時には、正の値と負の値とで、発光素子の発光波長を
変えるようにしてもよい。また、数「１」に対して１個
の発光素子を対応させずに、例えば、数「１０」に対し
て１個の発光素子を対応させるようにしてもよい。

【００２１】さらに、本発明の第四の実施例を図４によ
り説明する。本実施例は、請求項３記載の発明に相当
し、図１に示した構成に加え、ニューラルネットワーク
５の各信号線７に対して表示手段８よりも前段に位置さ
せて記憶手段としてのレジスタ１５を直列に接続したも
のである。これらのレジスタ１５はデータを記憶するデ
バイスであり、通常の電子デバイスで構成される。な
お、これらのレジスタ１５には制御信号線１６を通して
リセット信号が与えられるように構成されている。リセ
ット信号は、内部又は外部から適宜発生される。

【００２２】このような構成において、ニューラルネッ
トワーク５からは、前述したように、複数のデータが同
時に出力される。特に、高速に変化するようなデータを
ニューラルネットワーク５から出力する場合、図１に示
したような構成によりそのまま表示手段８で表示させた
のでは、人間の目の応答が追いつかないことがある。

【００２３】そこで、本実施例では、レジスタ１５を利
用し、出力データを間引いて表示させるようにしたもの
である。間引くためには、レジスタ１５に対するリセッ
ト信号により制御すればよい。即ち、各レジスタ１５の
セット信号入力は信号線７からの出力が入力されるが、
この際、リセット信号が入力されなければ以前から記憶
しているデータを表示手段８に出力し、リセット信号が
入力されていれば、その時点でセット信号入力に入力さ
れたデータを記憶するとともに表示手段８に出力する。
このようにしてニューラルネットワーク５からの出力信
号の間引きが行われ、人間の目で追随し得るような表示
状態とし得る。

【００２４】なお、本実施例は図１に示した実施例に適
用したものであるが、図２、図３等に示したような７セ
グメントの表示器１０や発光素子アレイ１３等を用いた
表示手段１２，１４構成のものにも同様に適用し得る。

【００２５】さらに、本発明の第五の実施例を図５によ
り説明する。本実施例は、請求項４記載の発明に相当
し、前記実施例と同様に各信号線７毎に記憶手段を設け
るが、この記憶手段をＲＡＭ１７とし、出力端子６〜表
示手段８の出力信号の流れに対して並列に設けたもので
ある。前記ＲＡＭ１７はデータを記憶し得る程度の容量
を持つものであり、制御線１８を通して入力される制御
信号により制御される。

【００２６】このような構成において、ニューラルネッ
トワーク５は並列処理をしているので、ニューラルネッ
トワーク演算中は、このシステムからは複数のデータが
同時に出力され続ける。このニューラルネットワーク演
算中のデータをニューラルネットワーク演算処理後に再
び見たいとき、図１等に示した構成のままではデータを
喪失しており、見ることはできない。

【００２７】この点、本実施例によれば、ニューラルネ
ットワーク５の各出力ラインにはＲＡＭ１７が並列的に
接続されているので、逐次出力データを表示手段８に表
示させるのと並行して、ニューラルネットワーク演算中
のデータをこのＲＡＭ１７に保存しておくことができ
る。よって、演算終了後に、内部又は外部から制御信号
をＲＡＭ１７に与えて、保存されたデータを順次読出さ
せることにより、再度の表示が可能となる。

【００２８】本実施例にあっても、図２、図３等に示し
たような７セグメントの表示器１０や発光素子アレイ１
３等を用いた表示手段１２，１４構成のものにも同様に
適用し得る。

【００２９】また、本発明の第六の実施例を図６により
説明する。本実施例は、請求項１，３及び４記載の発明
を組合せたものに相当する。即ち、ニューラルネットワ
ーク５の出力データに応じて、前述した実施例構成を使
い分けるようにしたものである。まず、現在のハードウ
エアの状態を表すデータの出力ラインは請求項１記載の
発明とし、単に表示手段８を接続した構成とされてい
る。また、入力データと出力データと教師データ（と残
差データ）との出力ラインは請求項４記載の発明とし、
ＲＡＭ１７を並列的に接続するとともに表示手段８を接
続した構成とされる。さらに、実行回数を表すデータの
出力ラインは請求項３及び４記載の発明とし、レジスタ
１５、ＲＡＭ１７及び表示手段１２を接続した構成とさ
れている。

【００３０】このような構成によれば、ハードウエアの
状態は表示手段８で常に表示される。入力データと出力
データと教師データと残差データ、さらには実行回数デ
ータは、ニューラルネットワーク演算中も演算後も適宜
表示される。また、実行回数データの表示は例えば１０
回置きに間引いて表示される。

【００３１】このようにして、本実施例によれば、出力
情報の内容に応じた融通性の高い表示形態がとれるもの
となる。よって、利用形態によっては、図６に示すよう
な組合せ形態に限らず、利用者の用途に応じて、適宜変
更組替えし得る。

【００３２】

【発明の効果】請求項１記載の発明によれば、信号処理
回路網の各出力に対して表示手段を接続したので、装置
全体の出力に要する時間を短縮させることができ、特
に、スタンドアロン型のものであれば、この表示手段に
モニタ機能を持たせることもできる。

【００３３】また、請求項２記載の発明によれば、表示
手段だけでなく、記憶手段も信号処理回路網の各出力に
対して接続するようにしたので、出力を間引くとか一旦
記憶するとか、出力状態を制御し得るものとなり、よっ
て、出力データの種類により表示方法を選択切換えし得
る等、融通性を持たせることができ、より利用者の使い
やすい表示を行わせることができる。

【００３４】特に、請求項３記載の発明によれば、記憶
手段を出力信号の流れに対して直列に接続したので、出
力を間引いて表示手段で表示させる、といった対応も可
能となり、観察者の目の応答に合わせた表示が可能とな
る。

【００３５】また、請求項４記載の発明によれば、記憶
手段を出力信号の流れに対して並列に接続したので、全
ての処理が終わった後で再び演算経過を見るといった対
応も可能となり、特に出力が高速で変化するような場合
に便利な表示形態をとり得るものとなる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示すブロック構成図で
ある。

【図２】本発明の第二の実施例を示すブロック構成図で
ある。

【図３】本発明の第三の実施例を示すブロック構成図で
ある。

【図４】本発明の第四の実施例を示すブロック構成図で
ある。

【図５】本発明の第五の実施例を示すブロック構成図で
ある。

【図６】本発明の第六の実施例を示すブロック構成図で
ある。

【図７】従来例を示すブロック構成図である。

【符号の説明】

５ 信号処理回路網 ８，１２，１４ 表示手段 １５，１７ 記憶手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 神経回路を模倣した複数個のニューロン
   を各ニューロン間に個別の結合強さを持たせて網状に接
   続して信号処理回路網を形成し、各ニューロンから他の
   ニューロンの出力値と両者間の結合強さとの積の総和を
   出力させるようにした信号処理装置において、前記信号
   処理回路網の各出力に対して表示手段を接続したことを
   特徴とする信号処理装置。
2. 【請求項２】 神経回路を模倣した複数個のニューロン
   を各ニューロン間に個別の結合強さを持たせて網状に接
   続して信号処理回路網を形成し、各ニューロンから他の
   ニューロンの出力値と両者間の結合強さとの積の総和を
   出力させるようにした信号処理装置において、前記信号
   処理回路網の各出力に対して記憶手段と表示手段とを接
   続したことを特徴とする信号処理装置。
3. 【請求項３】 記憶手段を出力信号の流れに対して直列
   に接続したことを特徴とする請求項２記載の信号処理装
   置。
4. 【請求項４】 記憶手段を出力信号の流れに対して並列
   に接続したことを特徴とする請求項２記載の信号処理装
   置。