JPH06342801A - High-speed bipolar transistor and its manufacture - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000000034 method Methods 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 12
- 238000007740 vapor deposition Methods 0.000 claims description 11
- 229920001296 polysiloxane Polymers 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 230000007704 transition Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 108
- 238000010586 diagram Methods 0.000 description 17
- 150000002500 ions Chemical class 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ベース電極をポリシリ
コーン膜でエピタキシャル層内に形成してこれをポリシ
リコーンベース電極とし、このポリシリコーンベース電
極の下部には厚い酸化膜を形成してコレクタ領域とベー
ス領域とに分離し、ポリシリコーンベース電極から外因
性（外部）ベース領域を横方向に拡散して形成した構造
を有する高速バイポーラトランジスタ及びその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a collector electrode formed by forming a base electrode with a polysilicone film in an epitaxial layer to form a polysilicone base electrode, and forming a thick oxide film under the polysilicone base electrode. The present invention relates to a high-speed bipolar transistor having a structure formed by laterally diffusing an extrinsic (exterior) base region from a polysilicone base electrode, which is divided into a region and a base region, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】図３は従来の高速バイポーラトランジス
タを示す断面図であって、シリコーン基板５１上には埋
没層５２とエピタキシャル層５３とが形成されており、
外因性ベース領域５５とコレクタ領域５６とはフィール
ド酸化膜５７により分離されており、フィールド酸化膜
５７の下部にはチャンネルストップ領域５８が形成され
ている。符号５４はエミッタ領域を示す。2. Description of the Related Art FIG. 3 is a sectional view showing a conventional high speed bipolar transistor, in which a buried layer 52 and an epitaxial layer 53 are formed on a silicone substrate 51.
The extrinsic base region 55 and the collector region 56 are separated by a field oxide film 57, and a channel stop region 58 is formed below the field oxide film 57. Reference numeral 54 indicates an emitter region.
【０００３】一方、基板上にはそれぞれのポリシリコー
ン電極５９，６０，６１が形成されており、その上には
絶縁膜６５が形成されており、金属電極６２，６３，６
４はポリシリコーン電極５９，６０，６１と電気的接触
されて形成されている。On the other hand, polysilicon electrodes 59, 60 and 61 are formed on the substrate, and an insulating film 65 is formed thereon, and metal electrodes 62, 63 and 6 are formed.
4 is formed in electrical contact with the polysilicone electrodes 59, 60, 61.
【０００４】一般に、セルフン−アラインされたＮＰＮ
バイポーラトランジスタの高周波数ｆＴは次のような式
で示される。Generally, self-aligned NPN
The high frequency fT of the bipolar transistor is expressed by the following equation.
【０００５】[0005]
【数１】 前記式において、一般のセルフ−アラインされたＮＰＮ
トランジスタから高周波特性に及ぶ主な要素は、ベース
領域とコレクタ領域の間の接合容量ＣJBCと前記コレク
タ領域とベース領域との間の接合領域における転移時間
ＴCBDである。[Equation 1] In the above equation, a general self-aligned NPN
The main factors ranging from the transistor to the high frequency characteristics are the junction capacitance C JBC between the base region and the collector region and the transition time T CBD at the junction region between the collector region and the base region.
【０００６】一般的高速バイポーラトランジスタにおい
て、ベースの内部抵抗ｒｂｂ’を縮めるために外因性ベ
ース領域を高濃度に形成しなければならない。このよう
に外因性ベース領域を高濃度に形成することにより、ベ
ース領域とコレクタ領域との間の接合容量が相対的にふ
えて高周波特性に影響が及ぶことになる。In a general high speed bipolar transistor, the extrinsic base region must be formed in a high concentration in order to reduce the internal resistance rbb 'of the base. By forming the extrinsic base region at a high concentration in this way, the high frequency characteristics are affected by the relative increase in the junction capacitance between the base region and the collector region.
【０００７】また、高周波性能を向上させるために、エ
ピタキシャル層の厚さを薄く形成してコレクタ直列抵抗
を小さくしなければならない。このため、エピタキシャ
ル層の厚さを薄く形成すると、逆バイアス電圧により高
濃度の外因性ベース領域において空乏層が基板まで至る
リーチスルー（Reach through)現象が生じてトランジス
タの耐圧（Reach through limited breakdown voltage)
ＢＶCEDが減少するという問題点があった。Further, in order to improve the high frequency performance, it is necessary to reduce the collector series resistance by forming the epitaxial layer thin. Therefore, when the epitaxial layer is formed thin, a reach-through phenomenon that the depletion layer reaches the substrate in the high-concentration extrinsic base region occurs due to the reverse bias voltage, and the breakdown voltage of the transistor (Reach through limited breakdown voltage) occurs. )
There was a problem that BV CED decreased.
【０００８】[0008]
【発明が解決しようとする課題】本発明は、このような
点に鑑みてなされたものであり、その目的は、ベース電
極をポリシリコーン膜でエピタキシャル層内に形成して
これをポリシリコーンベース電極とし、このポリシリコ
ーンベース電極の下部に厚い酸化膜を形成してベース領
域とコレクタ領域とに分離することにより、高濃度の外
因性ベース領域によるリーチスルー現象を除去すること
ができ、それにより、同様のトランジスタの耐圧を得ら
れ、かつ、エピタキシャル層を薄く形成することができ
てコレクタ直列抵抗をへらし、外因性ベース領域とコレ
クタ領域との間の接合容量及び転移時間を減少させるこ
とができ、高周波特性を向上させることができる高速バ
イポーラトランジスタ及びその製造方法を提供すること
ができる。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and an object thereof is to form a base electrode with a polysilicone film in an epitaxial layer and to use the polysilicone base electrode. By forming a thick oxide film under the polysilicone base electrode and separating it into a base region and a collector region, it is possible to eliminate the reach-through phenomenon due to the high-concentration extrinsic base region. Similar breakdown voltage of the transistor can be obtained, and the epitaxial layer can be formed thin to reduce the collector series resistance, and the junction capacitance and transition time between the extrinsic base region and the collector region can be reduced. It is possible to provide a high speed bipolar transistor capable of improving high frequency characteristics and a method for manufacturing the same.
【０００９】[0009]
【課題を解決するための手段】前記目的を達成するため
の本発明の高速バイポーラトランジスタは、シリコーン
基板上に埋没層とエピタキシャル層とを形成し、素子間
の分離のためにフィールド酸化膜の下部にはチャンネル
ストップ領域を形成し、接触口を通じてそれぞれのポリ
シリコーン電極が金属電極と電気的接触している高速バ
イポーラトランジスタにおいて、ポリシリコーンベース
電極はエピタキシャル層内に形成し、ポリシリコーンベ
ース電極の下部には厚い酸化膜を形成してベース領域及
びコレクタ領域に分離し、ベース電極であるポリシリコ
ーン膜の上部には酸化膜を形成し、その上にはポリシリ
コーンになるエミッタ電極及びコレクタ電極がエミッタ
領域及びコレクタ領域と縦方向に接触し、ポリシリコー
ンベース電極は外因性ベース領域と横方向に接触してい
ることを特徴とする。To achieve the above object, a high speed bipolar transistor according to the present invention comprises a buried layer and an epitaxial layer formed on a silicon substrate, and a lower portion of a field oxide film for separating elements. In a high-speed bipolar transistor in which a channel stop region is formed in each of the polysilicon electrodes, and each polysilicon electrode is in electrical contact with the metal electrode through the contact hole, the polysilicon base electrode is formed in the epitaxial layer and the bottom of the polysilicon base electrode is formed. A thick oxide film is formed on the base to separate it into a base region and a collector region, an oxide film is formed on the upper part of the polysilicon film which is the base electrode, and the emitter electrode and collector electrode which become polysilicone are formed on the oxide film. Vertical contact with the region and the collector region, with the polysilicone base electrode outside It characterized in that in contact with the sexual base region and laterally.
【００１０】本発明の高速バイポーラトランジスタを製
造する方法は、シリコーン基板上に通常の埋没層形成工
程でＮ＋埋没層を形成し、Ｎ−エピタキシャル層を形成
する工程と、酸化膜と窒化膜とを形成した後、写真食刻
してフィールド酸化膜が形成される部位を露出させ、イ
オン注入した後、熱酸化工程を行なってフィールド酸化
膜とチャンネルストップ領域とを形成する工程と、酸化
膜を塗布し、感光性物質を塗布した後、写真食刻して開
口部を形成し、感光性物質をマスクとして開口部に不純
物をイオン注入し、熱処理工程を行いコレクタ領域を形
成する工程と、エピタキシャル層内に厚い酸化膜を形成
する工程と、ポリシリコーン膜を塗布した後、ポリシン
グ工程を行い平坦面を有するポリシリコーンベース電極
を形成する工程と、ベース領域を形成する工程と、Ｎ型
不純物をイオン注入し、熱拡散方法にてイオン注入され
た不純物を浸透させてエミッタ領域を形成する工程と、
写真食刻工程を通じてポリシリコーン膜を食刻してポリ
シリコーンエミッタ電極とポリシリコーンコレクタ電極
を形成する工程と、プラズマ蒸着法で酸化膜を基板全面
にかけて沈積させ、写真食刻工程を行いコレクタ電極、
ベース電極及びエミッタ電極が形成される部分を露出さ
せる工程と、金属配線工程を行い、エミッタ電極、ベー
ス電極及びコレクタ電極を形成する工程とからなること
を特徴とする。A method of manufacturing a high speed bipolar transistor of the present invention comprises a step of forming an N + buried layer on a silicone substrate by a normal buried layer forming step to form an N − epitaxial layer, an oxide film and a nitride film. After forming the film, photoetching is performed to expose the site where the field oxide film is formed, ion implantation is performed, and then a thermal oxidation process is performed to form the field oxide film and the channel stop region. After coating and applying a photosensitive material, photolithography is performed to form an opening, impurities are ion-implanted into the opening using the photosensitive material as a mask, a heat treatment step is performed to form a collector region, and an epitaxial process is performed. A step of forming a thick oxide film in the layer, and a step of applying a polysilicone film and then performing a polishing step to form a polysilicone base electrode having a flat surface. A step of forming a base region, a step of the N-type impurity ions are implanted by thermal diffusion method impregnated ion implanted impurity to form the emitter region,
A step of etching a polysilicone film through a photoetching process to form a polysilicone emitter electrode and a polysilicone collector electrode, and an oxide film is deposited over the entire surface of the substrate by a plasma deposition method, and a photoetching process is performed to form a collector electrode,
The method is characterized by including a step of exposing a portion where the base electrode and the emitter electrode are formed and a step of performing a metal wiring step to form the emitter electrode, the base electrode and the collector electrode.
【００１１】本発明の高速バイポーラトランジスタを製
造する方法において、厚い酸化膜を形成する工程は、酸
化膜上に低圧蒸着法で窒化膜を形成し、その上にプラズ
マ蒸着法で酸化膜を形成するステップと、酸化膜、窒化
膜及び酸化膜を順次食刻してパターンを形成するステッ
プと、ポリシリコーンベース電極が形成される部位のＮ
−エピタキシャル層を異方性食刻するステップと、基板
全面にかけて低圧蒸着法で窒化膜を沈積させるステップ
と、前記窒化膜を異方性に食刻して側壁窒化膜を形成す
るステップと、エピタキシャル層内に通常の熱酸化方法
で厚い酸化膜を形成するステップとからなることを特徴
とする。In the method of manufacturing a high speed bipolar transistor of the present invention, the step of forming a thick oxide film is to form a nitride film on the oxide film by a low pressure vapor deposition method and then form an oxide film on the same by a plasma vapor deposition method. A step of forming a pattern by sequentially etching an oxide film, a nitride film and an oxide film, and N of a portion where a polysilicone base electrode is formed.
Anisotropically etching the epitaxial layer, depositing a nitride film over the entire surface of the substrate by low pressure vapor deposition, anisotropically etching the nitride film to form a sidewall nitride film, epitaxially Forming a thick oxide film in the layer by a conventional thermal oxidation method.
【００１２】本発明の高速バイポーラトランジスタの製
造方法において、ベース領域を形成する工程は、ポリシ
リコーンベース電極を形成した後、基板全面にかけて不
純物をイオン注入するステップと、酸化膜を湿式食刻方
法で除去するステップと、ポリシリコーンベース電極上
に酸化膜を成長させるステップと、窒化膜とパッド酸化
膜とを除去するステップと、再び薄い酸化膜を成長させ
た後、Ｐ型不純物をイオン注入するステップと、酸化膜
を沈積させた後、異方性に食刻して側壁スペーサを形成
するステップと、基板全面にポリシリコーン膜を沈積さ
せるステップと、Ｐ型不純物をポリシリコーン膜にイオ
ン注入した後、拡散させて真性ベース領域と外因性ベー
ス領域とを形成するステップとからなることを特徴とす
る。In the method of manufacturing a high-speed bipolar transistor of the present invention, the step of forming the base region includes the steps of forming a polysilicone base electrode, ion-implanting impurities all over the substrate, and wet etching the oxide film. Removing, growing an oxide film on the polysilicone base electrode, removing the nitride film and the pad oxide film, growing a thin oxide film again, and then implanting P-type impurity ions After depositing an oxide film, anisotropically etching to form sidewall spacers, depositing a polysilicone film on the entire surface of the substrate, and ion implanting P-type impurities into the polysilicone film. , Diffusing to form an intrinsic base region and an extrinsic base region.
【００１３】[0013]
【実施例】以下、添付図面に基づいて本発明の実施例を
詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
【００１４】図１は、本発明の高速バイポーラトランジ
スタを示す断面図である。FIG. 1 is a sectional view showing a high speed bipolar transistor of the present invention.
【００１５】シリコーン基板１上に埋没層２とエピタキ
シャル層３とを形成し、ポリシリコーンベース電極は従
来とは異なり、エピタキシャル層３内に形成し、ポリシ
リコーンベース電極１９の下部に厚い酸化膜１７を形成
してベース領域２４，２５及びコレクタ領域１３に分離
し、素子間の分離のためにフィールド酸化膜８の下部に
はチャンネルストップ領域９を形成する。The buried layer 2 and the epitaxial layer 3 are formed on the silicone substrate 1, and the polysilicone base electrode is formed in the epitaxial layer 3 unlike the conventional case, and the thick oxide film 17 is formed under the polysilicone base electrode 19. Are formed to separate the base regions 24 and 25 and the collector region 13, and a channel stop region 9 is formed under the field oxide film 8 for isolation between elements.
【００１６】一方、ポリシリコーンベース電極１９の上
部に酸化膜２２を形成し、その上にはポリシリコーンに
なるエミッタ電極２７及びコレクタ電極２８をエミッタ
領域２６及びコレクタ領域１３と接触させて形成し、そ
の上には絶縁膜として酸化膜２９を形成し、また、その
上には接触口を通じてそれぞれのポリシリコーンベース
電極１９、ポリシリコーンエミッタ電極２７、ポリシリ
コーンコレクタ電極２８が金属電極３０．３１．３２と
電気的に接触するように形成している。On the other hand, an oxide film 22 is formed on the polysilicone base electrode 19, and an emitter electrode 27 and a collector electrode 28 to be polysilicone are formed thereon in contact with the emitter region 26 and the collector region 13. An oxide film 29 is formed thereon as an insulating film, and a metal electrode 30.31.32 is provided on each of the polysilicone base electrode 19, polysilicone emitter electrode 27, and polysilicone collector electrode 28 through contact holes. It is formed so as to make electrical contact with.
【００１７】図２は本発明の高速バイポーラトランジス
タの製造工程を示すものであって、これに基づいて本発
明の高速バイポーラトランジスタを製造する方法を詳細
に説明する。FIG. 2 shows a manufacturing process of the high speed bipolar transistor of the present invention, and a method of manufacturing the high speed bipolar transistor of the present invention will be described in detail based on the manufacturing process.
【００１８】図２Ａはシリコーン基板１上に通常の工程
で埋没層とエピタキシャル層とを形成する工程を示すも
のである。FIG. 2A shows a step of forming a buried layer and an epitaxial layer on a silicone substrate 1 by a usual process.
【００１９】比抵抗が１０乃至３０Ω・ｍであり、結晶
面が〈１００〉であるＰ型シリコーン基板１上に通常の
埋没層の形成工程でＮ＋埋没層２を形成した後、比抵抗
が0.３乃至0.５Ω・ｍであるＮ−エピタキシャル層３を
0.８乃至1.２μｍの厚さに形成する。After the N + buried layer 2 is formed in the usual buried layer forming process on the P-type silicone substrate 1 having a resistivity of 10 to 30 Ω · m and a crystal plane of <100>, the resistivity is N - epitaxial layer 3 having a thickness of 0.3 to 0.5 Ω · m
It is formed to a thickness of 0.8 to 1.2 μm.
【００２０】次に、通常の熱酸化工程でエピタキシャル
層３上に４００乃至８００Å程度の厚さに酸化膜４を形
成し、その上に低圧蒸着法ＬＰＣＶＤにて窒化膜５を１
０００Å乃至１５００Å程度の厚さに沈積させる。Next, an oxide film 4 having a thickness of about 400 to 800 Å is formed on the epitaxial layer 3 by a normal thermal oxidation process, and a nitride film 5 is formed on the oxide film 4 by LPCVD.
Deposit to a thickness of 000Å to 1500Å.
【００２１】図２Ｂは通常の写真工程でアグチブ領域以
外の領域すなわち、フィールド領域をオープンする工程
を示すものである。FIG. 2B shows a step of opening an area other than the active area, that is, a field area, by a normal photographic process.
【００２２】前記窒化膜５上に感光性物質を塗布した
後、フィールド領域に形成されている窒化膜５と酸化膜
４とを順次写真食刻してＮ−エピタキシャル層３を露出
させ、露出されたエピタキシャル層３を0.４乃至0.６μ
ｍ程度に食刻した後感光性物質を除去する。After coating the nitride film 5 with a photosensitive material, the nitride film 5 and the oxide film 4 formed in the field region are sequentially photo-etched to expose the N - epitaxial layer 3 and then exposed. Epitaxial layer 3 is 0.4 to 0.6μ
After etching to about m, the photosensitive material is removed.
【００２３】図２Ｃはチャンネルストップ領域を形成す
るための工程を示すものである。FIG. 2C shows a process for forming a channel stop region.
【００２４】基板全面にかけて再び感光性物質６を塗布
した後、写真食刻してチャンネルストップ領域が形成さ
れる部位のＮ−型エピタキシャル層３を露出させ、１５
乃至３０KeV のエネルギーで２乃至２０×１０１２ions
/cm２程度に硼素Ｂイオンをイオン注入してイオン注入
領域７を形成する。After coating the photosensitive material 6 again on the entire surface of the substrate, it is photolithographically exposed to expose the N -- type epitaxial layer 3 in the region where the channel stop region is formed, and
2 to 20 × 10 12 ions with energy of 30 to 30 KeV
Boron B ions are ion-implanted to about / cm 2 to form an ion-implanted region 7.
【００２５】図２Ｄを参照すると、前記感光性物質６を
除去した後、通常の熱酸化方法でフィールド酸化膜８を
８０００Å乃至１０００Åの厚さに成長させ、前記窒化
膜５と酸化膜４とを順次除去する。Referring to FIG. 2D, after the photosensitive material 6 is removed, a field oxide film 8 is grown to a thickness of 8000Å to 1000Å by a normal thermal oxidation method to remove the nitride film 5 and the oxide film 4. Remove sequentially.
【００２６】この時、酸化膜８の形成のための前記熱酸
化工程でイオン注入された硼素イオンが拡散されてチャ
ンネルストップ領域９が形成される。At this time, the boron ions implanted in the thermal oxidation process for forming the oxide film 8 are diffused to form the channel stop region 9.
【００２７】図２Ｅはコレクタ領域を形成するための工
程を示すものである。FIG. 2E shows a process for forming the collector region.
【００２８】まず、基板全面にかけて５００Å乃至８０
０Å程度の厚さに酸化膜１０を成長させ、その上に感光
性物質１１を塗布したあと、写真食刻してコレクタ領域
が形成される部位を露出させ、１乃至３×１０１５ions
/cm２のリンＰイオンを開口部１２を通じて８０乃至１
００KeV のエネルギーでイオン注入し、その後、通常の
熱処理工程を行い、コレクタ領域１３を形成する。First, 500Å to 80 over the entire surface of the substrate
An oxide film 10 is grown to a thickness of about 0Å, a photosensitive material 11 is applied on the oxide film 10, and photoetching is performed to expose a portion where a collector region is formed, so that 1 to 3 × 10 15 ions are formed.
80 to 1 of phosphorus P ions of / cm 2 through the opening 12
Ions are implanted with an energy of 00 KeV, and then a normal heat treatment process is performed to form a collector region 13.
【００２９】図２Ｆ乃至図２Ｊはエピタキシャル層３を
食刻してポリシリコーンベース電極を形成し、ポリシリ
コーンベース電極の下部に厚い酸化膜を形成するための
工程を示すものである。2F to 2J show a process for etching the epitaxial layer 3 to form a polysilicone base electrode and forming a thick oxide film under the polysilicone base electrode.
【００３０】まず、図２Ｆを参照すると、前記感光性物
質１１を除去した後、低圧蒸着法ＬＰＣＶＤで窒化膜１
４を前記酸化膜１０上に形成し、その上に通常の化学蒸
着法ＣＶＤで酸化膜１５を３０００Å乃至７０００Åの
厚さに形成する。First, referring to FIG. 2F, after removing the photosensitive material 11, the nitride film 1 is formed by low pressure vapor deposition LPCVD.
4 is formed on the oxide film 10, and an oxide film 15 is formed on the oxide film 10 to a thickness of 3000 Å to 7000 Å by a normal CVD method.
【００３１】次に、エミッタとベース領域とを分離する
ために通常の写真、食刻工程を行いパターンを形成する
ことにおいて、前記酸化膜１５上に感光性物質を塗布し
た後、酸化膜１５，窒化膜１４及び酸化膜１０を順次食
刻してパターンを形成し、感光性物質を除去する。Next, in order to separate the emitter and the base region, a conventional photo-etching process is performed to form a pattern. After coating a photosensitive material on the oxide film 15, the oxide film 15 is formed. The nitride film 14 and the oxide film 10 are sequentially etched to form a pattern, and the photosensitive material is removed.
【００３２】まず、図２Ｇを参照すると、酸化膜１５、
窒化膜１４及び酸化膜１０を食刻マスクとしてポリシリ
コーンベース電極が形成される部位のＮ−エピタキシャ
ル層３をほぼ0.６乃至0.８μｍ程度異方性食刻する。First, referring to FIG. 2G, the oxide film 15,
Using the nitride film 14 and the oxide film 10 as an etching mask, the N - epitaxial layer 3 in the portion where the polysilicone base electrode is formed is anisotropically etched by about 0.6 to 0.8 μm.
【００３３】図２Ｈに示すように、基板全面にかけて低
圧蒸着法で窒化膜１６を１０００Å乃至１５００Åの厚
さに沈積させ、前記窒化膜１６を異方性に食刻して図２
Ｉに示すように、側壁にだけ窒化膜１６′が残ることに
なる。As shown in FIG. 2H, a nitride film 16 is deposited on the entire surface of the substrate by a low pressure vapor deposition method to a thickness of 1000Å to 1500Å, and the nitride film 16 is anisotropically etched to form a thin film.
As shown by I, the nitride film 16 'remains only on the side wall.
【００３４】図２Ｊは外因性ベース領域のＦに酸化膜を
形成する工程であって、前記側壁窒化膜１６′をマスク
としてエピタキシャル層内に通常の熱酸化方法で厚い酸
化膜１７を７０００Å乃至９０００Å程度成長させる。FIG. 2J shows a step of forming an oxide film on the F of the extrinsic base region. A thick oxide film 17 is formed in the epitaxial layer by a conventional thermal oxidation method using the sidewall nitride film 16 'as a mask to a thickness of 7,000Å to 9000Å. Grow to a degree.
【００３５】この時、側壁窒化膜１６′により酸化膜１
７の成長が抑制されてエピタキシャル層３にだけ成長さ
れる。At this time, the oxide film 1 is formed by the sidewall nitride film 16 '.
7 is suppressed and grown only on the epitaxial layer 3.
【００３６】図２Ｋ及びＬはポリシリコーン層でベース
電極を形成する工程を示すものである。2K and 2L show a process of forming a base electrode with a polysilicone layer.
【００３７】まず、図２Ｋに示すように燐酸溶液を用い
て側壁窒化膜１６′を除去した後、低圧蒸着法でポリシ
リコーン膜１８を１００００Å乃至１５０００Åの厚さ
に沈積させる。First, as shown in FIG. 2K, after removing the side wall nitride film 16 'using a phosphoric acid solution, a polysilicone film 18 is deposited to a thickness of 10000Å to 15000Å by a low pressure vapor deposition method.
【００３８】図２Ｌは前記形成されたポリシリコーン膜
１８のポリシング（Polishing)工程であって、通常のポ
リシング工程を行い基板全面にかけて沈積されたポリシ
リコーン膜１８をポリシングすると平坦なポリシリコー
ンベース電極１９が得られる。FIG. 2L shows a polishing process of the formed polysilicone film 18. When the polysilicone film 18 deposited on the entire surface of the substrate is polished by a normal polishing process, a flat polysilicone base electrode 19 is formed. Is obtained.
【００３９】次に、ベース領域を形成するためのイオン
注入工程を行うことにおいて、硼素イオンを３０乃至４
０KeV のエネルギーで、５乃至６×１０１５ions/cm２
程度に基板全面にかけてイオン注入する。Next, in the ion implantation process for forming the base region, boron ions are added in an amount of 30-4.
5 to 6 × 10 15 ions / cm 2 at an energy of 0 KeV
Ions are implanted over the entire surface of the substrate.
【００４０】図２Ｍを参照すると、前記窒化膜１４上の
酸化膜１５を湿式食刻方法で除去した後、通常の熱酸化
方法で平坦面を有するポリシリコーンベース電極１９上
に酸化膜２０を３０００Å乃至５０００Åの厚さに形成
する。Referring to FIG. 2M, after the oxide film 15 on the nitride film 14 is removed by a wet etching method, an oxide film 20 of 3000 Å is formed on the polysilicone base electrode 19 having a flat surface by a normal thermal oxidation method. To a thickness of 5000 Å.
【００４１】この時、酸化膜２０は窒化膜１４により平
坦なポリシリコーンベース電極１９の上部及び側壁にだ
け形成される。At this time, the oxide film 20 is formed by the nitride film 14 only on the upper surface and side wall of the flat polysilicone base electrode 19.
【００４２】図２Ｎ及びＯは、平坦面を有するポリシリ
コーンベース電極１９の側壁に側壁酸化膜を形成する工
程を示すものである。2N and 2O show a step of forming a sidewall oxide film on the sidewall of the polysilicone base electrode 19 having a flat surface.
【００４３】まず、図２Ｎに示すに前記酸化膜２０を食
刻マスクとして燐酸溶液を用いて窒化膜１４を除去し、
通常の佛酸溶液で窒化膜１４の下部に形成されていたパ
ッド酸化膜１０も除去する。First, as shown in FIG. 2N, the oxide film 20 is used as an etching mask to remove the nitride film 14 using a phosphoric acid solution.
The pad oxide film 10 formed under the nitride film 14 is also removed with a normal oxalic acid solution.
【００４４】次に、図２Ｏに示すように、９００℃程度
で熱酸化膜２１を３００Å乃至５００Å程度の厚さに成
長させ、２５乃至３０KeV のエネルギーで１乃至１０×
１０１２ions/cm２程度の硼素イオンを基板全面にかけ
て注入する。Next, as shown in FIG. 2O, the thermal oxide film 21 is grown at a temperature of about 900 ° C. to a thickness of about 300 Å to 500 Å, and the energy of 25 to 30 KeV is applied to 1 to 10 ×.
Boron ions of about 10 12 ions / cm 2 are implanted over the entire surface of the substrate.
【００４５】図２Ｐを参照すると、イオン注入した後、
通常の化学蒸着法ＣＶＤで基板全面に酸化膜を沈積さ
せ、この酸化膜を異方性に食刻して前記平坦なポリシリ
コーンベース電極１９の側壁に側壁酸化膜２２を形成す
る。Referring to FIG. 2P, after ion implantation,
An oxide film is deposited on the entire surface of the substrate by ordinary chemical vapor deposition CVD, and the oxide film is anisotropically etched to form a sidewall oxide film 22 on the sidewall of the flat polysilicone base electrode 19.
【００４６】図２Ｑ及びＲはベース領域とエミッタ領域
とを形成するためのイオン注入工程を示すものである。2Q and 2R show an ion implantation process for forming a base region and an emitter region.
【００４７】まず、図２Ｑに示すように、基板全面にか
けて通常の低圧蒸着法ＬＰＣＶＤでポリシリコーン膜２
３を２０００Å乃至４０００Å程度の厚さに沈積させ、
硼素イオンを３０乃至４０KeV エネルギーで１乃至５×
１０１４ions/cm２程度にイオン注入する。First, as shown in FIG. 2Q, a polysilicon film 2 is formed on the entire surface of the substrate by a normal low pressure vapor deposition method LPCVD.
3 is deposited to a thickness of about 2000Å to 4000Å,
Boron ion at 1 to 5 × at 30 to 40 KeV energy
Ion implantation is performed at about 10 14 ions / cm 2 .
【００４８】イオン注入した後、９５０℃で拡散させて
シリコーン基板内に真性ベース領域２４及び外因性ベー
ス領域２５を形成する。After ion implantation, diffusion is performed at 950 ° C. to form an intrinsic base region 24 and an extrinsic base region 25 in the silicone substrate.
【００４９】図２Ｒを参照すると、前記ポリシリコーン
膜２３上に８０乃至１２０KeV エネルギーで５乃至１０
×１０１５ions/cm２程度の砒素Ａｓイオンをイオン注
入し、１０００℃程度で通常の熱拡散方法で浸透させて
バイポーラトランジスタのエミッタ領域２６、真性ベー
ス領域２４及び外因性ベース領域２５をそれぞれ最終に
形成する。Referring to FIG. 2R, 5 to 10 KeV energy of 80 to 120 KeV is applied on the polysilicon film 23.
Arsenic As ions of about × 10 15 ions / cm 2 are ion-implanted and permeated by a normal thermal diffusion method at about 1000 ° C. to finish the emitter region 26, intrinsic base region 24, and extrinsic base region 25 of the bipolar transistor, respectively. To form.
【００５０】図２Ｓを参照すると、写真食刻工程を通じ
てポリシリコーン膜２３を食刻してポリシリコーンエミ
ッタ電極２７とポリシリコーンコレクタ電極２８とを形
成する。Referring to FIG. 2S, the polysilicone film 23 is etched through a photolithography process to form a polysilicone emitter electrode 27 and a polysilicone collector electrode 28.
【００５１】次に、プラズマ蒸着法ＰＥＣＶＤで酸化膜
２９を基板全面にかけて３０００Å乃至５０００Å程度
の厚さに沈積させ、写真食刻工程を行いコレクタ、ベー
ス及びエミッタ電極が形成される部分の酸化膜を食刻し
てポリシリコーンを露出させる。Next, an oxide film 29 is deposited on the entire surface of the substrate by plasma vapor deposition PECVD to a thickness of about 3000 Å to 5000 Å, and a photo-etching process is performed to remove the oxide film on the portion where the collector, base and emitter electrodes are formed. Etch to expose polysilicone.
【００５２】通常の金属配線工程を行いエミッタ電極３
０、ベース電極３１及びコレクタ電極３２を形成する。The normal metal wiring process is performed and the emitter electrode 3
0, the base electrode 31, and the collector electrode 32 are formed.
【００５３】最終に、４００乃至４５０℃で３０乃至６
０分の間、アロイ（alloy)して本発明の高速バイポーラ
トランジスタの製造工程を完了する。Finally, 30 to 6 at 400 to 450 ° C.
During 0 minutes, the alloy is alloyed to complete the manufacturing process of the high speed bipolar transistor of the present invention.
【００５４】[0054]
【発明の効果】前記のような本発明によると、ポリシリ
コーン層でベース電極を形成し、このポリシリコーンベ
ース電極から不純物が横方向に拡散されて外因性ベース
領域を形成し、ポリシリコーンベース電極の下部に厚い
酸化膜を形成してベース領域とコレクタ領域とに分離す
ることにより、外因性ベース領域とコレクタ領域との間
の接合容量及び転移時間を減少させてトランジスタの高
周波特性を向上させることができ、高濃度の外因性ベー
ス領域によるリーチスルー現象を除去して高い耐圧が得
られ、これによって、同様の耐圧のトランジスタにおい
てエピタキシャル層の厚さをもっと薄くすることができ
て高速動作の特性を向上させることができる。According to the present invention as described above, a base electrode is formed of a polysilicone layer, and impurities are laterally diffused from the polysilicone base electrode to form an extrinsic base region. Forming a thick oxide film underneath to separate the base region and the collector region to reduce the junction capacitance between the extrinsic base region and the collector region and the transition time to improve the high frequency characteristics of the transistor. It is possible to obtain a high breakdown voltage by removing the reach-through phenomenon due to the high-concentration extrinsic base region, which makes it possible to further reduce the thickness of the epitaxial layer in a transistor having a similar breakdown voltage and to achieve high-speed operation characteristics. Can be improved.
【図１】本発明の高速バイポーラトランジスタの断面図
である。FIG. 1 is a cross-sectional view of a high speed bipolar transistor of the present invention.
【図２Ａ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2A is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｂ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2B is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｃ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2C is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｄ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2D is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｅ】本発明の高速バイポーラトランジスタの断面
図である。FIG. 2E is a cross-sectional view of a high speed bipolar transistor of the present invention.
【図２Ｆ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2F is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｇ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2G is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｈ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2H is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｉ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2I is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｊ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2J is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｋ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2K is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｌ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2L is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｍ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2M is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｎ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2N is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｏ】本発明の高速バイポーラトランジスタの断面
図である。FIG. 2O is a cross-sectional view of a high speed bipolar transistor of the present invention.
【図２Ｐ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2P is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｑ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2Q is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｒ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2R is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図２Ｓ】本発明の高速バイポーラトランジスタの製造
工程図である。FIG. 2S is a manufacturing process diagram of a high-speed bipolar transistor of the present invention.
【図３】従来の高速バイポーラトランジスタの断面図で
ある。FIG. 3 is a cross-sectional view of a conventional high speed bipolar transistor.
１ シリコーン基板 ２ Ｎ+ 埋没層 ３ Ｎ- エピタキシャル層 ４，１５，２０，２１，２９ 酸化膜 ５，１４，１６ 窒化膜 ６，１１ 感光性物質 ７ イオン注入領域 ８ フィールド酸化膜 ９ チャンネルストップ領域 １０ パッド酸化膜 １２ 開口部 １３ コレクタ領域 １７ 厚い酸化膜 １８，２３ ポリシリコーン膜 １９，２７，２８ ポリシリコーンベース、エミッタ及
びコレクタ電極 ２２ 側壁酸化膜 ２４，２５ 真性ベース及び外因性ベース領域 ２６ エミッタ領域 ３０，３１，３２ エミッタ、ベース及びコレクタ電極1 Silicone Substrate 2 N + Buried Layer 3 N- Epitaxial Layer 4,15,20,21,29 Oxide Film 5,14,16 Nitride Film 6,11 Photosensitive Material 7 Ion Implantation Area 8 Field Oxide Film 9 Channel Stop Area 10 Pad oxide film 12 Opening part 13 Collector region 17 Thick oxide film 18,23 Polysilicone film 19,27,28 Polysilicone base, emitter and collector electrode 22 Side wall oxide film 24,25 Intrinsic base and extrinsic base region 26 Emitter region 30 , 31, 32 Emitter, base and collector electrodes
Claims (7)
ャル層とを形成し、素子間の分離のためにフィールド酸
化膜の下部にはチャンネルストップ領域を形成し、接触
口を通じてそれぞれのポリシリコーン電極が金属電極と
電気的接触している高速バイポーラトランジスタにおい
て、 ポリシリコーンベース電極１９はエピタキシャル層３内
に形成し、ベース電極であるポリシリコーン１９の下部
には厚い酸化膜１７を形成してベース領域２４，２５及
びコレクタ領域１３に分離し、ベース電極であるポリシ
リコーン膜１９の上部には酸化膜２１を形成し、その上
にはポリシリコーンになるエミッタ電極２７及びコレク
タ電極２８がエミッタ領域２６及びコレクタ領域１３と
縦方向に接触し、ポリシリコーンベース電極１９は外因
性ベース領域２５と横方向に接触していることを特徴と
する高速バイポーラトランジスタ。1. A buried layer and an epitaxial layer are formed on a silicone substrate, and a channel stop region is formed under a field oxide film for isolation between devices, and each polysilicone electrode is formed of a metal through a contact hole. In a high speed bipolar transistor in electrical contact with an electrode, a polysilicone base electrode 19 is formed in the epitaxial layer 3 and a thick oxide film 17 is formed underneath the base electrode polysilicone 19 to form a base region 24, 25 and a collector region 13 are separated, and an oxide film 21 is formed on the polysilicon film 19 which is a base electrode, and an emitter electrode 27 and a collector electrode 28 which become polysilicon are formed on the oxide film 21. 13 in vertical contact with the polysilicone base electrode 19 in the extrinsic base region. Speed bipolar transistor, characterized in that in contact with the 5 and laterally.
工程でＮ+ 埋没層２を形成し、Ｎ− エピタキシャル層
３を形成する工程と、 酸化膜４と窒化膜５とを形成した後、写真食刻してフィ
ールド酸化膜が形成される部位を露出させ、イオン注入
した後、熱酸化工程を行なってフィールド酸化膜８とチ
ャンネルストップ領域９とを形成する工程と、 酸化膜１０を成長させ、感光性物質１１を塗布した後、
写真食刻して開口部１２を形成し、感光性物質１１をマ
スクとして開口部１２に不純物をイオン注入し、熱処理
工程を行いコレクタ領域１３を形成する工程と、 エピタキシャル層３内に厚い酸化膜１７を形成する工程
と、 ポリシリコーン膜１８を沈積した後、ポリシング工程を
行い平坦面を有するポリシリコーンベース電極１９を形
成する工程と、 ベース領域を形成する工程と、 ポリシリコーン膜２３上にＮ型不純物をイオン注入した
後、熱拡散方法にて浸透させてエミッタ領域２６を形成
する工程と、 写真食刻工程を通じてポリシリコーン膜２３を食刻して
ポリシリコーンエミッタ電極２７とポリシリコーンコレ
クタ電極２８とを形成する工程と、 プラズマ蒸着法ＰＡＣＶＤで酸化膜２９を基板全面にか
けて沈積させ、写真食刻工程を行いコレクタ電極、ベー
ス電極及びエミッタ電極が形成される部分を露出させる
工程と、 金属配線工程を行い、エミッタ電極３０、ベース電極３
１及びコレクタ電極３２を形成する工程と、 からなることを特徴とする高速バイポーラトランジスタ
の製造方法。2. A step of forming an N + buried layer 2 and an N − epitaxial layer 3 on a silicone substrate 1 by a normal buried layer forming step, and after forming an oxide film 4 and a nitride film 5. After photoetching to expose the site where the field oxide film is formed, and after ion implantation, a step of performing a thermal oxidation process to form the field oxide film 8 and the channel stop region 9 and growing the oxide film 10 are performed. , After applying the photosensitive material 11,
A step of forming an opening 12 by photolithography, ion-implanting impurities into the opening 12 using the photosensitive material 11 as a mask, and performing a heat treatment step to form a collector region 13, and a thick oxide film in the epitaxial layer 3. 17, a step of forming a polysilicone film 18 after depositing a polysilicone film 18, a step of forming a polysilicone base electrode 19 having a flat surface by a polishing step, a step of forming a base region, and a step of forming N on the polysilicone film 23. Type impurities are ion-implanted and then permeated by a thermal diffusion method to form the emitter region 26, and the polysilicon film 23 is etched by a photo-etching process to form a polysilicon emitter electrode 27 and a polysilicon collector electrode 28. And a step of forming an oxide film 29 over the entire surface of the substrate by plasma vapor deposition PACVD, and a photo-etching step is performed. There collector electrode, exposing a portion of the base electrode and the emitter electrode is formed, performs a metal wiring process, the emitter electrode 30, base electrode 3
1 and a step of forming the collector electrode 32.
成するステップと、 酸化膜１５、窒化膜１４及び酸化膜１０を順次食刻して
パターンを形成するステップと、 ポリシリコーンベース電極が形成される部位のＮー エピ
タキシャル層３を異方性食刻するステップと、 基板全面にかけて低圧蒸着法で窒化膜１６を沈積させる
ステップと、 前記窒化膜１６を異方性に食刻して側壁窒化膜１６′を
形成するステップと、 エピタキシャル層内に通常の熱酸化方法で厚い酸化膜１
７を形成するステップと、 からなることを特徴とする、請求項２に記載の高速バイ
ポーラトランジスタの製造方法。3. The step of forming the thick oxide film 17 includes a step of forming a nitride film 14 on the oxide film 10 by low pressure vapor deposition LPCVD, and a step of sequentially etching the oxide film 15, the nitride film 14 and the oxide film 10. Engraving to form a pattern, anisotropically etching the N-epitaxial layer 3 in the region where the poly-silicone base electrode is formed, and depositing the nitride film 16 on the entire surface of the substrate by low pressure vapor deposition. Anisotropically etching the nitride film 16 to form a sidewall nitride film 16 ', and forming a thick oxide film 1 in the epitaxial layer by a conventional thermal oxidation method.
7. The method for manufacturing a high speed bipolar transistor according to claim 2, further comprising the step of forming 7.
キシャル層３内にだけ酸化膜１７が形成されるようにす
ることを特徴とする、請求項３に記載の高速バイポーラ
トランジスタの製造方法。4. The method of manufacturing a high speed bipolar transistor according to claim 3, wherein the oxide film 17 is formed only in the epitaxial layer 3 by using the sidewall nitride film 16 'as a mask.
にかけて不純物をイオン注入するステップと、 酸化膜１５を湿式食刻方法で除去するステップと、 ポリシリコーンベース電極１９上に酸化膜２０を成長さ
せるステップと、 窒化膜１４とパッド酸化膜１０とを除去するステップ
と、 再び薄い酸化膜２１を成長させた後、Ｐ型不純物をイオ
ン注入するステップと、 酸化膜を沈積させた後、異方性に食刻して側壁スペーサ
２２を形成するステップと、 基板全面にポリシリコーン膜２３を沈積させるステップ
と、 不純物をポリシリコーン膜２３にイオン注入した後、拡
散させて真性（intrinsic)ベース領域２４と外因性（ex
trinsic)ベース領域２５とを形成するステップと、 からなることを特徴とする、請求項２に記載の高速バイ
ポーラトランジスタの製造方法。5. The step of forming a base region includes the steps of forming a polysilicone base electrode 19 and then ion-implanting impurities over the entire surface of the substrate; removing the oxide film 15 by a wet etching method; A step of growing an oxide film 20 on the base electrode 19, a step of removing the nitride film 14 and the pad oxide film 10, a step of growing a thin oxide film 21 again and then ion-implanting a P-type impurity, After depositing the oxide film, anisotropically etching to form the sidewall spacers 22, depositing the polysilicone film 23 on the entire surface of the substrate, and after implanting impurities into the polysilicone film 23, Diffuse to the intrinsic base region 24 and extrinsic (ex
trinsic) base region 25 is formed, and the high-speed bipolar transistor manufacturing method according to claim 2, further comprising:
０がポリシリコーンベース電極１９の上部及び側壁にだ
け形成されるようにすることを特徴とする、請求項５に
記載の高速バイポーラトランジスタの製造方法。6. The oxide film 2 using the nitride film 14 as a mask.
The method for manufacturing a high speed bipolar transistor according to claim 5, wherein 0 is formed only on the top and side walls of the polysilicone base electrode 19.
食刻の際、酸化膜２０を食刻マスクとすることを特徴と
する、請求項５に記載の高速バイポーラトランジスタの
製造方法。7. The method according to claim 5, wherein the oxide film 20 is used as an etching mask when the nitride film 14 and the pad oxide film 10 are etched.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1990P14093 | 1990-09-06 | ||
| KR1019900014093A KR920007211A (en) | 1990-09-06 | 1990-09-06 | High speed bipolar transistor and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342801A true JPH06342801A (en) | 1994-12-13 |
Family
ID=19303325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144102A Pending JPH06342801A (en) | 1990-09-06 | 1991-05-21 | High-speed bipolar transistor and its manufacture |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH06342801A (en) |
| KR (1) | KR920007211A (en) |
| FR (1) | FR2666685A1 (en) |
| GB (1) | GB2247778A (en) |
| IT (1) | IT1244329B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5986326A (en) * | 1997-06-27 | 1999-11-16 | Nec Corporation | Semiconductor device with microwave bipolar transistor |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164262A (en) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | Semiconductor device |
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- 1990-09-06 KR KR1019900014093A patent/KR920007211A/en not_active Application Discontinuation
- 1990-12-13 IT IT02236890A patent/IT1244329B/en active IP Right Grant
- 1990-12-14 GB GB9027182A patent/GB2247778A/en not_active Withdrawn
- 1990-12-24 FR FR9016242A patent/FR2666685A1/en active Pending
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1991
- 1991-05-21 JP JP3144102A patent/JPH06342801A/en active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| KR920007211A (en) | 1992-04-28 |
| GB2247778A (en) | 1992-03-11 |
| FR2666685A1 (en) | 1992-03-13 |
| GB9027182D0 (en) | 1991-02-06 |
| IT1244329B (en) | 1994-07-08 |
| IT9022368A1 (en) | 1992-03-07 |
| IT9022368A0 (en) | 1990-12-13 |
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