JPH06338514A - 半導体装置 - Google Patents
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- JPH06338514A JPH06338514A JP12945393A JP12945393A JPH06338514A JP H06338514 A JPH06338514 A JP H06338514A JP 12945393 A JP12945393 A JP 12945393A JP 12945393 A JP12945393 A JP 12945393A JP H06338514 A JPH06338514 A JP H06338514A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】
【目的】 高温逆バイアス（ＢＴ）試験においても耐圧
の劣化を生じ難い、高信頼性を有する高耐圧Ｐ基板型半
導体装置を提供する。 【構成】 Ｐ型の半導体基板１にＮ型の素子拡散領域お
よび該素子拡散領域の周囲の前記Ｐ型基板表面に該素子
拡散領域を取囲むＮ型のガードリング領域５を備えた半
導体装置において、前記コレクタ領域４の表面に基板濃
度より高い濃度の同型の不純物層１５を備える。
の劣化を生じ難い、高信頼性を有する高耐圧Ｐ基板型半
導体装置を提供する。 【構成】 Ｐ型の半導体基板１にＮ型の素子拡散領域お
よび該素子拡散領域の周囲の前記Ｐ型基板表面に該素子
拡散領域を取囲むＮ型のガードリング領域５を備えた半
導体装置において、前記コレクタ領域４の表面に基板濃
度より高い濃度の同型の不純物層１５を備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
ＰＮＰ型の高耐圧プレーナトランジスタ等のＰ基板型高
耐圧半導体装置に関する。
ＰＮＰ型の高耐圧プレーナトランジスタ等のＰ基板型高
耐圧半導体装置に関する。
【０００２】
【従来の技術】従来の高耐圧プレーナトランジスタの構
造の一例が、例えば特公平１−３９６５８号公報に開示
されている。図５は、係る公報に開示されたＮＰＮ型の
高耐圧プレーナトランジスタの構造を示す（Ａ）は断面
図であり、（Ｂ）は平面図である。
造の一例が、例えば特公平１−３９６５８号公報に開示
されている。図５は、係る公報に開示されたＮＰＮ型の
高耐圧プレーナトランジスタの構造を示す（Ａ）は断面
図であり、（Ｂ）は平面図である。
【０００３】Ｎ型のシリコン半導体基板１にはＰ型のベ
ース領域２及びベース領域２を取り囲むようにガードリ
ング領域５が形成されている。Ｐ型のベース領域２に
は、Ｎ + 型のエミッタ領域３が設けられ、エミッタ領域
３はエミッタ電極９とオーミック接触している。ベース
領域２はアルミ蒸着膜からなるベース電極８とオーミッ
ク接触している。コレクタ領域４の表面には、酸化膜６
が成長されており、コレクタ領域４の酸化膜６上にはシ
リコン窒化膜７が被着されている。シリコン窒化膜の表
面はＣＶＤ酸化膜で被服されている。チップの表面に
は、Ｎ+ 型のチャネルストップ領域１１が設けられ、ア
ルミ蒸着膜からなるシールド電極１０がチャネルストッ
プ領域１１にオーミック接触している。
ース領域２及びベース領域２を取り囲むようにガードリ
ング領域５が形成されている。Ｐ型のベース領域２に
は、Ｎ + 型のエミッタ領域３が設けられ、エミッタ領域
３はエミッタ電極９とオーミック接触している。ベース
領域２はアルミ蒸着膜からなるベース電極８とオーミッ
ク接触している。コレクタ領域４の表面には、酸化膜６
が成長されており、コレクタ領域４の酸化膜６上にはシ
リコン窒化膜７が被着されている。シリコン窒化膜の表
面はＣＶＤ酸化膜で被服されている。チップの表面に
は、Ｎ+ 型のチャネルストップ領域１１が設けられ、ア
ルミ蒸着膜からなるシールド電極１０がチャネルストッ
プ領域１１にオーミック接触している。
【０００４】係る構成においてガードリング領域５は、
逆バイアス時の空乏層を均等に広がらせて高耐圧を得る
ためのものである。コレクタ領域４上の酸化膜６に設け
られたシリコン窒化膜７は、その緻密性から酸化膜６の
ピンホールによるＮ+ 型不純物の拡散を完全に防止する
ためのものである。又、シリコン窒化膜７により、Ｎａ
+ イオン等の汚染による界面の不安定性を抑えられ、空
乏層の均一な広がりを実現できる。従って、コレクタ・
ベース間耐圧およびリーク電流の劣化を防止でき、高耐
圧プレーナ型トランジスタを安定に量産できる。
逆バイアス時の空乏層を均等に広がらせて高耐圧を得る
ためのものである。コレクタ領域４上の酸化膜６に設け
られたシリコン窒化膜７は、その緻密性から酸化膜６の
ピンホールによるＮ+ 型不純物の拡散を完全に防止する
ためのものである。又、シリコン窒化膜７により、Ｎａ
+ イオン等の汚染による界面の不安定性を抑えられ、空
乏層の均一な広がりを実現できる。従って、コレクタ・
ベース間耐圧およびリーク電流の劣化を防止でき、高耐
圧プレーナ型トランジスタを安定に量産できる。
【０００５】
【発明が解決しようとする課題】ＮＰＮ型の高耐圧プレ
ーナトランジスタは、上述の構造で良好な高耐圧特性が
得られる。しかしながら、ＰＮＰ型のトランジスタで
は、上述の構造を適用しても必ずしも良好な高耐圧特性
が得られない。製造直後の測定では設計値どおりの耐圧
が得られるものの、経時変化を確認するための試験、例
えば高温逆バイアス試験（ＢＴ）を行うと、耐圧の劣化
が著しく、信頼性に乏しいものとなる。これは、ＰＮＰ
型トランジスタの場合には、Ｐ型のコレクタ領域４の表
面にＮａ+ イオン等の可動イオンによって反転層が生
じ、この反転層が可動イオンの移動により状態が変化す
るためと考えられる。反転層は、逆バイアス時の空乏層
を過剰に広げる作用を有し、反転層の状態が変化すれば
当然空乏層の広がりにも影響を与える。
ーナトランジスタは、上述の構造で良好な高耐圧特性が
得られる。しかしながら、ＰＮＰ型のトランジスタで
は、上述の構造を適用しても必ずしも良好な高耐圧特性
が得られない。製造直後の測定では設計値どおりの耐圧
が得られるものの、経時変化を確認するための試験、例
えば高温逆バイアス試験（ＢＴ）を行うと、耐圧の劣化
が著しく、信頼性に乏しいものとなる。これは、ＰＮＰ
型トランジスタの場合には、Ｐ型のコレクタ領域４の表
面にＮａ+ イオン等の可動イオンによって反転層が生
じ、この反転層が可動イオンの移動により状態が変化す
るためと考えられる。反転層は、逆バイアス時の空乏層
を過剰に広げる作用を有し、反転層の状態が変化すれば
当然空乏層の広がりにも影響を与える。
【０００６】図４は、高温逆バイアス（ＢＴ）試験にお
ける可動イオンと反転層の移動を示す説明図である。高
温逆バイアス試験は、ＰＮＰトランジスタのコレクタ電
極１２に（−）電圧を、ベース電極８に（＋）電圧を印
加して、高温中に放置する試験である。
ける可動イオンと反転層の移動を示す説明図である。高
温逆バイアス試験は、ＰＮＰトランジスタのコレクタ電
極１２に（−）電圧を、ベース電極８に（＋）電圧を印
加して、高温中に放置する試験である。
【０００７】ところで、トランジスタのベース・コレク
タ間耐圧ＶCBO は、ＣＢ接合の拡散深さ、ガードリング
との距離および本数などで値が設計されている。即ち、
トランジスタの耐圧はＣＢ接合からコレクタ側へ広がる
空乏層の降伏電圧で決まり、その降伏電圧は電界集中が
生じる空乏層の湾曲部分で概ねその値が決まる。ＣＢ接
合のみの降伏電圧が例えば４００Ｖしかなく、このデバ
イスでそれ以上の耐圧を得るときは、逆バイアス電圧が
前記降伏電圧を越える直前に空乏層がガードリング５と
コレクタ４との空乏層に連結するような位置にガードリ
ング５を配置する設計とする。前記空乏層を連結するこ
とにより空乏層をコレクタ側へ一層広げることができ、
前記湾曲を緩和できるので前記ＣＢ接合だけの降伏電圧
より高い耐圧を得ることができる。より大きな耐圧を得
るときは、同様にガードリング５の本数を増加すること
になる。
タ間耐圧ＶCBO は、ＣＢ接合の拡散深さ、ガードリング
との距離および本数などで値が設計されている。即ち、
トランジスタの耐圧はＣＢ接合からコレクタ側へ広がる
空乏層の降伏電圧で決まり、その降伏電圧は電界集中が
生じる空乏層の湾曲部分で概ねその値が決まる。ＣＢ接
合のみの降伏電圧が例えば４００Ｖしかなく、このデバ
イスでそれ以上の耐圧を得るときは、逆バイアス電圧が
前記降伏電圧を越える直前に空乏層がガードリング５と
コレクタ４との空乏層に連結するような位置にガードリ
ング５を配置する設計とする。前記空乏層を連結するこ
とにより空乏層をコレクタ側へ一層広げることができ、
前記湾曲を緩和できるので前記ＣＢ接合だけの降伏電圧
より高い耐圧を得ることができる。より大きな耐圧を得
るときは、同様にガードリング５の本数を増加すること
になる。
【０００８】図４（Ａ）は、高温逆バイアス試験の初期
段階を示す。Ｎａ+ 、Ｃａ+ 等の可動イオン１３は酸化
膜６中に均等に存在する。コレクタ領域４の表面が理想
状態であると仮定すると、このトランジスタは上記設計
値どおりの耐圧を得ることができる。
段階を示す。Ｎａ+ 、Ｃａ+ 等の可動イオン１３は酸化
膜６中に均等に存在する。コレクタ領域４の表面が理想
状態であると仮定すると、このトランジスタは上記設計
値どおりの耐圧を得ることができる。
【０００９】しかしながら、高温逆バイアス（ＢＴ）試
験が進行すると、図４（Ｂ）に示すように、可動イオン
１３は、酸化膜６中において、コレクタ領域４との界面
側に移動してくる。これは、コククタ領域４が（−）側
にバイアスされているため、正電荷であるＮａ+ 、Ｋａ
+ イオン等の可動イオン１３がコレクタ領域４側に引き
寄せられるためである。可動イオン１３のコレクタ領域
４側への垂直方向の移動に伴い、コレクタ領域４に対す
る正電荷の影響が強くなるので、コレクタ領域４表面に
電子が引き寄せられてＮ型の反転層が形成される。Ｎ型
反転層は空乏層を広げる作用を有するので、ＣＢ接合か
ら広がる逆バイアス時の空乏層を過剰に広げることにな
る。このことは、ＣＢ接合からコレクタ領域４側に広が
った空乏層が設計値より低い電圧で隣りのガードリング
領域５の空乏層と連結することを意味し、最終的な耐圧
は空乏層がチャネルストップ領域１１まで達した時の空
乏層が持つ降伏電圧であるから、空乏層が過剰に拡がる
ことはトランジスタの耐圧が劣化することを意味する。
従って、例えば（Ａ）の理想状態で、コクレタ・ベース
間のＶCB耐圧が９００Ｖ程度あったものが、（Ｂ）の段
階では、ＶCB耐圧が６００Ｖ程度に低下する。
験が進行すると、図４（Ｂ）に示すように、可動イオン
１３は、酸化膜６中において、コレクタ領域４との界面
側に移動してくる。これは、コククタ領域４が（−）側
にバイアスされているため、正電荷であるＮａ+ 、Ｋａ
+ イオン等の可動イオン１３がコレクタ領域４側に引き
寄せられるためである。可動イオン１３のコレクタ領域
４側への垂直方向の移動に伴い、コレクタ領域４に対す
る正電荷の影響が強くなるので、コレクタ領域４表面に
電子が引き寄せられてＮ型の反転層が形成される。Ｎ型
反転層は空乏層を広げる作用を有するので、ＣＢ接合か
ら広がる逆バイアス時の空乏層を過剰に広げることにな
る。このことは、ＣＢ接合からコレクタ領域４側に広が
った空乏層が設計値より低い電圧で隣りのガードリング
領域５の空乏層と連結することを意味し、最終的な耐圧
は空乏層がチャネルストップ領域１１まで達した時の空
乏層が持つ降伏電圧であるから、空乏層が過剰に拡がる
ことはトランジスタの耐圧が劣化することを意味する。
従って、例えば（Ａ）の理想状態で、コクレタ・ベース
間のＶCB耐圧が９００Ｖ程度あったものが、（Ｂ）の段
階では、ＶCB耐圧が６００Ｖ程度に低下する。
【００１０】更に高温逆バイアス（ＢＴ）試験が進行す
ると、図４（Ｃ）に示すように、可動イオン１３は酸化
膜６中をチップ周辺部のシールド電極１０に向かって移
動する。これは、シールド電極１０側にコレクタ電極１
２と同様な（−）電圧が与えられるためである。図示す
るように、可動イオン１３がシールド電極１０側の酸化
膜６中に集中してくると、それだけ正電荷の影響が強く
なるので、Ｎ型の反転層１４の状態、特に空乏層に影響
を与えることができる強さが増大する。尚、図４（Ｂ）
（Ｃ）において、反転層１４を示す点線は反転層の広が
りを示すものではなく、前記空乏層に与えることのでき
る”影響力の強さ”を感覚的に表したものである。例え
ば初段のガードリング領域５で１００Ｖ、次段で１００
Ｖ、次段からチャネル領域１１までの距離で３００Ｖの
耐圧を分担させるというように、通常はチップの最外周
部が耐圧の分担比率が高い。その分担比率の最も高い領
域に対して反転層１４の影響力が最も大きくなるので、
トランジスタ自体の耐圧が著しく劣化する。例えば、Ｖ
CB耐圧は（Ｂ）において６００Ｖ程度に劣化したもの
が、（Ｃ）の段階においては、更に４５０Ｖ程度に劣化
する。
ると、図４（Ｃ）に示すように、可動イオン１３は酸化
膜６中をチップ周辺部のシールド電極１０に向かって移
動する。これは、シールド電極１０側にコレクタ電極１
２と同様な（−）電圧が与えられるためである。図示す
るように、可動イオン１３がシールド電極１０側の酸化
膜６中に集中してくると、それだけ正電荷の影響が強く
なるので、Ｎ型の反転層１４の状態、特に空乏層に影響
を与えることができる強さが増大する。尚、図４（Ｂ）
（Ｃ）において、反転層１４を示す点線は反転層の広が
りを示すものではなく、前記空乏層に与えることのでき
る”影響力の強さ”を感覚的に表したものである。例え
ば初段のガードリング領域５で１００Ｖ、次段で１００
Ｖ、次段からチャネル領域１１までの距離で３００Ｖの
耐圧を分担させるというように、通常はチップの最外周
部が耐圧の分担比率が高い。その分担比率の最も高い領
域に対して反転層１４の影響力が最も大きくなるので、
トランジスタ自体の耐圧が著しく劣化する。例えば、Ｖ
CB耐圧は（Ｂ）において６００Ｖ程度に劣化したもの
が、（Ｃ）の段階においては、更に４５０Ｖ程度に劣化
する。
【００１１】本発明は、係る従来技術の問題点に鑑み、
高温逆バイアス（ＢＴ）試験においても耐圧の劣化を生
じ難い、高信頼性を有する高耐圧Ｐ基板型半導体装置を
提供することを目的とする。
高温逆バイアス（ＢＴ）試験においても耐圧の劣化を生
じ難い、高信頼性を有する高耐圧Ｐ基板型半導体装置を
提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
Ｐ型の半導体基板にＰＮ接合を形成するＮ型の素子拡散
領域および該素子拡散領域の周囲の基板表面に該素子拡
散領域を囲むＮ型のガードリング領域を備えた半導体装
置において、前記ガードリング領域上の酸化膜には開口
部を備え、該開口部を介して前記ガードリング領域に接
触する金属電極とが配設され、該金属電極は前記酸化膜
上を前記素子拡散領域側に延在していることを特徴とす
る。
Ｐ型の半導体基板にＰＮ接合を形成するＮ型の素子拡散
領域および該素子拡散領域の周囲の基板表面に該素子拡
散領域を囲むＮ型のガードリング領域を備えた半導体装
置において、前記ガードリング領域上の酸化膜には開口
部を備え、該開口部を介して前記ガードリング領域に接
触する金属電極とが配設され、該金属電極は前記酸化膜
上を前記素子拡散領域側に延在していることを特徴とす
る。
【００１３】
【作用】コレクタ領域の表面に備えられた基板濃度より
高い濃度のＰ型の不純物層は、酸化膜中の可動イオンに
よって生じるＮ型の反転層を相殺する。即ち、本発明の
ＰＮＰ型高耐圧トランジスタにおいては、酸化膜中に正
電荷が存在してもＰ型不純物層によりコレクタ領域に反
転層が形成されない。従って、高温逆バイアス試験にお
いて、酸化膜中を可動イオンがまずコレクタ領域側界面
に移動し、次にチップの周辺部に移動するが、反転層が
形成されないため、空乏層の広がり方が変化しないの
で、耐圧の劣化という問題は起こらない。
高い濃度のＰ型の不純物層は、酸化膜中の可動イオンに
よって生じるＮ型の反転層を相殺する。即ち、本発明の
ＰＮＰ型高耐圧トランジスタにおいては、酸化膜中に正
電荷が存在してもＰ型不純物層によりコレクタ領域に反
転層が形成されない。従って、高温逆バイアス試験にお
いて、酸化膜中を可動イオンがまずコレクタ領域側界面
に移動し、次にチップの周辺部に移動するが、反転層が
形成されないため、空乏層の広がり方が変化しないの
で、耐圧の劣化という問題は起こらない。
【００１４】
【実施例】以下、本発明をＰＮＰトランジスタに適用し
た場合の第１の実施例、第２の実施例を添付図１乃至図
３を参照しながら説明する。
た場合の第１の実施例、第２の実施例を添付図１乃至図
３を参照しながら説明する。
【００１５】図１は本発明の一実施例のＰＮＰ型高耐圧
プレーナトランジスタの断面図であり、図２はそのチッ
プの１／４の平面図であり、チップ表面の各拡散領域の
パターンを示している。このＰＮＰ型高耐圧プレーナト
ランジスタは、Ｐ+ 型の半導体基板１にＰ- 型のコレク
タ領域４及びＮ型のベース領域２を備え、ベース領域に
Ｐ+ 型のエミッタ領域３が拡散により形成されている。
ベース領域２の周囲のＰ- 型のコレクタ領域４には、１
乃至数本のＮ型のガードリング領域５を備えている。ベ
ース領域２の周囲のコレクタ領域４の上は、シリコン酸
化膜、シリコン窒化膜７、シリコン酸化膜で覆われてい
る。シリコン窒化膜７は、ベース拡散直後に形成され、
本工程以降に酸化膜に新たな可動イオンが進入すること
を防止する。エミッタ電極９、ベース電極８、コレクタ
電極１２等の構成は、図４の従来の技術で説明した構成
と同様であり、同一部分には同一の符号を付してその説
明を省略する。
プレーナトランジスタの断面図であり、図２はそのチッ
プの１／４の平面図であり、チップ表面の各拡散領域の
パターンを示している。このＰＮＰ型高耐圧プレーナト
ランジスタは、Ｐ+ 型の半導体基板１にＰ- 型のコレク
タ領域４及びＮ型のベース領域２を備え、ベース領域に
Ｐ+ 型のエミッタ領域３が拡散により形成されている。
ベース領域２の周囲のＰ- 型のコレクタ領域４には、１
乃至数本のＮ型のガードリング領域５を備えている。ベ
ース領域２の周囲のコレクタ領域４の上は、シリコン酸
化膜、シリコン窒化膜７、シリコン酸化膜で覆われてい
る。シリコン窒化膜７は、ベース拡散直後に形成され、
本工程以降に酸化膜に新たな可動イオンが進入すること
を防止する。エミッタ電極９、ベース電極８、コレクタ
電極１２等の構成は、図４の従来の技術で説明した構成
と同様であり、同一部分には同一の符号を付してその説
明を省略する。
【００１６】該ＰＮＰトランジスタのベース領域２はコ
レクタ領域４の表面から拡散により形成されており、拡
散に伴う横方向拡散によってコレクタ・ベース間のＰＮ
接合はある曲率を持って湾曲する。この曲率によりガー
ドリング領域５がない状態でのＣＢ接合の耐圧（雪崩降
伏電圧）が概ね決定される。従って、前記ベース領域２
の拡散深さは前記ＣＢ接合の耐圧の目標値に応じた拡散
深さで設計され、例えばベース領域の拡散深さを１２μ
とすれば前記ＣＢ接合耐圧を４００Ｖ程度にできる。
レクタ領域４の表面から拡散により形成されており、拡
散に伴う横方向拡散によってコレクタ・ベース間のＰＮ
接合はある曲率を持って湾曲する。この曲率によりガー
ドリング領域５がない状態でのＣＢ接合の耐圧（雪崩降
伏電圧）が概ね決定される。従って、前記ベース領域２
の拡散深さは前記ＣＢ接合の耐圧の目標値に応じた拡散
深さで設計され、例えばベース領域の拡散深さを１２μ
とすれば前記ＣＢ接合耐圧を４００Ｖ程度にできる。
【００１７】一方、ガードリング領域５はＣＢ接合に４
００Ｖより少し低い逆バイアス電圧を印加した時に空乏
層が達する位置に配置してある。これによって、ＣＢ接
合の空乏層が降伏する直前に空乏層を外側へ拡大し、曲
率を緩和することによって耐圧を向上している。向上で
きる耐圧の値はガードリング領域５の拡散深さと幅に関
与する。ベース領域２とガードリング領域５との間隔を
約２５μとし、その幅を約３５μで形成すれば、前記Ｃ
Ｂ接合の耐圧を約１００Ｖ向上できる。同様にして次段
のガードリング領域５を間隔３５μ、幅３５μで形成し
てさらに約１００Ｖ増大させ、最終的にガードリング領
域５からチャネル領域１までの距離を約１５０μとして
さらに３００Ｖ向上させる。従って、最終的にこのトラ
ンジスタの耐圧ＶCBO は９００Ｖに設計される。
００Ｖより少し低い逆バイアス電圧を印加した時に空乏
層が達する位置に配置してある。これによって、ＣＢ接
合の空乏層が降伏する直前に空乏層を外側へ拡大し、曲
率を緩和することによって耐圧を向上している。向上で
きる耐圧の値はガードリング領域５の拡散深さと幅に関
与する。ベース領域２とガードリング領域５との間隔を
約２５μとし、その幅を約３５μで形成すれば、前記Ｃ
Ｂ接合の耐圧を約１００Ｖ向上できる。同様にして次段
のガードリング領域５を間隔３５μ、幅３５μで形成し
てさらに約１００Ｖ増大させ、最終的にガードリング領
域５からチャネル領域１までの距離を約１５０μとして
さらに３００Ｖ向上させる。従って、最終的にこのトラ
ンジスタの耐圧ＶCBO は９００Ｖに設計される。
【００１８】Ｎ型のベース領域２の周囲のＰ- 型コレク
タ領域４にはＮ型のガードリング領域５が備えられてお
り、コレクタ領域４の表面には基板濃度より高い同型
（Ｐ型）の浅い不純物層１５を備える。半導体基板１の
コレクタ領域４の基板濃度は、１０14／ｃｍ3 程度であ
るのに対して、Ｐ型不純物層１５の表面濃度は完成時で
１０15／ｃｍ3 程度である。Ｐ型不純物層１５は、ボロ
ンを基板表面に、例えば加速電圧４０ｋｅＶ、ドーズ量
１０12／ｃｍ2 でイオン注入し、ベース拡散でアニール
することにより深さ１〜数μの深さに形成されている。
タ領域４にはＮ型のガードリング領域５が備えられてお
り、コレクタ領域４の表面には基板濃度より高い同型
（Ｐ型）の浅い不純物層１５を備える。半導体基板１の
コレクタ領域４の基板濃度は、１０14／ｃｍ3 程度であ
るのに対して、Ｐ型不純物層１５の表面濃度は完成時で
１０15／ｃｍ3 程度である。Ｐ型不純物層１５は、ボロ
ンを基板表面に、例えば加速電圧４０ｋｅＶ、ドーズ量
１０12／ｃｍ2 でイオン注入し、ベース拡散でアニール
することにより深さ１〜数μの深さに形成されている。
【００１９】係る構成のトランジスタにおいては、ガー
ドリング領域５は、逆バイアス時の空乏層を均等に広が
らせて高耐圧を得ることは従来の技術と同様である。酸
化膜６中には正電荷を有する可動イオンが存在すること
は前述の通りであり、従来のＰＮＰ型高耐圧トランジス
タでは図４（Ｂ）に示すようにコレクタ領域４の表面に
はＮ型の反転層が生じていた。本実施例のトランジスタ
においては、基板表面にはＰ型不純物層１５を備えるの
で、正電荷によるＮ型の反転層は相殺され、反転層は生
じない。
ドリング領域５は、逆バイアス時の空乏層を均等に広が
らせて高耐圧を得ることは従来の技術と同様である。酸
化膜６中には正電荷を有する可動イオンが存在すること
は前述の通りであり、従来のＰＮＰ型高耐圧トランジス
タでは図４（Ｂ）に示すようにコレクタ領域４の表面に
はＮ型の反転層が生じていた。本実施例のトランジスタ
においては、基板表面にはＰ型不純物層１５を備えるの
で、正電荷によるＮ型の反転層は相殺され、反転層は生
じない。
【００２０】酸化膜中の可動イオンの濃度は製造技術に
よっても異なるが、一般に１０10〜１０11ａｔｏｍｓ／
ｃｍ3 であると考えられる。高温逆バイアス試験におい
て、酸化膜中の可動イオンがシリコン界面或いはチップ
の周辺部に移動しても、可動イオンの濃度は最大１０12
ａｔｏｍｓ／ｃｍ3 程度以上にはならないと考えられ
る。従って、高温逆バイアス試験において、酸化膜中を
正電荷を有する可動イオンがシリコン界面或いはチップ
周辺部に集中しても、この濃度で界面に与える電解を考
慮すると、１０15／ｃｍ3 程度の濃度のＰ型不純物層１
５によって可動イオンによる反転層は生じないものと考
えられる。反転層の変化が生じないので、逆バイアスを
印加したときの空乏層の広がりかたは初期状態から変化
せず、空乏層を過剰に拡大するという問題を生じない。
従って、高温逆バイアス試験においてコレクタ・ベース
間のＶCB耐圧或いはコレクタ・エミッタ間のＶCE耐圧
は、初期状態のまま変化しない。
よっても異なるが、一般に１０10〜１０11ａｔｏｍｓ／
ｃｍ3 であると考えられる。高温逆バイアス試験におい
て、酸化膜中の可動イオンがシリコン界面或いはチップ
の周辺部に移動しても、可動イオンの濃度は最大１０12
ａｔｏｍｓ／ｃｍ3 程度以上にはならないと考えられ
る。従って、高温逆バイアス試験において、酸化膜中を
正電荷を有する可動イオンがシリコン界面或いはチップ
周辺部に集中しても、この濃度で界面に与える電解を考
慮すると、１０15／ｃｍ3 程度の濃度のＰ型不純物層１
５によって可動イオンによる反転層は生じないものと考
えられる。反転層の変化が生じないので、逆バイアスを
印加したときの空乏層の広がりかたは初期状態から変化
せず、空乏層を過剰に拡大するという問題を生じない。
従って、高温逆バイアス試験においてコレクタ・ベース
間のＶCB耐圧或いはコレクタ・エミッタ間のＶCE耐圧
は、初期状態のまま変化しない。
【００２１】図３は、本発明の一実施例のＰＮＰ型高耐
圧プレーナトランジスタの製造方法を説明する各工程に
おける断面図である。以下に、本実施例のＰＮＰ型高耐
圧プレーナトランジスタの製造方法を説明する。まずＰ
+ 型半導体基板にＰ- 型エピタキシャル層を備えた半導
体基板１を準備する。次に、（Ａ）に図示するように半
導体基板１の表面に基板濃度よりも高い濃度のＰ型不純
物層１６をイオン注入により半導体基板１の全面に形成
する。以降の工程は通常のＰＮＰ型高耐圧プレーナトラ
ンジスタと同じである。基板表面を被覆する酸化膜をパ
ターニングして開口部を形成し、この開口部を通してリ
ンを拡散することにより（Ｂ）に示すようにＮ型のベー
ス領域２及びガードリング領域５を形成する。このＮ型
不純物の拡散により、基板全面に形成されたＰ型不純物
層１６はベース領域２、ガードリング領域５において打
ち消され、ガードリング・ベース間、ガードリング・ガ
ードリング間のコレクタ領域表面にのみＰ型不純物層１
５が形成される。そして、全面にシリコン窒化膜をＣＶ
Ｄ堆積し、これをパターニングしてシリコン窒化膜７を
形成する。この時ガードリング領域５の上部も除去す
る。全面をＣＶＤ酸化膜で被覆し、ベース領域２表面の
酸化膜に再度拡散用の開口部を設けて（Ｃ）に示すよう
に、ベース領域２及びチャネルストップ領域１１となる
高濃度Ｐ型領域が拡散により形成される。そして、半導
体基板表面のエミッタ電極、ベース電極等、半導体基板
１の裏面のコレクタ電極が形成されＰＮＰ型高耐圧プレ
ーナトランジスタが完成する。
圧プレーナトランジスタの製造方法を説明する各工程に
おける断面図である。以下に、本実施例のＰＮＰ型高耐
圧プレーナトランジスタの製造方法を説明する。まずＰ
+ 型半導体基板にＰ- 型エピタキシャル層を備えた半導
体基板１を準備する。次に、（Ａ）に図示するように半
導体基板１の表面に基板濃度よりも高い濃度のＰ型不純
物層１６をイオン注入により半導体基板１の全面に形成
する。以降の工程は通常のＰＮＰ型高耐圧プレーナトラ
ンジスタと同じである。基板表面を被覆する酸化膜をパ
ターニングして開口部を形成し、この開口部を通してリ
ンを拡散することにより（Ｂ）に示すようにＮ型のベー
ス領域２及びガードリング領域５を形成する。このＮ型
不純物の拡散により、基板全面に形成されたＰ型不純物
層１６はベース領域２、ガードリング領域５において打
ち消され、ガードリング・ベース間、ガードリング・ガ
ードリング間のコレクタ領域表面にのみＰ型不純物層１
５が形成される。そして、全面にシリコン窒化膜をＣＶ
Ｄ堆積し、これをパターニングしてシリコン窒化膜７を
形成する。この時ガードリング領域５の上部も除去す
る。全面をＣＶＤ酸化膜で被覆し、ベース領域２表面の
酸化膜に再度拡散用の開口部を設けて（Ｃ）に示すよう
に、ベース領域２及びチャネルストップ領域１１となる
高濃度Ｐ型領域が拡散により形成される。そして、半導
体基板表面のエミッタ電極、ベース電極等、半導体基板
１の裏面のコレクタ電極が形成されＰＮＰ型高耐圧プレ
ーナトランジスタが完成する。
【００２２】以上の実施例はＰＮＰ型トランジスタにつ
いて述べてきたが、ダイオード、パワーＭＯＳＦＥＴ、
ＩＧＢＴなどの、基板がＰ型となりガードリング領域を
有するデバイスにも適用可能である。例えばダイオード
の場合は、Ｐ型基板表面にベース領域と同様にカソード
領域を形成し、基板をアノードとして構成するもので、
カソード領域周辺のガードリング部分のＰ型不純物層１
６の構成は図１と同等である。
いて述べてきたが、ダイオード、パワーＭＯＳＦＥＴ、
ＩＧＢＴなどの、基板がＰ型となりガードリング領域を
有するデバイスにも適用可能である。例えばダイオード
の場合は、Ｐ型基板表面にベース領域と同様にカソード
領域を形成し、基板をアノードとして構成するもので、
カソード領域周辺のガードリング部分のＰ型不純物層１
６の構成は図１と同等である。
【００２３】パワーＭＯＳＦＥＴに前記第１の実施例を
適用した場合は、図６に示すように、基板１０１を共通
ドレインとし、基板表面にＭＯＳ素子を形成するための
Ｎ型ベース領域１０２、Ｐ+ 型ソース領域１０３を形成
し、ベース領域１０２のチャネル領域１０４の上にゲー
ト酸化膜１０５を介してポリシリコンゲート電極１０６
を配置し、ベース領域１０２とソース領域１０３との両
方にコンタクトするＡ１ソース電極を形成したものであ
る。そして、ベース領域１０２の周囲にＮ型ガードリン
グ領域を形成し、本発明の特徴となるＰ型不純物層１６
を設ける。ＩＧＢＴの場合は、基板がＰ+／Ｎ+／Ｎ型構
造となり、Ｎ型層の表面にＭＯＳ素子が作り込まれる。
いずれにしろ異なるのは素子構造の部分であり、空乏層
が拡がるＰＮ接合周囲に設けたガードリング領域５とＰ
型不純物層１６、ガードリング領域５の上の膜構造は同
一である。
適用した場合は、図６に示すように、基板１０１を共通
ドレインとし、基板表面にＭＯＳ素子を形成するための
Ｎ型ベース領域１０２、Ｐ+ 型ソース領域１０３を形成
し、ベース領域１０２のチャネル領域１０４の上にゲー
ト酸化膜１０５を介してポリシリコンゲート電極１０６
を配置し、ベース領域１０２とソース領域１０３との両
方にコンタクトするＡ１ソース電極を形成したものであ
る。そして、ベース領域１０２の周囲にＮ型ガードリン
グ領域を形成し、本発明の特徴となるＰ型不純物層１６
を設ける。ＩＧＢＴの場合は、基板がＰ+／Ｎ+／Ｎ型構
造となり、Ｎ型層の表面にＭＯＳ素子が作り込まれる。
いずれにしろ異なるのは素子構造の部分であり、空乏層
が拡がるＰＮ接合周囲に設けたガードリング領域５とＰ
型不純物層１６、ガードリング領域５の上の膜構造は同
一である。
【００２４】
【発明の効果】以上に説明したように、本発明のＰ基板
型高耐圧素子は、コレクタ領域の表面に基板濃度より高
い濃度の同型の不純物層を備えるものである。これによ
り、コレクタ領域表面では反転層が生じないので、高温
逆バイアス試験における酸化膜中の可動イオンのコレク
タ領域側への、或いはチップ周辺部への移動が生じて
も、反転層の変化による耐圧の著しい劣化という問題を
防止することができる。それ故、耐圧の劣化という問題
を生じない、高信頼性のＰ基板型耐圧素子を提供するこ
とができる。
型高耐圧素子は、コレクタ領域の表面に基板濃度より高
い濃度の同型の不純物層を備えるものである。これによ
り、コレクタ領域表面では反転層が生じないので、高温
逆バイアス試験における酸化膜中の可動イオンのコレク
タ領域側への、或いはチップ周辺部への移動が生じて
も、反転層の変化による耐圧の著しい劣化という問題を
防止することができる。それ故、耐圧の劣化という問題
を生じない、高信頼性のＰ基板型耐圧素子を提供するこ
とができる。
【図１】本発明の一実施例のＰＮＰ型高耐圧プレーナト
ランジスタの断面図。
ランジスタの断面図。
【図２】本発明の一実施例のＰＮＰ型高耐圧プレーナト
ランジスタのチップの１／４の平面図。
ランジスタのチップの１／４の平面図。
【図３】本発明の一実施例のＰＮＰ型高耐圧プレーナト
ランジスタの製造工程を示す断面図。
ランジスタの製造工程を示す断面図。
【図４】高温逆バイアス（ＢＴ）試験における可動イオ
ンと反転層の移動を示す説明図。
ンと反転層の移動を示す説明図。
【図５】従来のＮＰＮ型高耐圧トランジスタの（Ａ）断
面図、（Ｂ）平面図。
面図、（Ｂ）平面図。
【図６】本発明を適用したパワーＭＯＳＦＥＴを示す断
面図。
面図。
Claims (1)
- 【請求項１】 Ｐ型の半導体基板にＮ型の素子拡散領域
および該素子拡散領域の周囲の前記Ｐ型基板表面に該素
子拡散領域を取囲むＮ型のガードリング領域を備えた半
導体装置において、前記コレクタ領域の表面に基板濃度
より高い濃度の同型の不純物層を備えることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12945393A JPH06338514A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12945393A JPH06338514A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338514A true JPH06338514A (ja) | 1994-12-06 |
Family
ID=15009864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12945393A Pending JPH06338514A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338514A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898138B2 (en) * | 2002-08-29 | 2005-05-24 | Micron Technology, Inc. | Method of reducing variable retention characteristics in DRAM cells |
| JP2006332217A (ja) * | 2005-05-25 | 2006-12-07 | Hitachi Ltd | 高耐圧ｐ型ＭＯＳＦＥＴ及びそれを用いた電力変換装置 |
| US8390069B2 (en) | 2008-11-13 | 2013-03-05 | Mitsubishi Electric Corporation | Semiconductor device |
-
1993
- 1993-05-31 JP JP12945393A patent/JPH06338514A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898138B2 (en) * | 2002-08-29 | 2005-05-24 | Micron Technology, Inc. | Method of reducing variable retention characteristics in DRAM cells |
| JP2006332217A (ja) * | 2005-05-25 | 2006-12-07 | Hitachi Ltd | 高耐圧ｐ型ＭＯＳＦＥＴ及びそれを用いた電力変換装置 |
| US8390069B2 (en) | 2008-11-13 | 2013-03-05 | Mitsubishi Electric Corporation | Semiconductor device |
| US8853737B2 (en) | 2008-11-13 | 2014-10-07 | Mitsubishi Electric Company | Semiconductor device |
| US9276094B2 (en) | 2008-11-13 | 2016-03-01 | Mitsubishi Electric Corporation | Semiconductor device |
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