JPH06324758A - Clock phase adjusting device - Google Patents

Clock phase adjusting device

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JPH06324758A
JPH06324758A JP5108328A JP10832893A JPH06324758A JP H06324758 A JPH06324758 A JP H06324758A JP 5108328 A JP5108328 A JP 5108328A JP 10832893 A JP10832893 A JP 10832893A JP H06324758 A JPH06324758 A JP H06324758A
Authority
JP
Japan
Prior art keywords
phase
circuit
clock
digital signal
signal processing
Prior art date
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Pending
Application number
JP5108328A
Other languages
Japanese (ja)
Inventor
Yasuhito Sakurai
康仁 桜井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP5108328A priority Critical patent/JPH06324758A/en
Publication of JPH06324758A publication Critical patent/JPH06324758A/en
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Abstract

PURPOSE:To automatically optimize a clock supplied to each digital signal processing circuit by omitting the work of adjusting the phase of the clock for each digital signal processing circuit by using a delay circuit. CONSTITUTION:A digital signal B being a test pattern signal and a clock D are phase-compared by a phase comparator circuit 6, and the phase difference output is smoothed by a smoothing circuit 7. Then, the output of the smoothing circuit 7 is converted into a digital signal by an A/D conversion circuit 8, and a phase adjusting circuit 10 is controlled. The phase adjusting circuit 10 operates phase control so that the phase of the clock D is matched with the phase of the digital signal B. Thus, the clock D whose phase is matched with the phase of the digital signal B can be obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、デジタル信号処理回路
に関するものであり、複数のデジタル信号処理回路から
なる信号処理システムに共通のクロックを供給する際、
各デジタル信号処理回路へのクロックの位相を調整する
装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processing circuit, and when supplying a common clock to a signal processing system composed of a plurality of digital signal processing circuits,
The present invention relates to a device that adjusts the phase of a clock to each digital signal processing circuit.

【0002】[0002]

【従来の技術】最近の半導体技術の進歩により、従来の
アナログ信号処理によるものからデジタル信号処理に置
き変わっていく傾向にある。
2. Description of the Related Art Recent advances in semiconductor technology have tended to replace digital signal processing with conventional analog signal processing.

【0003】特に、テレビジョン受像機などにおいて、
映像信号をA/D変換回路でデジタル信号に変換し、デ
ジタル信号で各種処理(例えば、復調など)を行い、D
/A変換回路でアナログ信号に変換することで、全てL
SI化でき、外付け部品がほとんど必要がなくなると言
うメリットがある。
Particularly, in a television receiver and the like,
The video signal is converted into a digital signal by an A / D conversion circuit, various processes (for example, demodulation) are performed on the digital signal, and D
By converting to analog signals with the / A conversion circuit, all L
There is a merit that SI can be realized and external parts are almost unnecessary.

【0004】このようなデジタル信号処理回路では、A
/D変換回路やD/A変換回路、また、デジタル信号処
理部において、当然クロックが必要で、また、このクロ
ックの精度も重要である。このクロックの精度をあげる
ためには、まず映像信号の同期信号及びカラーバースト
と同期したクロックを発生させることが重要であり、こ
のような技術は、例えば特開昭58−178694号公
報(H04N9/46)で提案されている。
In such a digital signal processing circuit, A
A clock is naturally required in the / D conversion circuit, the D / A conversion circuit, and the digital signal processing unit, and the accuracy of this clock is also important. In order to improve the accuracy of this clock, it is important to first generate a clock synchronized with the synchronizing signal of the video signal and the color burst. 46).

【0005】しかし、クロックの発生自体を精度良くし
ても、例えば各デジタル信号処理回路に供給されるクロ
ックの位相がずれたりすれば、正しい信号処理が行われ
ない。特に、デジタル信号処理の回路基板が複数に渡
り、それぞれの回路基板にクロックを供給するような場
合は、なおさら重要となってくる。
However, even if the clock generation itself is made accurate, correct signal processing cannot be performed if, for example, the phases of the clocks supplied to the respective digital signal processing circuits are deviated. In particular, when a plurality of circuit boards for digital signal processing are provided and a clock is supplied to each circuit board, it becomes even more important.

【0006】このような従来回路は、図2に示されるよ
うな回路構成である。図2において、1はシステム回路
で入力信号Aをデジタル信号Bに変換すると共に、入力
信号Aに基づいたクロックCを発生する。
Such a conventional circuit has a circuit configuration as shown in FIG. In FIG. 2, a system circuit 1 converts an input signal A into a digital signal B and generates a clock C based on the input signal A.

【0007】そして、3乃至5はデジタル信号処理回路
でそれぞれ各種信号処理を行う。また、このデジタル信
号処理回路3、4、5は、それぞれ独立した基板に搭載
されている。2はクロック分配回路で、デジタル信号処
理回路3、4、5にそれぞれクロックDを供給する。
Digital signal processing circuits 3 to 5 perform various kinds of signal processing. The digital signal processing circuits 3, 4 and 5 are mounted on independent boards. A clock distribution circuit 2 supplies a clock D to the digital signal processing circuits 3, 4, and 5, respectively.

【0008】次に、動作を説明する。システム回路1で
処理されて出力されたデジタル信号Bが、デジタル信号
処理回路3に供給される。このとき、システム回路1で
の信号処理による遅延のため、デジタル信号Bが、遅延
する。そのため、クロックDとデジタル信号Bの位相が
あわなくなってしまうという問題が生ずる。以下の、デ
ジタル処理回路3、4、5でも同様である。
Next, the operation will be described. The digital signal B processed and output by the system circuit 1 is supplied to the digital signal processing circuit 3. At this time, the digital signal B is delayed due to the delay due to the signal processing in the system circuit 1. Therefore, there arises a problem that the phases of the clock D and the digital signal B are out of phase. The same applies to the following digital processing circuits 3, 4, and 5.

【0009】そこで、各デジタル信号処理回路に供給さ
れるクロックを各回路(基板)毎に遅延回路を用いてク
ロックの位相調整を各回路毎にいちいち行わなくてはな
らないという問題が生じていた。特に、映像信号を処理
するようなシステムでは、高速処理でおこなわれるため
クロックの位相ずれが生じ易く、また、調整が必ず必要
であった。
Therefore, there has been a problem that the clock supplied to each digital signal processing circuit must be adjusted for each circuit by using a delay circuit for each circuit (board). Particularly, in a system that processes a video signal, the phase shift of the clock is likely to occur because it is performed at high speed, and the adjustment is always necessary.

【0010】[0010]

【発明が解決しようとする課題】本発明は、上述した欠
点を解決するために、遅延回路を用いて各回路毎にクロ
ックの位相を調相する作業をなくし、各回路に供給され
るクロックが自動的に最適になるようにすることを目的
とする。
SUMMARY OF THE INVENTION In order to solve the above-mentioned drawbacks, the present invention eliminates the work of adjusting the phase of the clock for each circuit by using a delay circuit, and the clock supplied to each circuit is It aims to be automatically optimized.

【0011】[0011]

【課題を解決するための手段】本発明は、複数のデジタ
ル信号処理を行う回路基板から構成されているデジタル
信号処理回路部と、デジタル信号処理回路部にクロック
を供給するクロック発生手段と、クロック発生手段から
のクロックの位相を調相するためのテストパターン信号
を発生し、テストパターン信号をデジタル信号処理回路
部に供給するテストパターン信号発生手段と、テストパ
ターン信号とクロックの位相を比較する位相比較手段
と、位相比較手段の出力によりクロック発生手段からの
クロックの位相が調整され、その調整されたクロックを
デジタル信号処理部に供給する位相調相手段とからなる
ことを特徴とするクロック位相調整装置である。
SUMMARY OF THE INVENTION The present invention is directed to a digital signal processing circuit section composed of a plurality of circuit boards for performing digital signal processing, a clock generating means for supplying a clock to the digital signal processing circuit section, and a clock. Test pattern signal generating means for generating a test pattern signal for adjusting the phase of the clock from the generating means and supplying the test pattern signal to the digital signal processing circuit section, and a phase for comparing the phase of the test pattern signal and the clock A clock phase adjusting circuit comprising: a comparing unit; and a phase adjusting unit that adjusts the phase of the clock from the clock generating unit by the output of the phase comparing unit and supplies the adjusted clock to the digital signal processing unit. It is a device.

【0012】[0012]

【作用】本発明は、以上の構成により、各デジタル信号
処理回路に供給されるテストパターン信号とクロックを
位相比較し、各デジタル信号処理回路に供給されるクロ
ックの位相を自動的に最適状態に調整する。
According to the present invention, with the above configuration, the phase of the test pattern signal supplied to each digital signal processing circuit is compared with the clock, and the phase of the clock supplied to each digital signal processing circuit is automatically optimized. adjust.

【0013】[0013]

【実施例】以下図面を参照しながら本発明の実施例を説
明する。図1は、本発明の一実施例を示す。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of the present invention.

【0014】図1は、クロック位相調整装置を示してお
り、デジタル信号処理回路3乃至5の入力段に内蔵され
ている。そして、その構成を説明すると、6は位相比較
回路、7は位相比較回路6の出力を平滑する平滑回路、
8は平滑回路7の出力をA/D変換するA/D変換回
路、10はA/D変換回路8によって入力されるクロッ
クDの位相を制御する位相調整回路、9は位相調整され
たクロックを分周する分周回路である。
FIG. 1 shows a clock phase adjusting device, which is built in the input stages of the digital signal processing circuits 3 to 5. The structure will be described. 6 is a phase comparison circuit, 7 is a smoothing circuit for smoothing the output of the phase comparison circuit 6,
Reference numeral 8 is an A / D conversion circuit for A / D converting the output of the smoothing circuit 7, 10 is a phase adjustment circuit for controlling the phase of the clock D input by the A / D conversion circuit 8, and 9 is a phase-adjusted clock. It is a frequency dividing circuit for frequency division.

【0015】次に、図1の動作を説明する。まず、位相
比較回路6にデジタル信号Bが入力される。このデジタ
ル信号Bは、図2に示されているシステム回路1からの
出力であり、クロックの位相を調整するためのテストパ
ターン信号である。そして、システム回路1は、内部
(図示しない)にテストパターン信号発生部を持ってお
り、実際のデジタル信号を処理する前に位相を調整する
ためのテストパターン信号であるデジタル信号Bを発生
する。
Next, the operation of FIG. 1 will be described. First, the digital signal B is input to the phase comparison circuit 6. The digital signal B is an output from the system circuit 1 shown in FIG. 2 and is a test pattern signal for adjusting the clock phase. The system circuit 1 has a test pattern signal generator inside (not shown) and generates a digital signal B which is a test pattern signal for adjusting the phase before processing an actual digital signal.

【0016】一方、クロックDは、図2に示されている
クロック分配回路2から出力されるものであり、位相調
整回路10へ入力される。そして、クロックDは、位相
調整回路10で位相調整されたあと、分周回路9へ出力
される。
On the other hand, the clock D, which is output from the clock distribution circuit 2 shown in FIG. 2, is input to the phase adjustment circuit 10. Then, the clock D is phase-adjusted by the phase adjusting circuit 10 and then output to the frequency dividing circuit 9.

【0017】分周回路9で分周されたクロックは、位相
比較回路6に入力され、先ほどのテストパターン信号で
あるデジタル信号Bと位相を比較される。
The clock frequency-divided by the frequency dividing circuit 9 is input to the phase comparison circuit 6 and compared in phase with the digital signal B which is the test pattern signal.

【0018】そして、位相差があれば、その位相差分の
比較出力を平滑回路7で平滑する。その平滑出力をA/
D変換回路8でデジタル信号に変換し、位相調整回路1
0に入力する。その後、クロックDは、テストパターン
信号であるデジタル信号Bと位相が合うように位相調整
回路10で位相調整され、デジタル信号処理回路3へク
ロックを供給する。
If there is a phase difference, the smoothing circuit 7 smoothes the comparison output of the phase difference. The smoothed output is A /
The D conversion circuit 8 converts it into a digital signal, and the phase adjustment circuit 1
Enter 0. After that, the clock D is phase-adjusted by the phase adjusting circuit 10 so as to be in phase with the digital signal B which is the test pattern signal, and the clock is supplied to the digital signal processing circuit 3.

【0019】以下、デジタル信号処理回路4及びデジタ
ル信号処理回路5でも同じ動作を行うことで、それぞれ
の回路に供給されるクロックDが自動的に位相調整され
る。
Hereinafter, the same operation is performed in the digital signal processing circuit 4 and the digital signal processing circuit 5, so that the phase of the clock D supplied to each circuit is automatically adjusted.

【0020】[0020]

【発明の効果】本発明は、上述した構成により複数回路
に渡るデジタル信号処理回路において、各デジタル信号
処理回路に供給されるクロックを自動的に位相調整する
ことができ遅延回路を用いていちいち調整する作業が不
要になるという効果がある。
According to the present invention, in the digital signal processing circuit having a plurality of circuits having the above-mentioned structure, the phase of the clock supplied to each digital signal processing circuit can be automatically adjusted, and the delay circuit is used to make the adjustments. This has the effect of eliminating the work of doing.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例のブロック図を示す。FIG. 1 shows a block diagram of an embodiment of the present invention.

【図2】デジタル信号処理の例を示すブロック図。FIG. 2 is a block diagram showing an example of digital signal processing.

【符号の説明】[Explanation of symbols]

1 システム回路 2 クロック分配回路 3 デジタル信号処理回路 4 デジタル信号処理回路 5 デジタル信号処理回路 6 位相比較回路 7 平滑回路 8 A/D変換回路 9 分周回路 10 位相調整回路 1 system circuit 2 clock distribution circuit 3 digital signal processing circuit 4 digital signal processing circuit 5 digital signal processing circuit 6 phase comparison circuit 7 smoothing circuit 8 A / D conversion circuit 9 frequency divider circuit 10 phase adjustment circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 複数のデジタル信号処理を行う回路基板
から構成されているデジタル信号処理回路部と、 上記デジタル信号処理回路部にクロックを供給するクロ
ック発生手段と、 上記クロック発生手段からのクロックの位相を調相する
ためのテストパターン信号を発生し、該テストパターン
信号を上記デジタル信号処理回路部に供給するテストパ
ターン信号発生手段と、 上記テストパターン信号と上記クロックの位相を比較す
る位相比較手段と、 上記位相比較手段の出力により上記クロック発生手段か
らのクロックの位相が調整され、その調整されたクロッ
クをデジタル信号処理部に供給する位相調相手段とから
なることを特徴とするクロック位相調整装置。
1. A digital signal processing circuit section composed of a circuit board for performing a plurality of digital signal processings, a clock generating means for supplying a clock to the digital signal processing circuit section, and a clock from the clock generating means. Test pattern signal generating means for generating a test pattern signal for adjusting the phase and supplying the test pattern signal to the digital signal processing circuit section, and phase comparing means for comparing the phases of the test pattern signal and the clock. And a phase adjusting means for adjusting the phase of the clock from the clock generating means by the output of the phase comparing means and supplying the adjusted clock to the digital signal processing section. apparatus.
JP5108328A 1993-05-10 1993-05-10 Clock phase adjusting device Pending JPH06324758A (en)

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