JP2009014363A - Semiconductor testing device - Google Patents
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Abstract
Description
本発明は、半導体デバイス等の被試験対象に対して試験を行う半導体試験装置に係り、特に、被試験対象から出力されたデータ信号とクロック信号との間の位相差を調整する構成に関するものである。 The present invention relates to a semiconductor test apparatus that tests a device under test such as a semiconductor device, and more particularly to a configuration for adjusting a phase difference between a data signal output from the device under test and a clock signal. is there.
従来、半導体デバイス等の被試験対象(以下、DUTと称する。)に対して、試験信号を出力して試験を行う半導体試験装置では、パターンジェネレータ等の信号発生部により発生させた試験信号を、タイミング調整部やドライバ等を介してDUTに出力している。ソースシンクロナス方式では、試験信号に応じてデータ信号とクロック信号がDUTから出力される。これらデータ信号とクロック信号を受信回路で受信すると、クロック信号を参照しつつ、比較回路でデータ信号と期待値データとを比較してパスまたはフェイルの判定を行う。 Conventionally, in a semiconductor test apparatus that performs a test by outputting a test signal to a device under test such as a semiconductor device (hereinafter referred to as DUT), a test signal generated by a signal generator such as a pattern generator, The data is output to the DUT via a timing adjustment unit, a driver, or the like. In the source synchronous system, a data signal and a clock signal are output from the DUT according to the test signal. When the data signal and the clock signal are received by the reception circuit, the comparison circuit compares the data signal with the expected value data while referring to the clock signal, and performs pass or fail determination.
このDUTから出力されたデータ信号とクロック信号とは基本的に同期しているが、互いに異なる伝送経路を介して伝送されることにより、伝送の過程で位相差を生じることがある。この場合、データ信号のセットアップ時間やホールド時間等のタイミングを正確に確認して試験を行うため、データ信号とクロック信号とを遅延回路で遅延させ、互いの位相差を調整している。 Although the data signal and the clock signal output from the DUT are basically synchronized, a phase difference may occur in the transmission process due to transmission through different transmission paths. In this case, in order to accurately check the timing such as the setup time and hold time of the data signal and perform the test, the data signal and the clock signal are delayed by a delay circuit to adjust the phase difference between them.
以下の特許文献1に記載された電子デバイスを試験する方法および装置では、被験電子デバイスからの出力データ信号および出力クロック信号を遅延回路網により遅延させている。この遅延により、信号経路誤差の解消並びに出力クロック信号のバッファ処理および分配に必要な時間を供給し、出力データ信号は、出力クロック信号を用いて同期させてその出力データ信号を読み取ることにより相対的に安定して位相差を調整している。 In the method and apparatus for testing an electronic device described in Patent Document 1 below, an output data signal and an output clock signal from a test electronic device are delayed by a delay network. This delay provides the time required for signal path error resolution and output clock signal buffering and distribution, and the output data signal is synchronized by reading the output data signal relative to the output clock signal. The phase difference is adjusted stably.
また、従来の半導体試験装置では、以下のようにしてデータ信号とクロック信号との間の位相差を調整していた。図8は、従来の半導体試験装置200のDUTからの信号を入力する部分の構成を示す説明図である。また図9は、図8中A〜Dの各伝送区間における信号を示すタイミングチャートである。DUTからのデータ信号とクロック信号は互いに同期してDUTから出力されるが、伝送系路上での遅延量の違いによりデータ信号とクロック信号の間に位相差が生じることがある。この位相差に対して、データ信号、クロック信号の遅延量をそれぞれ遅延調整回路210,220で調整し、比較回路230やフリップフロップ240には位相差が調整された状態で安定して入力されるようにしている。
Further, in the conventional semiconductor test apparatus, the phase difference between the data signal and the clock signal is adjusted as follows. FIG. 8 is an explanatory diagram showing a configuration of a portion for inputting a signal from the DUT of the conventional
しかしながら、このような従来技術における半導体試験装置200では、一度遅延調整回路で位相差を調整し安定させた後、この位相差が揺らいで変化すると、その都度、再調整を行わなければならない。
However, in such a conventional
そこで本発明は、DUTから出力されたデータ信号とクロック信号の間の位相差の変化に対応して自動的に調整を行うことができる半導体試験装置を提供することを課題とする。 Therefore, an object of the present invention is to provide a semiconductor test apparatus that can automatically adjust in response to a change in phase difference between a data signal output from a DUT and a clock signal.
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象から出力されるクロック信号及びデータ信号の双方の位相を比較して、これらクロック信号とデータ信号との間の位相差を検出するPHD回路と、前記PHD回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するDelay回路とを備えたことを特徴とする。 In order to achieve the above-described problems, a semiconductor test apparatus according to the present invention compares the phases of both a clock signal and a data signal output from an object to be tested, and determines between the clock signal and the data signal. And a delay circuit for adjusting a delay amount of the clock signal based on the phase difference detected by the PHD circuit.
このような構成により、本発明ではクロック信号とデータ信号の位相差を検出し、この位相差に基づいてクロック信号の遅延量を自動的に調整することができる。このためDUTから出力されるデータ信号とクロック信号との間の位相差が揺らいで変化した場合にも、この変化を検出して遅延量を自動的に調整することができ、その都度の再調整を行う必要がない。 With such a configuration, in the present invention, the phase difference between the clock signal and the data signal can be detected, and the delay amount of the clock signal can be automatically adjusted based on this phase difference. For this reason, even when the phase difference between the data signal output from the DUT and the clock signal changes due to fluctuations, this change can be detected and the delay amount can be automatically adjusted. There is no need to do.
また、本発明に係る他の半導体試験装置は、被試験対象から出力されたクロック信号の周波数が前記被試験対象から出力されたデータ信号のデータレートに対して整数分の1である場合に、前記クロック信号の周波数を整数逓倍するPLL逓倍部と、前記PLL逓倍部により整数逓倍された前記クロック信号と前記データ信号とを位相比較して、前記PLL逓倍部により整数逓倍された前記クロック信号と前記データ信号との間の位相差を検出するPHD回路と、前記PHD回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するDelay回路とを備えたことを特徴とする。 Further, another semiconductor test apparatus according to the present invention, when the frequency of the clock signal output from the test object is a fraction of an integer with respect to the data rate of the data signal output from the test object, A PLL multiplier for multiplying the frequency of the clock signal by an integer; a phase comparison between the clock signal multiplied by an integer by the PLL multiplier and the data signal; and the clock signal multiplied by an integer by the PLL multiplier A PHD circuit that detects a phase difference between the data signal and a delay circuit that adjusts a delay amount of the clock signal based on the phase difference detected by the PHD circuit.
このような構成においても、クロック信号とデータ信号との位相差を検出し、この検出した位相差に基づいてクロック信号の遅延量を自動的に調整することができる。このため、位相差が不測に変化しても、この変化を検出して遅延量を自動的に調整することができ、改めて遅延量の調整を行うことなく安定して試験を行うことができる。 Even in such a configuration, the phase difference between the clock signal and the data signal can be detected, and the delay amount of the clock signal can be automatically adjusted based on the detected phase difference. For this reason, even if the phase difference changes unexpectedly, this change can be detected to automatically adjust the delay amount, and the test can be performed stably without adjusting the delay amount again.
上述の半導体試験装置において、保持用データ信号を出力するDACと、前記保持用データ信号と、前記PHD回路により検出された位相差とを比較して、保持用データ信号とこの位相差との間の電位差を検出する比較回路と、前記電位差に基づいて、前記保持用データ信号の電圧値を調整する電圧調整手段と、ホールド期間の動作時に前記DACと前記とを接続する信号接続手段とを更に備えても良い。 In the above-described semiconductor test apparatus, the DAC that outputs the holding data signal, the holding data signal, and the phase difference detected by the PHD circuit are compared, and the holding data signal and the phase difference are compared. A comparison circuit that detects a potential difference between the DAC, a voltage adjustment unit that adjusts a voltage value of the holding data signal based on the potential difference, and a signal connection unit that connects the DAC to the DAC during the hold period. You may prepare.
上記の構成によれば、比較回路により検出された電位差に基づいて、保持用データ信号の電圧値を調整しておくことで、ホールド期間の動作時に保持用データ信号を出力してクロック信号の遅延量を調整することができる。この場合、DUTからデータ信号が出力されていないときでもホールド期間時の動作で直前の調整状態を保持して安定させることができる。 According to the above configuration, the voltage value of the holding data signal is adjusted based on the potential difference detected by the comparison circuit, so that the holding data signal is output during the hold period and the clock signal is delayed. The amount can be adjusted. In this case, even when no data signal is output from the DUT, the previous adjustment state can be held and stabilized by the operation during the hold period.
上述の半導体試験装置において、前記PHD回路により検出された位相差を含む信号を平滑化させるLPF回路を更に備えたこととしてもよい。このような構成により、位相差を含む信号を平滑化し、Delay回路で正確に遅延量を調整することができる。 The semiconductor test apparatus described above may further include an LPF circuit that smoothes a signal including a phase difference detected by the PHD circuit. With such a configuration, a signal including a phase difference can be smoothed, and the delay amount can be accurately adjusted by the delay circuit.
本発明に係る他の半導体試験装置は、半導体試験装置内で発生したクロック信号の周波数が前記被試験対象から出力されたデータ信号のデータレートに対して整数分の1である場合に、前記クロック信号の周波数を整数逓倍するPLL逓倍部と、前記PLL逓倍部により整数逓倍された前記クロック信号と、前記データ信号とを位相比較して、前記PLL逓倍部により整数逓倍された前記クロック信号とデータ信号との間の位相差を検出するPHD回路と、前記PHD回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するDelay回路とを備えたことを特徴とする。 In another semiconductor test apparatus according to the present invention, when the frequency of the clock signal generated in the semiconductor test apparatus is 1 / integer of the data rate of the data signal output from the device under test, A PLL multiplier for multiplying the frequency of the signal by an integer, the clock signal multiplied by an integer by the PLL multiplier, and the data signal are phase-compared, and the clock signal and data multiplied by an integer by the PLL multiplier And a delay circuit that adjusts a delay amount of the clock signal based on the phase difference detected by the PHD circuit.
このような構成により、PHD回路がクロック信号とデータ信号とを位相比較して位相差を自動的に検出し、この検出した位相差に基づいてクロック信号の遅延量を調整するので、DUTから出力されたデータ信号と半導体試験装置内で発生したクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して調整することができる。 With this configuration, the PHD circuit compares the phase of the clock signal and the data signal to automatically detect the phase difference, and adjusts the delay amount of the clock signal based on the detected phase difference, so that the output from the DUT Even when the phase difference between the generated data signal and the clock signal generated in the semiconductor test apparatus fluctuates and changes, adjustment can be made corresponding to this change.
本発明に係る半導体試験装置によれば、DUTから出力されたデータ信号とクロック信号の間の位相差の変化に対応して自動的に調整を行うことができる。 According to the semiconductor test apparatus of the present invention, it is possible to automatically adjust in accordance with the change in the phase difference between the data signal output from the DUT and the clock signal.
以下、本発明の実施形態について図面を用いて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
〔第1実施形態〕
図1は、第1実施形態に係る半導体試験装置100の装置内においてDUTから出力されたデータ信号やクロック信号を受信する受信回路の構成を示した説明図である。
[First Embodiment]
FIG. 1 is an explanatory diagram showing a configuration of a receiving circuit that receives a data signal and a clock signal output from a DUT in the apparatus of the
半導体試験装置100の受信回路にはPLL(Phase Lock Loop)逓倍部101が設けられている。このPLL逓倍部101は、DUTから出力されたクロック信号を入力して周波数を整数逓倍するものである。またPLL逓倍部101は、DUTから出力されたクロック信号を受信すると、このクロック信号の周波数がデータレートに対して整数分の1(1/n,nは整数)である場合には、クロック信号の周波数をn逓倍する。クロック信号の周波数がデータ信号のデータレートと同じ場合には、そのままクロック信号をDelay回路102に出力する。
The receiving circuit of the
Delay回路102は、PHD(PHase Detector)回路103が出力した遅延調整用信号をLPF(Low Pass Filter)回路104、スイッチ108を介して受け取り、この遅延調整用信号の電圧値に基づいてクロック信号とデータ信号との間の位相差を合わせるようにクロック信号の遅延量を調整する。
The
PHD回路103は、DUTから出力されたデータ信号を入力し、PLL逓倍部101が出力したクロック信号をDelay回路102を介して受け取って、データ信号とクロック信号とを位相比較してデータ信号とクロック信号との間の位相差を検出する。また、この検出した位相差に応じたパルス幅を有する遅延調整用信号をLPF回路104、スイッチ108を介してDelay回路102に出力する。なお、ホールド期間時の動作で、スイッチ108によりDelay回路102とPHD回路103とを非接続状態に切り換えると、遅延調整用信号はDelay回路102に出力されない。ここで、DUTからクロック信号が出力されていないホールド期間の後に再びDUTからクロック信号が出力されたときに、クロック信号の遅延量の調整を保持して伝送させるようになっている。
The
また受信回路にはLPF回路104が設けられており、このLPF回路104は、PHD回路103が出力した遅延調整用信号のパルス幅を平滑化させて、データ信号とクロック信号との間の位相差に応じた電圧値とし、この遅延調整用信号をスイッチ108を介してDelay回路102に出力する。
The receiving circuit is provided with an
ここで図4は、LPF回路104の構成を示す説明図である。LPF回路104は、図4(a)に示すように、抵抗401とコンデンサ402とを備えている。また、LPF回路104は、図4(b)に示すように、コンデンサ402の接地側に抵抗403を備えていても良い。LPF回路104は、位相差のデータを含む信号の中から高周波数成分をコンデンサ402に蓄積させ、これを接地側へ逃がすことで除去し平滑化する。なお、図4は、LPF回路104の構成を示す一例であり他の構成を有していても良い。
Here, FIG. 4 is an explanatory diagram showing the configuration of the
比較回路105は、DAC(Digital to Analog Converter)107が出力した保持用データ信号とPHD回路103が出力した遅延調整用信号とを比較して、保持用データ信号と遅延調整用信号との間の電位差を検出するものである。
The
アップダウンカウンタ106は、クロック発生部が装置内で発生させた内部クロック信号をスイッチ110を介して受け取ってこの内部クロック信号と同期して動作し、比較回路105が検出した電位差のデータを受け取ってこの電位差のデータに応じたカウント値を出力する。ホールド期間時の動作でスイッチ110によりクロック発生部とアップダウンカウンタ106とが非接続状態に切り換えられると、アップダウンカウンタ106が内部クロック信号を受け取らなくなるので、アップダウンカウンタ106はカウント値の出力を停止する。
The up / down
DAC107は、アップダウンカウンタ106が出力したカウンタ値に基づいて保持用データ信号の電圧値を調整し、この調整した電圧値の保持用データ信号を比較回路105、スイッチ109を介してDelay回路102に出力する。ここで、保持用データ信号は、ホールド期間時の動作でDUTからのクロック信号の位相を保持するために用いられる信号である。ホールド期間時の動作でスイッチ109によりDelay回路102とDAC107とを接続状態に切り換えると、保持用データ信号がDelay回路102に出力される。このため、アップダウンカウンタ106とDAC107は、電圧調整手段としての機能を有する。
The
この他に半導体試験装置100の受信回路には、スイッチ108,109,110が設けられている。このうちスイッチ108は、LPF回路104とDelay回路102との接続状態を切り換えるものである。またスイッチ109は、LPF回路104と比較回路105またはDAC107とDelay回路102の接続状態を切り換えるものである。そしてスイッチ110は、装置内で内部クロック信号を発生させるクロック発生部とアップダウンカウンタ106との接続状態を切り換えるものである。なお、このスイッチ110は、内部クロック信号と同期してアップダウンカウンタ106の動作の開始、停止を切り換えるために用いられているが他の構成を用いて行っても良い。このため、スイッチ109は、信号接続手段としての機能を有する。
In addition, switches 108, 109, 110 are provided in the receiving circuit of the
続いて、第1実施形態における半導体試験装置100のデータ信号とクロック信号との間に生じた位相差を調整する機能の動作について、図2に示すフローチャートを用いて説明する。なお、この動作ではスイッチ108,110によりDelay回路102とLPF回路104との間、クロック発生部とアップダウンカウンタ106との間が接続状態に切り換えられている。
Next, the operation of the function of adjusting the phase difference generated between the data signal and the clock signal of the
ステップS201:PLL逓倍部101は、内部に設けられたレジスタの設定に従ってDUTから出力されたクロック信号の周波数をn逓倍する処理を行う。このとき、クロック信号の周波数がデータ信号のデータレートの1/nであれば、これらのクロック信号の周波数とデータ信号のデータレートとが一致する。
Step S201: The
ステップS202:PHD回路103は、DUTから出力されたデータ信号を入力し、またPLL逓倍部101が出力したクロック信号をDelay回路102を介して受け取る。データ信号とクロック信号とを位相比較して、データ信号とクロック信号との間の位相差を検出する。そして、この検出した位相差に応じて、例えば予め設定されたパルス幅を有する遅延調整用信号を生成し、LPF回路104に出力する。
Step S202: The
ステップS203:LPF回路104は、PHD回路103が出力した遅延調整用信号のパルス幅を平滑化させてデータ信号とクロック信号との間の位相差に応じた電圧値とする処理を行う。この位相差に応じた電圧値とした遅延調整用信号をスイッチ108を介してDelay回路102に出力する。
Step S203: The
ステップS204:Delay回路102は、LPF回路104が出力した遅延調整用信号を受け取り、この遅延調整用信号の電圧値に基づいてPLL逓倍部101から出力されるクロック信号の伝送の遅延量を調整し、クロック信号とデータ信号との間の位相差を合わせる処理を行う。そして、この遅延量を調整したクロック信号をコンパレータやフリップフロップ等の装置内の回路に出力し、試験判定等の処理を行う。
Step S204: The
なお、以上のステップS201〜S204の処理は、図3のタイミングチャートのA期間、B期間に示すように、一度クロック信号の遅延量を調整しても位相差が正確に一致しない場合に繰り返し実行されクロック信号の位相をデータ信号に徐々に近づけて、クロック信号とデータ信号との間の位相差が正確に一致するように合わせられる。また、この位相差が揺らいで変化した場合にも即時に対応して、図3のタイミングチャートのD期間に示すように、複数回実行されこの位相差が正確に一致するように合わせられる。 Note that the processes in steps S201 to S204 described above are repeatedly executed when the phase difference does not exactly match even if the delay amount of the clock signal is adjusted once, as shown in periods A and B of the timing chart of FIG. Then, the phase of the clock signal is gradually brought closer to the data signal so that the phase difference between the clock signal and the data signal is matched exactly. In addition, even when the phase difference changes due to fluctuations, the phase difference is executed a plurality of times as shown in the period D of the timing chart of FIG. 3 so that the phase differences are accurately matched.
続いて、第1実施形態における半導体試験装置100のホールド期間時の動作でクロック信号の位相を保持する動作について、図5に示すフローチャートを用いて説明する。まず、この動作ではホールド期間時の前に遅延調整用信号の電圧値を保持する処理が行われる。スイッチ108、110によりDelay回路102とLPF回路104との間、クロック発生部とアップダウンカウンタ106との間が接続状態に切り換えられている。
Next, an operation of holding the phase of the clock signal in the operation during the hold period of the
ステップS501:比較回路105は、DAC107が出力した保持用データ信号を入力し、また上述のステップS203においてLPF回路104が出力した遅延調整用信号をスイッチ108を介して受け取る。保持用データ信号と遅延調整用信号とを比較して、保持用データ信号と遅延調整用信号との間の電位差を検出する。そして、この検出した電位差のデータをアップダウンカウンタ106に出力する。
Step S501: The
ステップS502:アップダウンカウンタ106は、比較回路105が検出した電位差のデータに応じたカウント値を生成し、クロック発生部が発生させた内部クロック信号と同期してこのカウント値の信号をDAC107に出力する。
Step S502: The up / down
ステップS503:DAC107は、アップダウンカウンタ106が出力したカウント値を受け取り、このカウント値に従って保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整する。また、DAC107は、この調整した電圧値を保持し、この電圧値を有する保持用データ信号を生成して出力するように設定する。
Step S503: The
なお、以上のステップS501〜S503の処理は、図3のタイミングチャートのA期間、B期間、D期間に示すように、繰り返し実行され保持用データ信号の電圧値を遅延調整用信号に徐々に近づけて、保持用データ信号と遅延調整用信号との間の電位差が正確に一致するように合わせられる。 Note that the processes in steps S501 to S503 are repeatedly executed as shown in the A period, the B period, and the D period in the timing chart of FIG. 3 so that the voltage value of the holding data signal gradually approaches the delay adjustment signal. Thus, the potential difference between the holding data signal and the delay adjustment signal is adjusted so as to be exactly the same.
ステップS504:ホールド期間時の動作では、スイッチ108,110によりDelay回路102とLPF回路104との間、また、クロック発生部とアップダウンカウンタ106との間が非接続状態に切り換えられる。合わせてスイッチ109により、DAC107とDelay回路102との間が接続状態に切り換えられる。
Step S504: In the operation during the hold period, the
このときスイッチ110によりクロック発生部とアップダウンカウンタ106との間が非接続状態に切り換えられると、アップダウンカウンタ106からのカウント値の出力が停止する。これにより、保持用データ信号の電圧値として、ホールド期間の直前にステップS503において調整した電圧値がDAC107で設定される。
At this time, when the
ステップS505:Delay回路102は、DAC107が出力した保持用データ信号をスイッチ109を介して受け取る。そして、この保持用データ信号の電圧値としてホールド期間の直前にステップS503において調整した電圧値に基づいて、PLL逓倍部101から出力されるクロック信号の伝送の遅延量を調整する。
Step S505: The
ホールド期間時のデータ信号がDUTから出力されていない間に、図3のタイミングチャートのC期間に示すように、この遅延量を調整したクロック信号をコンパレータやフリップフロップ等の装置内の回路に出力する。 While the data signal during the hold period is not output from the DUT, as shown in period C of the timing chart of FIG. 3, the clock signal adjusted for this delay amount is output to a circuit in the apparatus such as a comparator or flip-flop. To do.
以上のように、第1実施形態における半導体試験装置100では、クロック信号の周波数をn逓倍する処理を行い、データ信号とクロック信号とを位相比較して検出した位相差に応じた電圧値を有する遅延調整用信号を生成する。そして、Delay回路102により遅延調整用信号に基づいて、PLL逓倍部101から出力されるクロック信号の伝送の遅延量をクロック信号とデータ信号との間の位相差を合わせるようにして調整する。
As described above, the
また、ホールド期間時に動作する際には、遅延調整用信号と保持用データ信号とを比較して検出した電位差のデータに応じたカウント値を生成し、このカウント値に従って保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整しておく。ホールド期間時の動作が実行されると、Delay回路102によりホールド期間時の直前に調整した電圧値の保持用データ信号に基づいて、クロック信号の遅延量を調整しクロック信号とデータ信号との間の位相差を合わせる。
Further, when operating during the hold period, a count value corresponding to the data of the potential difference detected by comparing the delay adjustment signal and the hold data signal is generated, and the voltage value of the hold data signal is generated according to the count value. Is adjusted to match the delay adjustment signal. When the operation during the hold period is executed, the delay amount of the clock signal is adjusted based on the data signal for holding the voltage value adjusted immediately before the hold period by the
このため、PHD回路103がクロック信号とデータ信号とを位相比較して位相差を自動的に検出し、Delay回路102によりこの検出した位相差に応じた電圧値を有する遅延調整用信号に基づいてクロック信号の遅延量を繰り返し調整するので、DUTから出力されたデータ信号とクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して自動的に遅延量を調整することができる。
Therefore, the
また、ホールド期間時に動作する際には、比較回路105が遅延調整用信号と保持用データ信号とを比較して検出した電位差に基づいて保持用データ信号の電圧値を調整しておき、ホールド期間時の動作の実行時にこの保持用データ信号をDelay回路102に出力してクロック信号の遅延量を調整するので、DUTからデータ信号が出力されていないときでもホールド期間時の動作を実行させて直前の調整状態を保持して安定させることができる。
Further, when operating during the hold period, the voltage value of the holding data signal is adjusted based on the potential difference detected by the
受信回路において、Delay回路102やDAC107等の各回路はループを形成しており、このループ内ではデータや信号が循環して出力されるので、回路特性のばらつきがあっても、そのばらつきはループ内で吸収される。またDAC107では、保持データ信号の電圧値をデジタルデータとして設定しておくため、長時間でも電圧値を不変のまま保持することができる。
In the receiving circuit, each circuit such as the
〔第2実施形態〕
図6は、第2実施形態に係る半導体試験装置130の装置内においてDUTから出力されたデータ信号を受信する受信回路の構成を示した説明図である。第2実施形態では、DUTから出力されるクロック信号の代わりに、所定のATEクロック信号(装置内で発生させた内部クロック信号)が受信される。
[Second Embodiment]
FIG. 6 is an explanatory diagram showing a configuration of a receiving circuit that receives a data signal output from the DUT in the
PLL逓倍部131は、Delay回路132が出力したATEクロック信号を受け取り、その周波数を整数逓倍する。また、Delay回路132は、クロック発生部が発生させたATEクロック信号を入力して、PLL逓倍部131が整数逓倍したATEクロック信号とデータ信号との間の位相差を合わせるようにATEクロック信号の遅延量を調整する。PHD回路133、LPF回路134、比較回路135、アップダウンカウンタ136、DAC137、スイッチ138、139、140は、第1実施形態におけるPHD回路103、LPF回路104、比較回路105、アップダウンカウンタ106、DAC107、スイッチ108、109、110と同様であるため、ここでは重複した説明を省略する。
The
以上のように、第2実施形態における半導体試験装置130では、ATEクロック信号の伝送の遅延量をATEクロック信号とデータ信号との間の位相差を合わせるようにして調整することができる。また、ホールド期間時の動作を実行する際には、保持用データ信号の電圧値を遅延調整用信号に合わせるようにして調整しておき、ホールド期間時の直前に調整した電圧値の保持用データ信号に基づいて、ATEクロック信号の遅延量を調整し、ATEクロック信号とデータ信号との間の位相差を合わせることができる。
As described above, in the
このため、DUTから出力されたデータ信号とPLL逓倍部131が整数逓倍したATEクロック信号の間の位相差が揺らいで変化した場合にも、この変化に対応して自動的に遅延量を調整し、データ信号と同期させることができる。
For this reason, even when the phase difference between the data signal output from the DUT and the ATE clock signal multiplied by an integer by the
またDelay回路132は、PLL逓倍部131により周波数がn逓倍される前のATEクロック信号を入力するので、周波数が低い状態で調整を行うことができ、それだけDelay回路132の設計の自由度を拡大することが可能である。
Since the
〔他の実施形態〕
上述の第2実施形態において、Delay回路132がATEクロック信号を入力して、ATEクロック信号とデータ信号との間の位相差を合わせるようにATEクロック信号の遅延量を調整していたが、これに限られず、ATEクロック信号とデータ信号を入れ替え、データ信号を入力して遅延量を調整しても良い。
[Other Embodiments]
In the second embodiment described above, the
図7は、この場合における半導体試験装置150の構成を示す説明図である。この半導体試験装置150では、Delay回路132がDUTから出力されたデータ信号を入力し、PHD回路133に出力する。また、PLL逓倍部131が、クロック発生部が発生させたATEクロック信号を入力して周波数を整数逓倍し、PHD回路133に出力する。そして、ATEクロック信号とデータ信号を入れ替え、第2実施形態と同様にしてATEクロック信号とデータ信号との間の位相差を合わせるようにデータ信号の遅延量を調整するCDR(Clock Data Recovery)機能を実行する。
FIG. 7 is an explanatory diagram showing the configuration of the
100,130,150 半導体試験装置
101,131 PLL逓倍部
102,132 Delay回路
103,133 PHD回路
104,134 LPF回路
105,135 比較回路
106,136 アップダウンカウンタ
107,137 DAC
100, 130, 150
Claims (5)
前記PHD回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するDelay回路とを備えたことを特徴とする半導体試験装置。 A PHD circuit that compares the phases of both the clock signal and the data signal output from the device under test and detects the phase difference between the clock signal and the data signal;
A semiconductor test apparatus, comprising: a delay circuit that adjusts a delay amount of the clock signal based on a phase difference detected by the PHD circuit.
前記PLL逓倍部により整数逓倍された前記クロック信号と前記データ信号とを位相比較して、前記PLL逓倍部により整数逓倍された前記クロック信号と前記データ信号との間の位相差を検出するPHD回路と、
前記PHD回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するDelay回路とを備えたことを特徴とする半導体試験装置。 A PLL multiplier for multiplying the frequency of the clock signal output from the device under test by an integer;
A PHD circuit that detects a phase difference between the clock signal and the data signal that have been multiplied by an integer by the PLL multiplier by comparing the phase of the clock signal and the data signal that have been multiplied by an integer by the PLL multiplier When,
A semiconductor test apparatus, comprising: a delay circuit that adjusts a delay amount of the clock signal based on a phase difference detected by the PHD circuit.
保持用データ信号を出力するDACと、
前記保持用データ信号と、前記PHD回路により検出された位相差とを比較して、保持用データ信号とこの位相差との間の電位差を検出する比較回路と、
前記電位差に基づいて、前記保持用データ信号の電圧値を調整する電圧調整手段と、
ホールド期間の動作時に前記DACと前記Delay回路とを接続する信号接続手段とを更に備えたことを特徴とする半導体試験装置。 The semiconductor test apparatus according to claim 2,
A DAC that outputs a data signal for holding;
A comparison circuit for comparing the holding data signal with the phase difference detected by the PHD circuit and detecting a potential difference between the holding data signal and the phase difference;
Voltage adjusting means for adjusting a voltage value of the holding data signal based on the potential difference;
A semiconductor test apparatus, further comprising signal connection means for connecting the DAC and the delay circuit during operation in a hold period.
前記PHD回路により検出された位相差を含む信号を平滑化させるLPF回路を更に備えたことを特徴とする半導体試験装置。 The semiconductor test apparatus according to claim 2 or 3,
A semiconductor test apparatus further comprising an LPF circuit for smoothing a signal including a phase difference detected by the PHD circuit.
前記PLL逓倍部により整数逓倍された前記クロック信号と、前記データ信号とを位相比較して、前記PLL逓倍部により整数逓倍された前記クロック信号とデータ信号との間の位相差を検出するPHD回路と、
前記PHD回路により検出された位相差に基づいて、前記クロック信号の遅延量を調整するDelay回路とを備えたことを特徴とする半導体試験装置。 A PLL multiplier for multiplying the frequency of the clock signal generated in the semiconductor test apparatus by an integer;
A PHD circuit that compares the phase of the clock signal multiplied by an integer by the PLL multiplier and the data signal, and detects a phase difference between the clock signal and the data signal multiplied by an integer by the PLL multiplier When,
A semiconductor test apparatus, comprising: a delay circuit that adjusts a delay amount of the clock signal based on a phase difference detected by the PHD circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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ID=40355464
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Application Number | Title | Priority Date | Filing Date |
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JP2007173623A Pending JP2009014363A (en) | 2007-07-02 | 2007-07-02 | Semiconductor testing device |
Country Status (1)
Country | Link |
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JP (1) | JP2009014363A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2011033589A1 (en) * | 2009-09-18 | 2011-03-24 | 株式会社アドバンテスト | Testing apparatus and testing method |
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