JPH06317810A - Matrix wiring board - Google Patents

Matrix wiring board

Info

Publication number
JPH06317810A
JPH06317810A JP10646493A JP10646493A JPH06317810A JP H06317810 A JPH06317810 A JP H06317810A JP 10646493 A JP10646493 A JP 10646493A JP 10646493 A JP10646493 A JP 10646493A JP H06317810 A JPH06317810 A JP H06317810A
Authority
JP
Japan
Prior art keywords
wiring
matrix
wirings
matrix wiring
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10646493A
Other languages
Japanese (ja)
Other versions
JP3316929B2 (en
Inventor
Tomio Kawato
富雄 川戸
Kunifumi Nakanishi
邦文 中西
Mitsuyuki Takada
充幸 高田
Toshio Oonawa
登史男 大縄
Yoshinori Numano
良典 沼野
Fumio Matsukawa
文雄 松川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10646493A priority Critical patent/JP3316929B2/en
Publication of JPH06317810A publication Critical patent/JPH06317810A/en
Application granted granted Critical
Publication of JP3316929B2 publication Critical patent/JP3316929B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Abstract

PURPOSE:To inspect the electrical characteristic while the ends of a matrix wiring are connected with a low-resistance wiring and to prevent the trouble such as the dielectric breakdown and the deterioration of an active device by arranging an appropriate element in the mid-way of the low-resistance wiring connecting the matrix wirings. CONSTITUTION:A TFT is formed at a cross between a gate signal wiring 101 and a source signal wiring 102. Inspection electrode terminals 103a and 113a on the gate side, inspection electrode terminals 104a and 114a on the source side and the low-resistance wirings (short ring) 105a and 105b and a transistor 106 for short-circuiting one ends of all the source signal wirings and one ends of all the gate signal wirings are provided. The source 106a and drain 106b of the transistor 106 are connected respectively to the low-resistance wirings 105b and 105a, the gate 106c is connected to one electrode of a switching capacity 107 with the other electrode grounded, and an electrode terminal 108 is connected to the node to charge the capacity 107.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はマトリックス配線基板に
関する。さらに詳しくは、絶縁性基板上に交差部分を有
する複数の配線群からなるマトリックス配線基板に関す
るものである。
FIELD OF THE INVENTION The present invention relates to a matrix wiring board. More specifically, the present invention relates to a matrix wiring board including a plurality of wiring groups having intersecting portions on an insulating board.

【0002】[0002]

【従来の技術】マトリックス配線は、平面上に素子が配
置されてなる電子デバイス、たとえば電荷結合素子を用
いたカメラ用イメージセンサやアクティブマトリックス
型液晶表示パネル用の基板などに多く使用されている。
平面上に形成されるマトリックス配線において、相互に
電気的に交差しない配線からなる配線群を考える。ここ
で、2つの配線群すなわち第1の配線群と第2の配線群
からなるマトリックス配線を考える。前記第1の配線群
および第2の配線群の交差部分は絶縁膜を介して形成さ
れる。さらに前述のイメージセンサまたはアクティブマ
トリックス型液晶表示パネル用の基板では、この交差部
分に電荷結合素子または薄膜トランジスタ(以下、TF
Tという)などのアクティブデバイスが形成され、第1
の配線群を構成する特定の配線と第2の配線群を構成す
る特定の配線はそれぞれ交差部分のアクティブデバイス
を介して接続されている。これらのアクティブデバイス
は、第1の配線群または第2の配線群の配線から供給さ
れる電気信号によって所定の機能、たとえばTFTであ
ればスイッチとしての機能を発揮するものであり、製造
工程途中や信号が入力されないばあいは、電気的には絶
縁状態になっている。このため、第1の配線群と第2の
配線群は電気的に絶縁状態にあり、配線群間に静電気が
印加されると交差部分の配線間または交差部分に形成さ
れたアクティブデバイスに過電圧が印加され、絶縁破壊
やアクティブデバイスの特性劣化などの故障が生じる。
この問題を解決するために、第1の配線群および第2の
配線群すべての配線を低抵抗の導体によって接続して、
交差部分の配線間または交差部分に形成されたアクティ
ブデバイスに過電圧が印加されることを防止する方法が
用いられている。この方法によれば、マトリックス配線
の外周部をショートリングと呼ばれるリング状に形成さ
れた低抵抗配線により各マトリックス配線を短絡させて
いる。
2. Description of the Related Art Matrix wiring is often used for electronic devices in which elements are arranged on a plane, for example, image sensors for cameras using charge-coupled elements and substrates for active matrix type liquid crystal display panels.
Consider a wiring group of wirings that do not electrically intersect with each other in a matrix wiring formed on a plane. Here, consider a matrix wiring including two wiring groups, that is, a first wiring group and a second wiring group. The intersection of the first wiring group and the second wiring group is formed with an insulating film interposed. Further, in the above-mentioned substrate for the image sensor or the active matrix type liquid crystal display panel, a charge coupled device or a thin film transistor (hereinafter referred to as TF) is provided at this intersection.
Active device such as T) is formed,
The specific wiring forming the wiring group and the specific wiring forming the second wiring group are connected to each other via the active device at the intersection. These active devices exhibit a predetermined function, for example, a function as a switch in the case of a TFT, in accordance with an electric signal supplied from the wires of the first wiring group or the second wiring group. If no signal is input, it is electrically isolated. Therefore, the first wiring group and the second wiring group are electrically insulated from each other, and when static electricity is applied between the wiring groups, an overvoltage is generated in the active devices formed between the wirings at the intersections or at the intersections. When applied, a failure such as dielectric breakdown or characteristic deterioration of the active device occurs.
In order to solve this problem, all the wirings of the first wiring group and the second wiring group are connected by a conductor of low resistance,
A method is used to prevent an overvoltage from being applied to the active devices formed between the wirings at the intersections or at the intersections. According to this method, the outer peripheral portion of the matrix wiring is short-circuited by the ring-shaped low resistance wiring called a short ring.

【0003】図52は、たとえば特開平2-251931号公報に
記載された従来のショートリングを有するマトリックス
配線基板を示す説明図である。図52において、701はシ
ョートリング、708は第1の配線群を構成する配線で、
このばあいソース信号線、709は第2の配線群を構成す
る配線で、このばあいゲート信号線、702はソース信号
線708とゲート信号線709の両端に形成された検査電極端
子、703はソース信号線駆動用ICと接続するための端
子電極(以下、ソースIC接続電極という)、704はゲ
ート信号線駆動用ICと接続するための端子電極(以
下、ゲートIC接続電極という)、e1〜e30、f1〜f
20はショートリング701と各信号配線との切断部であ
る。
FIG. 52 is an explanatory view showing a matrix wiring substrate having a conventional short ring described in, for example, Japanese Patent Application Laid-Open No. 2-251931. In FIG. 52, 701 is a short ring, 708 is a wiring that constitutes the first wiring group,
In this case, the source signal line, 709 is a wiring forming the second wiring group, in this case, the gate signal line, 702 is the inspection electrode terminals formed at both ends of the source signal line 708 and the gate signal line 709, and 703 is A terminal electrode for connecting to the source signal line driving IC (hereinafter referred to as a source IC connecting electrode), 704 a terminal electrode for connecting to the gate signal line driving IC (hereinafter referred to as a gate IC connecting electrode), e 1 ~ E 30 , f 1 ~ f
Reference numeral 20 is a cut portion between the short ring 701 and each signal wiring.

【0004】図52から明らかなように、従来のショート
リングを有するマトリックス配線基板においては、ショ
ートリング701とゲートIC接続電極704間およびショー
トリング701とソースIC接続電極703間とはそれぞれ短
絡されており、すべての配線が短絡された状態になって
いる。また、前記短絡部にはレーザ光などにより切断す
るための切断部e1・・・、f1・・・が形成されてい
る。なお、図52でスイッチング素子としてのTFTはソ
ース信号線708とゲート信号線709の交差部分に形成され
るが、図面では省略されている。このショートリングを
有するマトリックス配線基板を検査または実際に駆動さ
せるばあい、マトリックス配線をあらかじめショートリ
ングから切断部e1〜e30およびf1〜f20をレーザ加工
によって切り離したのち行なわれる。
As is apparent from FIG. 52, in the conventional matrix wiring substrate having a short ring, the short ring 701 and the gate IC connecting electrode 704 and the short ring 701 and the source IC connecting electrode 703 are short-circuited. And all wiring is short-circuited. Further, cut portions e 1 ..., f 1 ... For cutting with a laser beam or the like are formed in the short-circuit portion. Note that the TFT as a switching element in FIG. 52 is formed at the intersection of the source signal line 708 and the gate signal line 709, but it is omitted in the drawing. When the matrix wiring board having the short ring is inspected or actually driven, the matrix wiring is cut from the short ring in advance by cutting the cut portions e 1 to e 30 and f 1 to f 20 by laser processing.

【0005】また、図53は同じく特開平2-251931号公報
に記載された従来のショートリングを有するマトリック
ス配線基板を示す説明図である。図53において、711は
ショートリング、712〜717は複数本のソース信号線を共
通にするショートリング(以下、ブロックショートリン
グという)718はソース信号線、719はゲート信号線、72
0〜723はショートリング711に接続された検査電極、724
〜729はブロックショートリングに接続された検査電極
端子(以下、ブロック検査電極端子という)、730、731
は駆動用ICの端子電極と各信号線との接続をとるため
のIC接続電極、733は各信号線の両端に形成された検
査電極端子、a1〜a4、b1〜b6、c1〜c20およびd1
〜d30は切断部である。なお、図53でスイッチング素子
としてのTFTはソース信号線718とゲート信号線719の
交差部分に形成されるが、図面では省略されている。
FIG. 53 is an explanatory view showing a matrix wiring substrate having a conventional short ring, which is also described in Japanese Patent Laid-Open No. 251931/1990. In FIG. 53, 711 is a short ring, 712 to 717 are short rings that share a plurality of source signal lines (hereinafter referred to as block short rings) 718 is a source signal line, 719 is a gate signal line, 72
0 to 723 are inspection electrodes connected to the short ring 711, 724
~ 729 are inspection electrode terminals connected to the block short ring (hereinafter referred to as block inspection electrode terminals), 730, 731
Is an IC connection electrode for connecting the terminal electrode of the driving IC to each signal line, 733 is an inspection electrode terminal formed at both ends of each signal line, a 1 to a 4 , b 1 to b 6 , c 1 to c 20 and d 1
˜d 30 are cutting parts. Although the TFT as a switching element is formed at the intersection of the source signal line 718 and the gate signal line 719 in FIG. 53, it is omitted in the drawing.

【0006】このような構成にすることにより、ソース
信号線は10本以上短絡されて、共通のブロックとされ、
かつ共通したブロックごとに周辺部に形成されたショー
トリングに接続されている。このマトリックス配線基板
の検査工程においては、まずショートリング711の四角
に設けられた切断部a1〜a4にレーザ光を照射して切断
する。これによってマトリックス配線は検査電極端子72
0〜723と接続するショートリング711の切断後の各辺部
分によって短絡されたそれぞれ2組のソース信号線群と
ゲート信号線群に分離される。したがって検査電極端子
720と722のあいだまたは721と723のあいだに電圧が印加
されることにより各ブロック間のショート不良を検出す
ることができる。もし、不良が検出されれば切断部b1
〜b6を切断してブロック内の検査を行う。最終的に
は、切断部c1〜c20、d1〜d30をそれぞれ切断すれ
ば、すべての配線を分離独立させることができる。した
がって、ブロック内に欠陥が発生しているばあい、各信
号線を単独に分離して検査を行うことができ、検査時間
を短縮することができる。
With such a configuration, the source signal lines are short-circuited by 10 or more to form a common block,
In addition, each common block is connected to a short ring formed in the peripheral portion. In the process of inspecting the matrix wiring board, first, the cut portions a 1 to a 4 provided in the squares of the short ring 711 are irradiated with laser light to cut. As a result, the matrix wiring becomes the inspection electrode terminal 72.
The short ring 711 connected to 0 to 723 is separated into two sets of a source signal line group and a gate signal line group, which are short-circuited by each side portion after the disconnection. Therefore inspection electrode terminals
By applying a voltage between 720 and 722 or between 721 and 723, it is possible to detect a short circuit defect between the blocks. If a defect is detected, the cutting part b 1
Cutting the ~b 6 inspects the block. Finally, by cutting the cut portions c 1 to c 20 and d 1 to d 30 , respectively, all wirings can be separated and independent. Therefore, when there is a defect in the block, each signal line can be separately isolated for the inspection, and the inspection time can be shortened.

【0007】叙上のように、従来はショートリングによ
るマトリックス配線の絶縁破壊やアクティブデバイスの
破壊の防止が図られているが、各配線の断線、短絡を検
査する際にショートリングを切り離さなければならな
い。
As described above, it has been attempted in the past to prevent the dielectric breakdown of the matrix wiring and the breakdown of the active device by the short ring, but the short ring must be disconnected when inspecting each wiring for disconnection or short circuit. I won't.

【0008】[0008]

【発明が解決しようとする課題】しかし、マトリックス
配線がショートリングから切り離された状態は、前述し
たようにマトリックス配線を構成する第1の配線群と第
2の配線群は電気的に絶縁状態にあり、配線群間に静電
気が印加されると交差部分の配線間または交差部分に形
成されたアクティブデバイスに過電圧が印加され、絶縁
破壊やアクティブデバイスの特性劣化などの故障が生ず
るという問題がある。この状態で、検査工程、液晶パネ
ル組立工程、駆動用ICの実装工程などを行わなければ
ならないために、これらの工程の途中でマトリックス配
線基板のある配線に電荷が供給されると、配線の交差部
分や交差部分に形成されたアクティブデバイスが静電破
壊などによって故障するという問題がある。
However, when the matrix wiring is separated from the short ring, the first wiring group and the second wiring group forming the matrix wiring are electrically insulated from each other as described above. However, when static electricity is applied between the wiring groups, there is a problem that an overvoltage is applied to the active devices formed between the wirings at the intersections or at the intersections, resulting in breakdown such as dielectric breakdown or characteristic deterioration of the active devices. In this state, an inspection process, a liquid crystal panel assembling process, a driving IC mounting process, etc. must be performed. Therefore, if electric charges are supplied to a wiring on the matrix wiring board during these steps, the wiring crosses. There is a problem that an active device formed at a portion or an intersection portion fails due to electrostatic breakdown or the like.

【0009】また、図53のマトリックス配線基板では、
配線ブロックを構成する配線間では短絡されているもの
の、配線ブロック間は電気的に絶縁されているために、
配線ブロック間に静電気が印加されると、他の配線ブロ
ックとのあいだには電位差が発生する。そのため前記電
荷が供給された配線を含む配線ブロックと他の配線ブロ
ックの交差部分および交差部分に形成されたTFTの静
電破壊あるいは特性劣化などの故障が発生するという問
題がある。
Further, in the matrix wiring board of FIG. 53,
Although the wirings that make up the wiring blocks are short-circuited, the wiring blocks are electrically isolated,
When static electricity is applied between the wiring blocks, a potential difference is generated between the wiring blocks and other wiring blocks. Therefore, there is a problem in that an intersection of the wiring block including the wiring to which the electric charge is supplied and another wiring block and a failure such as electrostatic breakdown or characteristic deterioration of the TFT formed at the intersection occur.

【0010】本発明は、かかる問題を解消するためにな
されたもので、マトリックス配線基板の電気的に絶縁さ
れた交差部分あるいは交差部分に形成されたアクティブ
デバイスの絶縁破壊や特性劣化などの故障を発生させる
ことなく、マトリックス配線の短絡および断線などの電
気的検査を行うことができるマトリックス配線基板を提
供することを目的とする。
The present invention has been made in order to solve such a problem, and prevents a failure such as dielectric breakdown or characteristic deterioration of an electrically insulated crossing portion of an matrix wiring board or an active device formed at the crossing portion. An object of the present invention is to provide a matrix wiring board that can perform an electrical inspection such as a short circuit and a disconnection of the matrix wiring without causing the wiring.

【0011】[0011]

【課題を解決するための手段】本発明のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第1
の配線群と、第1の配線群と電気的に絶縁された交差部
分を有する導体により形成された第2の配線群とから構
成されるマトリックス配線基板であって、第1の配線群
の少なくとも一部の配線の端部を連結する少なくとも1
本の第1の低抵抗配線と第2の配線群の少なくとも一部
の配線の端部を連結する少なくとも1本の第2の低抵抗
配線とが設けられ、第1の低抵抗配線と第2の低抵抗配
線とが、直流または交流に対して電気的スイッチの機能
を有する素子を介して接続されていることを特徴とす
る。
The matrix wiring board of the present invention is a first wiring board formed by a conductor on an insulating board.
A wiring group and a second wiring group formed of a conductor having an intersecting portion electrically insulated from the first wiring group. At least one that connects the ends of some wires
A first low resistance wiring and at least one second low resistance wiring connecting end portions of at least a part of the wiring of the second wiring group are provided, and the first low resistance wiring and the second low resistance wiring are provided. Is connected to the low-resistance wiring via a device having the function of an electrical switch for direct current or alternating current.

【0012】前記電気的スイッチの機能を有する素子と
しては、導通状態と絶縁状態とを可逆的に選択できるス
イッチング素子、キャパシタ、キャパシタと抵抗体とが
並列に接続された複合素子、一定電圧値以上の電圧が印
加されることにより不可逆的に導通状態となるスイッチ
ング素子、または印加される電圧値により可逆的に導通
状態または絶縁状態となるスイッチング素子などが用い
られる。
As the element having the function of the electric switch, a switching element capable of reversibly selecting a conducting state and an insulating state, a capacitor, a composite element in which a capacitor and a resistor are connected in parallel, a certain voltage value or more A switching element that is irreversibly brought into a conductive state when the voltage is applied, or a switching element that is reversibly brought into a conductive state or an insulating state depending on an applied voltage value is used.

【0013】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第1
の配線群と、第1の配線群と電気的に絶縁された交差部
分を有する導体により形成された第2の配線群とから構
成されるマトリックス配線基板であって、第1の配線群
の1本の配線の少なくとも一方の端部または複数本の配
線の少なくとも一方の端部の連結部に少なくとも1個の
第1のスイッチング素子の一端側が接続され、第1のス
イッチング素子の他端側が第2の配線群の各配線の端部
と直接または第2のスイッチング素子を介して接続され
ている。
Yet another matrix wiring board according to the present invention is a first wiring board formed by a conductor on an insulating board.
A wiring group of the first wiring group and a second wiring group formed of a conductor having an intersection electrically insulated from the first wiring group. One end side of at least one first switching element is connected to a connecting portion of at least one end portion of one wiring or at least one end portion of a plurality of wirings, and the other end side of the first switching element is second Is connected to the end of each wire of the wire group directly or via the second switching element.

【0014】前記第1および/または第2のスイッチン
グ素子が導通状態から絶縁状態に不可逆的に変化するス
イッチング素子と絶縁状態から導通状態に不可逆的に変
化するスイッチング素子が直列に接続された複合化スイ
ッチング素子が少なくとも2個並列に接続されているこ
とが検査時は絶縁状態を保ち、検査時以外は導通状態に
できるため、好ましい。
A composite structure in which a switching element in which the first and / or the second switching element irreversibly changes from a conductive state to an insulating state and a switching element in which the insulating state changes irreversibly to a conductive state are connected in series. It is preferable that at least two switching elements are connected in parallel because the insulating state can be maintained during the inspection and the conductive state can be maintained except during the inspection.

【0015】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第1
の配線群と、第1の配線群と電気的に絶縁された交差部
分を有する導体により形成された第2の配線群とから構
成されるマトリックス配線基板であって、少なくとも一
方のマトリックス配線群を構成する各配線ごとの両端ま
たは複数本の配線の両端の接続部ごとに直流または交流
に対して電気的スイッチの機能を有する素子が設けられ
ているものである。
Still another matrix wiring board according to the present invention is a first wiring board formed by a conductor on an insulating board.
A wiring group and a second wiring group formed of a conductor having an intersecting portion that is electrically insulated from the first wiring group, the matrix wiring substrate comprising at least one matrix wiring group. An element having a function of an electrical switch for direct current or alternating current is provided at both ends of each of the constituent wires or at both ends of a plurality of wires.

【0016】前記電気的スイッチの機能を有する素子と
しては導通状態と絶縁状態とを可逆的に選択できるスイ
ッチング素子、絶縁状態から導通状態に不可逆的に変化
するスイッチング素子、インダクタ、抵抗体、またはイ
ンダクタと抵抗体とが直列接続された素子などが用いら
れる。
As the element having the function of the electric switch, a switching element capable of reversibly selecting a conducting state and an insulating state, a switching element which irreversibly changes from an insulating state to a conducting state, an inductor, a resistor, or an inductor. An element in which a resistor and a resistor are connected in series is used.

【0017】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第1
の配線群と、第1の配線群と電気的に絶縁された交差部
分を有する導体により形成された第2の配線群とから構
成されるマトリックス配線基板であって、各配線の両端
が該マトリックス配線基板上に形成されたキャパシタの
一方の電極に接続され、該キャパシタの他方の電極が等
電位パスに接続されているものである。
Yet another matrix wiring board according to the present invention is a first wiring board formed by a conductor on an insulating board.
A wiring group and a second wiring group formed of a conductor having an intersecting portion electrically insulated from the first wiring group, wherein both ends of each wiring are the matrix. It is connected to one electrode of a capacitor formed on a wiring board, and the other electrode of the capacitor is connected to an equipotential path.

【0018】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第1
の配線群と、第1の配線群と電気的に絶縁された交差部
分を有する導体により形成された第2の配線群とから構
成されるマトリックス配線基板であって、該マトリック
ス配線のすべてが、該マトリックス配線の抵抗よりも高
い抵抗を有し、かつ該交差部の前記配線間絶縁抵抗値よ
りも低い抵抗からなる抵抗配線で接続されているもので
ある。
Still another matrix wiring board according to the present invention is a first wiring board formed by a conductor on an insulating board.
And a second wiring group formed of a conductor having an intersecting portion electrically insulated from the first wiring group, the matrix wiring substrate comprising: The resistance wirings have a resistance higher than that of the matrix wiring and a resistance lower than the insulation resistance value between the wirings at the intersections.

【0019】本発明に係わるさらに他のマトリックス配
線基板は、絶縁性基板の上に導体により形成された第1
の配線群と、第1の配線群と電気的に絶縁された交差部
分を有する導体により形成された第2の配線群とから構
成されるマトリックス配線基板であって、該マトリック
ス配線のすべてが、該マトリックス配線の抵抗よりも高
い抵抗を有し、かつ該交差部の前記配線間絶縁抵抗値よ
りも低い抵抗からなる抵抗配線で接続されるとともに、
該マトリックス配線の各配線の両端が該マトリックス配
線基板上に形成されたキャパシタの一方の電極に接続さ
れ、該キャパシタの他方の電極が等電位パスに接続され
ているものである。
Still another matrix wiring board according to the present invention is a first wiring board formed by a conductor on an insulating board.
A wiring group and a second wiring group formed of a conductor having an intersection electrically insulated from the first wiring group, the matrix wiring board having all of the matrix wirings. While being connected by a resistance wiring having a resistance higher than that of the matrix wiring and having a resistance lower than the inter-wiring insulation resistance value at the intersection,
Both ends of each wiring of the matrix wiring are connected to one electrode of a capacitor formed on the matrix wiring substrate, and the other electrode of the capacitor is connected to an equipotential path.

【0020】[0020]

【作用】本発明によれば、各マトリックス配線のすべて
と接続される低抵抗配線の途中に、直流または交流に対
して電気的スイッチの機能を有する素子が設けられてい
るため、マトリックス配線基板の電気特性の検査工程に
おいて、このマトリックス配線に外部から電気信号を入
力するばあいには絶縁状態を選択し、電気信号を入力し
ないばあいには導通状態を選択することができる。スイ
ッチング素子を絶縁状態としたばあい、このスイッチン
グ素子によって低抵抗配線は各配線ごとの個々にまたは
遂次複数に分割され、その各々は絶縁されるため、マト
リックス配線はそれぞれ分割された低抵抗配線に接続さ
れるすべてのマトリックス配線を一つの配線群として、
複数の絶縁された配線群となる。これらの配線群は絶縁
されているため、それぞれに独立した電気信号を入力す
ることができ、マトリックス配線基板の電気特性の検査
をすることができる。
According to the present invention, the element having the function of an electrical switch for direct current or alternating current is provided in the middle of the low resistance wiring connected to all of the matrix wirings. In the process of inspecting the electrical characteristics, the insulating state can be selected when an electric signal is input to the matrix wiring from the outside, and the conductive state can be selected when the electric signal is not input. When the switching element is in the insulated state, the low resistance wiring is divided into individual wirings for each wiring or a plurality of wirings by this switching element, and each of them is insulated. All matrix wirings connected to
A plurality of insulated wiring groups are formed. Since these wiring groups are insulated, an independent electric signal can be input to each, and the electrical characteristics of the matrix wiring board can be inspected.

【0021】一方、電気的スイッチの機能を有する素子
を導通状態としたばあい、低抵抗配線は一本の連続した
配線となり、すべてのマトリックス配線が低抵抗配線に
より接続される。このため、ある二つのマトリックス配
線間に静電気が印加されても、主にこの低抵抗配線に電
流が流れ、その電圧降下により静電気により発生した二
つの配線間の電圧は打ち消される。したがって、二つの
マトリックス配線の絶縁された交差部分に過電圧が印加
されず交差部分に設けられるアクティブデバイスを絶縁
破壊または劣化させない。
On the other hand, when the element having the function of the electrical switch is made conductive, the low resistance wiring becomes one continuous wiring, and all the matrix wirings are connected by the low resistance wiring. Therefore, even if static electricity is applied between two matrix wirings, a current mainly flows through the low resistance wirings, and the voltage drop cancels the voltage between the two wirings generated by the static electricity. Therefore, an overvoltage is not applied to the insulated intersection of the two matrix wirings, and the active device provided at the intersection does not cause dielectric breakdown or deterioration.

【0022】前記電気的スイッチの機能を有する素子と
して、導通状態と絶縁状態とを可逆的に選択できるスイ
ッチング素子が用いられることにより、配線の検査のた
めの絶縁状態と、検査しないばあいの導通状態との切替
えを簡単にすることができる。
As the element having the function of the electrical switch, a switching element capable of reversibly selecting a conducting state and an insulating state is used, so that an insulating state for inspecting wiring and a conducting state when not inspected. Switching between and can be simplified.

【0023】また、前記電気的スイッチの機能を有する
素子としてキャパシタが用いられることにより、高い周
波数成分に対しては低いインピーダンスがえられ、ある
二つのマトリックス配線間に静電気が印加されても、初
期的にはこのキャパシタを介して電流が流れ、その電圧
降下により静電気により発生した二つの配線間の電圧は
消費され、二つのマトリックス配線の絶縁された交差部
分に過電圧が印加されない。
Further, since a capacitor is used as the element having the function of the electric switch, a low impedance is obtained for a high frequency component, and even if static electricity is applied between two matrix wirings, the initial impedance is reduced. Specifically, a current flows through this capacitor, the voltage drop consumes the voltage between the two wirings generated by static electricity, and the overvoltage is not applied to the insulated intersection of the two matrix wirings.

【0024】また、前記電気的スイッチの機能を有する
素子としてキャパシタと抵抗体とが並列された並列接続
された複合素子が用いられることにより、静電気によっ
て生じた二つの配線間の直流電圧成分は抵抗体に電流が
流れ、その電圧降下により静電気により発生した二つの
配線間の電圧は消費され、交流電圧成分が印加されれ
ば、前述のようにキャパシタで消費され、二つのマトリ
ックス配線の絶縁された交差部分に過電圧は印加されな
い。
Further, since a composite element in which a capacitor and a resistor are connected in parallel is used as an element having the function of the electric switch, a DC voltage component between two wirings caused by static electricity is a resistance. A current flows through the body, and the voltage drop causes the voltage between the two wires generated by static electricity to be consumed, and if an AC voltage component is applied, it is consumed by the capacitor as described above and the two matrix wires are insulated. No overvoltage is applied to the intersection.

【0025】また、前記電気的スイッチの機能を有する
素子として一定電圧値以上の電圧が印加されることによ
り不可逆的に導通状態となるスイッチング素子が用いら
れることにより、静電気の供給によって発生する二つの
配線間の電圧が一定値以上になるとスイッチング素子が
導通状態となって電流が流れ、その電圧降下により静電
気により発生した二つの配線間の電圧は消費され、二つ
のマトリックス配線の絶縁された交差部分に過電圧が印
加されない。
Further, as the element having the function of the electric switch, a switching element which is irreversibly brought into a conductive state when a voltage of a certain voltage value or more is applied is used. When the voltage between wirings exceeds a certain value, the switching element becomes conductive and current flows, and the voltage drop consumes the voltage between the two wirings generated by static electricity, and the insulated intersection of the two matrix wirings. No overvoltage is applied to the.

【0026】さらに、前記電気的スイッチの機能を有す
る素子として印加される電圧値により可逆的に導通状態
または絶縁状態となるスイッチング素子が用いられるこ
とにより、静電気の供給によって発生する二つの配線間
の電圧が一定値以上になるとスイッチング素子が導通状
態となって電流が流れ、その電圧降下により静電気によ
り発生した二つの配線間の電圧は消費され、二つのマト
リックス配線の絶縁された交差部分に過電圧が印加され
ない。それと共に、印加される電圧が一定値以下になれ
ば絶縁状態に復帰するため、そのあとの工程でのマトリ
ックス配線基板の検査も可能である。
Further, by using a switching element that reversibly becomes conductive or insulated by an applied voltage value as an element having the function of the electric switch, between two wirings generated by the supply of static electricity. When the voltage exceeds a certain value, the switching element becomes conductive and a current flows, and the voltage drop consumes the voltage between the two wirings generated by static electricity, and an overvoltage occurs at the insulated intersection of the two matrix wirings. Not applied. At the same time, when the applied voltage becomes a certain value or less, the insulating state is restored, so that the matrix wiring board can be inspected in the subsequent steps.

【0027】また、請求項7記載の発明によれば、第1
の配線群の各マトリックスの少なくとも一方の端部がス
イッチング素子を介して第2の配線群と接続されている
ため、スイッチング素子の導通状態と非導通状態を切り
替えることができ、検査時は第1の配線群と第2の配線
群を非導通状態に、通常時は導通状態にすることがで
き、静電気などの印加による配線間の過電圧を防止する
ことができると共に、配線の検査をすることもできる。
Further, according to the invention of claim 7, the first
Since at least one end of each matrix of the wiring group is connected to the second wiring group via the switching element, the switching element can be switched between the conducting state and the non-conducting state. The second wiring group and the second wiring group can be brought into a non-conducting state and normally in a conducting state to prevent an overvoltage between the wirings due to the application of static electricity and also to inspect the wiring. it can.

【0028】また、請求項8記載の発明によれば、各マ
トリックス配線の端部に導通状態から絶縁状態に不可逆
的に変化するスイッチング素子と絶縁状態から導通状態
に不可逆的に変化することができるスイッチング素子を
直列に接続した複合化スイッチング素子が設けられてい
るため、検査工程前では絶縁状態から導通状態に不可逆
的に変化することができるスイッチング素子を導通状態
にして複合化スイッチング素子を導通状態とすることに
よって、低抵抗配線は一本の連続した配線となり、すべ
てのマトリックス配線が低抵抗配線で接続される。この
ため、ある二つのマトリックス配線間に静電気が印加さ
れても、主にこの低抵抗配線に電流が流れ、その電圧降
下により静電気により発生した二つの配線間の電圧は消
費され、2つのマトリックス配線の絶縁された交差部分
に過電圧が印加されない。検査工程においては、導通状
態から絶縁状態に不可逆的に変化することができるスイ
ッチング素子を絶縁状態とすることにより、マトリック
ス配線基板の検査をすることができる。検査終了後は、
前記複合化スイッチング素子と並列接続された複合化ス
イッチング素子の絶縁状態から導通状態に不可逆的に変
化することができるスイッチング素子を導通状態にして
複合化スイッチング素子を導通状態とすることによっ
て、静電気による絶縁破壊などの故障を防止することが
できる。
According to the eighth aspect of the present invention, it is possible to irreversibly change the switching element which is irreversibly changed from the conducting state to the insulating state to the end of each matrix wiring and the insulating state to the conducting state. Since a composite switching element in which switching elements are connected in series is provided, the switching element that can irreversibly change from the insulating state to the conductive state before the inspection process is brought into the conductive state and the composite switching element is brought into the conductive state. By this, the low resistance wiring becomes one continuous wiring, and all the matrix wirings are connected by the low resistance wiring. Therefore, even if static electricity is applied between two matrix wirings, a current mainly flows through this low resistance wiring, and the voltage drop between the two wirings is consumed due to the voltage drop, and the two matrix wirings are consumed. No overvoltage is applied to the insulated intersection of the. In the inspection step, the matrix wiring board can be inspected by setting the switching element, which can irreversibly change from the conductive state to the insulated state, to the insulated state. After the inspection,
Due to static electricity, the composite switching device connected in parallel with the composite switching device can be irreversibly changed from the insulated state to the conductive state by bringing the switching device into the conductive state to bring the composite switching device into the conductive state. It is possible to prevent breakdown such as dielectric breakdown.

【0029】また、請求項9記載の発明によれば、少な
くとも一方のマトリックス配線群を構成する各マトリッ
クス配線の端部に直流または交流に対して電気的スイッ
チの機能を有する素子が設けられているため、マトリッ
クス配線基板の検査工程や実際に駆動するばあいには該
スイッチ機能を有する素子を導通状態とし、その他の製
造工程では絶縁状態を選択する。このスイッチ機能を有
する素子を絶縁状態にすることにより、マトリックス配
線はフローティング状態となり、かつ、外部との接触面
積が減少するために、該配線に静電気が供給されるのを
防止できる。
According to the invention of claim 9, an element having an electric switch function for direct current or alternating current is provided at the end of each matrix wiring forming at least one matrix wiring group. Therefore, when the matrix wiring board is inspected or actually driven, the element having the switch function is brought into a conductive state, and the insulating state is selected in other manufacturing steps. By insulating the element having the switch function, the matrix wiring becomes in a floating state and the contact area with the outside is reduced, so that static electricity can be prevented from being supplied to the wiring.

【0030】前記電気的スイッチの機能を有する素子と
して導通状態と絶縁状態とを可逆的に選択できるスイッ
チング素子が用いられることにより、検査工程または実
際に駆動するばあいとその他の製造工程での導通状態と
絶縁状態とを簡単に切り替えることができる。
Since a switching element capable of reversibly selecting a conductive state and an insulating state is used as the element having the function of the electric switch, conduction in an inspection step or an actual driving and other manufacturing steps is performed. The state and the insulated state can be easily switched.

【0031】また、前記電気的スイッチの機能を有する
素子として絶縁状態から導通状態に不可逆的に変化する
ことができるスイッチング素子が用いられることによ
り、該スイッチング素子が絶縁状態ではマトリックス配
線はフローティング状態となり、かつ、外部との接触面
積を減少させ、該配線に静電気の供給を防止することが
できる。また、スイッチング素子を導通状態に変化させ
ることによって検査や実際の駆動を可能とする。
Further, since the switching element capable of irreversibly changing from the insulating state to the conductive state is used as the element having the function of the electric switch, the matrix wiring is in the floating state when the switching element is in the insulating state. In addition, the contact area with the outside can be reduced and the supply of static electricity to the wiring can be prevented. Moreover, inspection and actual driving can be performed by changing the switching element to the conductive state.

【0032】また、前記電気的スイッチの機能を有する
素子としてインダクタが用いられることにより、該イン
ダクタのマトリックス配線の端部側から供給される高い
周波数成分を有する電圧信号に対して、高いインピーダ
ンスとして働き、マトリックス配線の交差部に過電圧が
印加されることを防止する。
Further, since the inductor is used as the element having the function of the electric switch, the inductor acts as a high impedance for a voltage signal having a high frequency component supplied from the end side of the matrix wiring of the inductor. , It is possible to prevent an overvoltage from being applied to the intersection of the matrix wiring.

【0033】さらに、前記電気的スイッチの機能を有す
る素子として抵抗体が用いられることにより、該抵抗体
のマトリックス配線の端部側から供給される高い周波数
成分を有する電圧信号に対して、該抵抗体と並列な容量
成分とともにローパスフィルタが構成され、マトリック
ス配線の交差部に急峻な過電圧が印加されることを防止
する。
Further, since the resistor is used as the element having the function of the electrical switch, the resistor is resistant to the voltage signal having the high frequency component supplied from the end side of the matrix wiring of the resistor. A low-pass filter is formed together with the capacitive component in parallel with the body to prevent a sharp overvoltage from being applied to the intersection of the matrix wiring.

【0034】さらに、前記電気的スイッチの機能を有す
る素子として直列接続されたインダクタと抵抗体が用い
られることにより、該抵抗体およびインダクタのマトリ
ックス配線の端部側から供給される高い周波数成分を有
する電圧信号に対して、該抵抗体およびインダクタと並
列な容量成分と共にローパスフィルタを構成し、マトリ
ックス配線の交差部分に急峻な過電圧が印加されること
を防止する。
Further, since the inductor and the resistor connected in series are used as the element having the function of the electric switch, a high frequency component supplied from the end side of the resistor and the matrix wiring of the inductor is provided. For the voltage signal, a low-pass filter is configured with the capacitance component in parallel with the resistor and the inductor to prevent a sharp overvoltage from being applied to the intersection of the matrix wiring.

【0035】また、請求項15記載の発明によれば、一方
の電極が各配線の端部に接続され、他方の電極が等電位
パスに接続されたキャパシタがマトリックス配線基板上
に設けられているため、マトリックス配線に印加される
高い周波数成分を有する電圧信号に対して、低いインピ
ーダンスとして作用し、等電位パスとのあいだに電流が
流れて、マトリックス配線の交差部分に急峻な過電圧が
印加されることを防止する。
According to the fifteenth aspect of the invention, a capacitor having one electrode connected to the end of each wiring and the other electrode connected to the equipotential path is provided on the matrix wiring substrate. Therefore, a voltage signal having a high frequency component applied to the matrix wiring acts as a low impedance, a current flows between the equipotential path, and a sharp overvoltage is applied to the intersection of the matrix wiring. Prevent that.

【0036】また、請求項16記載の発明によれば、マト
リックス配線のすべての端部が、マトリックス配線の抵
抗値よりも高い抵抗を有し、かつ、該交差部分の配線間
絶縁抵抗値よりも低くなるような抵抗配線で接続されて
いるため、二つのマトリックス配線間に静電気が供給さ
れても、該抵抗配線を介して電流が流れることによって
マトリックス配線の交差部分に過電圧が印加されること
を防止する。二つのマトリックス配線間の抵抗はマトリ
ックス配線自体の抵抗よりも充分高いので、マトリック
ス配線基板の検査に支障はない。
Further, according to the sixteenth aspect of the present invention, all the end portions of the matrix wiring have a resistance higher than the resistance value of the matrix wiring and are higher than the inter-wiring insulation resistance value at the intersection. Since they are connected by resistance wiring that lowers, even if static electricity is supplied between the two matrix wirings, it is possible that an overvoltage is applied to the intersections of the matrix wirings due to the current flowing through the resistance wirings. To prevent. Since the resistance between the two matrix wirings is sufficiently higher than the resistance of the matrix wiring itself, it does not hinder the inspection of the matrix wiring board.

【0037】また、請求項17記載の発明によれば、等電
位パスとは別に、マトリックス配線の抵抗値よりも高い
抵抗を有し、かつ、該交差部分の配線間絶縁抵抗値より
も低くなるような抵抗配線で接続され、かつ、等電位パ
スとマトリックス配線とがキャパシタを介して接続され
ているため、静電気が配線間に生じても抵抗配線とキャ
パシタの両方で電流を流し等電位にし、過電圧を防止す
る。とくに高周波電圧をキャパシタで短絡することがで
きるため、高周波ノイズにも効果がある。また、通常時
は配線間は高抵抗状態にあるため、配線基板の検査に支
障はない。
According to the seventeenth aspect of the invention, in addition to the equipotential path, the resistance value is higher than the resistance value of the matrix wiring and is lower than the inter-wiring insulation resistance value at the intersection. Since they are connected by such resistance wiring, and the equipotential path and the matrix wiring are connected via the capacitor, even if static electricity occurs between the wirings, a current is passed through both the resistance wiring and the capacitor to make them equipotential. Prevent overvoltage. In particular, high-frequency voltage can be short-circuited with a capacitor, which is effective for high-frequency noise. In addition, since there is usually a high resistance state between the wirings, there is no problem in the inspection of the wiring board.

【0038】[0038]

【実施例】つぎに本発明のマトリックス配線基板を図面
を参照しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a matrix wiring board of the present invention will be described with reference to the drawings.

【0039】本発明ではマトリックス配線基板の第1配
線群および/または第2の配線群の少なくとも一端側に
直流または交流に対して電気的スイッチの機能を有する
素子が各マトリックス配線ごとにまたは数本もしくは全
部のブロックにまとめた配線ごとに接続され、導通状態
と絶縁状態をスイッチできるようにされている。このス
イッチ機能を有する素子としては、トランジスタなどか
らなる種々のスイッチング素子、キャパシタ、キャパシ
タと抵抗体との並列接続素子、インダクタ、インダクタ
と抵抗体との直列接続素子、抵抗体などを使用すること
ができる。以下に各素子およびその接続方法の実施例に
ついて詳細に説明する。
In the present invention, at least one end of the first wiring group and / or the second wiring group of the matrix wiring substrate has an element having an electric switch function for direct current or alternating current for each matrix wiring or for several matrix wirings. Alternatively, the wirings connected to all the blocks are connected so that the conductive state and the insulated state can be switched. As the element having this switching function, various switching elements such as transistors, capacitors, parallel connection elements of capacitors and resistors, inductors, series connection elements of inductors and resistors, resistors, etc. may be used. it can. Examples of each element and the connecting method will be described in detail below.

【0040】[実施例1]図1は本発明の実施例1のT
FTアクティブマトリックス配線基板の構成を示す説明
図である。図1において、101はゲート信号配線、102は
ソース信号配線で、ゲート信号配線101とソース信号配
線102の交差部にTFTが形成されているが、図面では
省略されている。103a、113aはゲート側の検査電極端
子、104a、114aはソース側の検査電極端子である。10
5a、105bはそれぞれ全数のソース信号配線群の一方、
および全数のゲート信号配線群の一方を共通に短絡させ
る低抵抗配線(ショートリング)、106はトランジスタ
で、そのソース106aおよびドレイン106bはそれぞれ低
抵抗配線105b、105aに接続され、ゲート106cは一方
の電極がアースされたスイッチング容量107の他方の電
極側に接続され、その接続点にスイッチング容量107に
電荷を加えるための電極端子108が接続されている。ス
イッチング容量107としてはTFTの性能などによって
も異なるが、たとえば、1〜100μF程度のものを使用
することができる。
[Embodiment 1] FIG. 1 shows T of Embodiment 1 of the present invention.
It is explanatory drawing which shows the structure of FT active matrix wiring board. In FIG. 1, 101 is a gate signal wiring and 102 is a source signal wiring, and a TFT is formed at the intersection of the gate signal wiring 101 and the source signal wiring 102, but they are omitted in the drawing. 103a and 113a are inspection electrode terminals on the gate side, and 104a and 114a are inspection electrode terminals on the source side. Ten
5a and 105b are one of the total number of source signal wiring groups,
And a low resistance wiring (short ring) for commonly short-circuiting one of all gate signal wiring groups, a transistor 106 having its source 106a and drain 106b connected to low resistance wirings 105b and 105a, respectively, and a gate 106c having one An electrode is connected to the other electrode side of the grounded switching capacitor 107, and an electrode terminal 108 for applying an electric charge to the switching capacitor 107 is connected to the connection point. As the switching capacitor 107, for example, one having a capacity of about 1 to 100 μF can be used, although it depends on the performance of the TFT.

【0041】通常時、すなわちゲート信号配線とソース
信号配線間での短絡検査時以外のときは、電極端子108
より、一定の正電圧を印加して、スイッチング容量107
に電荷を与え、トランジスタ106のゲート106cの電位を
上げ、トランジスタ106をオン状態にしてソース106aと
ドレイン106b間を導通させておく。これにより、105a
と105bの低抵抗配線間が短絡され、従来のショートリ
ングとしての役割を果たす。このとき、ゲート信号配線
101またはソース信号配線102の断線検査をすることがで
きる。
At normal times, that is, except when a short circuit is inspected between the gate signal wiring and the source signal wiring, the electrode terminal 108
By applying a constant positive voltage, the switching capacitor 107
Is applied to increase the potential of the gate 106c of the transistor 106 to turn on the transistor 106 so that the source 106a and the drain 106b are electrically connected. This allows 105a
And the low resistance wirings of 105b are short-circuited, and serve as a conventional short ring. At this time, the gate signal wiring
A disconnection inspection of 101 or the source signal wiring 102 can be performed.

【0042】一方、ゲート信号配線101とソース信号配
線間102とのあいだの短絡検査時は、電極端子108を接地
し、トランジスタ106をオフ状態にして、低抵抗配線105
a、105bのあいだを絶縁することにより、検査電極端
子103a、・・・と104a、・・・とのあいだの導通を検
査することによってゲート信号配線101とソース信号配
線102の短絡を検査することができる。ただし、ゲート
信号配線101とソース信号配線102とのあいだに短絡が生
じたばあい、短絡場所、短絡の個数を限定することはで
きない。
On the other hand, at the time of short-circuit inspection between the gate signal wiring 101 and the source signal wiring 102, the electrode terminal 108 is grounded, the transistor 106 is turned off, and the low resistance wiring 105 is provided.
Insulating between a and 105b, and inspecting the conduction between the inspection electrode terminals 103a, ... And 104a ,. You can However, if a short circuit occurs between the gate signal wiring 101 and the source signal wiring 102, the location of the short circuit and the number of short circuits cannot be limited.

【0043】[実施例2]前記実施例1では、すべての
信号配線群の一方およびすべてのソース配線の一方を低
抵抗配線により短絡したが、本実施例では図2に示すよ
うに数本のゲート信号配線群の一方および数本のソース
配線群の一方を各低抵抗配線105a〜105dにより短絡
し、トランジスタ106A〜106Dおよびキャパシタ107A
〜107Dにそれぞれブロックごとに接続されている。そ
のため、前記実施例のゲート信号配線101とソース信号
配線102の短絡検査のときは、電極端子108Aを接地し、
トランジスタ106Aをオフ状態にして、低抵抗配線105a
と105bの各配線間を絶縁することにより、検査電極端
子103a、103b、103cと104d、104e、104fの各電極
間の導通を検査することによって、ブロック110でのゲ
ート信号配線101とソース信号配線102との短絡を検査す
ることができる。ただし、ブロック110内の信号配線101
とソース配線102のあいだに短絡が生じたばあい、短絡
場所、短絡の個数を限定することはできない。
[Embodiment 2] In Embodiment 1, one of all the signal wiring groups and one of all the source wirings are short-circuited by the low resistance wiring. However, in this embodiment, as shown in FIG. One of the gate signal wiring group and one of several source wiring groups are short-circuited by the low resistance wirings 105a to 105d, and the transistors 106A to 106D and the capacitor 107A are connected.
To 107D are connected to each block. Therefore, at the time of short-circuit inspection of the gate signal wiring 101 and the source signal wiring 102 of the above-mentioned embodiment, the electrode terminal 108A is grounded,
With the transistor 106A turned off, the low resistance wiring 105a
And 105b are insulated from each other to inspect the conduction between the electrodes of the inspection electrode terminals 103a, 103b, 103c and 104d, 104e, 104f. Shorts with 102 can be checked. However, the signal wiring 101 in the block 110
If a short circuit occurs between the source wiring 102 and the source wiring 102, the location of the short circuit and the number of short circuits cannot be limited.

【0044】[実施例3]図3は本発明の実施例3のT
FTアクティブマトリックス配線基板の構成を示す説明
図である。図3において101はゲート信号配線、102はソ
ース信号配線、ゲート信号配線101とソース信号配線102
の交差部にTFTが形成されているが図面では省略され
ている。103a、103b・・・、113a、113b・・・は、
ゲート側検査電極、104a、104b・・・、114a、114b
・・・はソース側検査電極である。さらに106はトラン
ジスタで、そのソース106a側がソース信号配線102また
はゲート信号配線101に接続され、ドレイン106b側が低
抵抗配線105に接続され、ゲート106cがすべて短絡さ
れ、一方の電極がアースされたスイッチング容量107の
他方の電極側に接続され、その接続点にスイッチング容
量107に電荷を加えるための電極端子108が接続されてい
る。
[Embodiment 3] FIG. 3 shows T of Embodiment 3 of the present invention.
It is explanatory drawing which shows the structure of FT active matrix wiring board. In FIG. 3, 101 is a gate signal wiring, 102 is a source signal wiring, and gate signal wiring 101 and source signal wiring 102.
Although a TFT is formed at the intersection of, it is omitted in the drawing. 103a, 103b ..., 113a, 113b ...
Gate side inspection electrodes, 104a, 104b ..., 114a, 114b
... are source-side inspection electrodes. Reference numeral 106 denotes a transistor, the source 106a side of which is connected to the source signal wiring 102 or the gate signal wiring 101, the drain 106b side thereof is connected to the low resistance wiring 105, the gate 106c is all short-circuited, and one electrode is grounded. An electrode terminal 108 is connected to the other electrode side of 107, and an electrode terminal 108 for applying an electric charge to the switching capacitor 107 is connected to the connection point.

【0045】通常時、すなわち配線検査時以外のとき
は、電極端子108より、一定の電圧を印加して、スイッ
チング容量107に電荷を与え、トランジスタ106のゲート
106cの電位を上げ、トランジスタ106をオン状態にして
ソース106aとドレイン106b間を導通させておく。これ
により、ゲート信号配線101と低抵抗配線105のあいだお
よびソース信号配線102と低抵抗配線105のあいだが短絡
され、従来のショートリングとしての役割を果たす。
At a normal time, that is, at a time other than the wiring inspection, a constant voltage is applied from the electrode terminal 108 to give an electric charge to the switching capacitor 107 so that the gate of the transistor 106 is provided.
The potential of 106c is increased to turn on the transistor 106 so that the source 106a and the drain 106b are electrically connected. As a result, the gate signal wiring 101 and the low resistance wiring 105 are short-circuited and the source signal wiring 102 and the low resistance wiring 105 are short-circuited to function as a conventional short ring.

【0046】一方、ゲート信号配線101とソース信号配
線102のあいだでの短絡検査時は、電極端子108を接地
し、トランジスタ106をオフ状態にして、ソース信号配
線101と低抵抗配線105のあいだおよびゲート信号配線10
2と低抵抗配線105のあいだを絶縁することにより、検査
電極端子103a、・・・と104a、・・・のあいだの導通
を検査することによってゲート信号配線101とソース信
号配線102の短絡を検査することができる。同様にし
て、ゲート信号配線101またはソース信号配線102の断線
検査、隣接配線間の短絡検査をすることができることは
いうまでもない。
On the other hand, at the time of short-circuit inspection between the gate signal wiring 101 and the source signal wiring 102, the electrode terminal 108 is grounded, the transistor 106 is turned off, and between the source signal wiring 101 and the low resistance wiring 105 and Gate signal wiring 10
By insulating between 2 and the low resistance wiring 105, the conduction between the inspection electrode terminals 103a, ... And 104a ,. can do. It goes without saying that the gate signal wiring 101 or the source signal wiring 102 and the short circuit between adjacent wirings can be inspected in the same manner.

【0047】[実施例4]前記実施例3では、ゲート信
号配線群またはソース信号配線群の両端すべてにトラン
ジスタを設置したが、本実施例では図4に示すように、
片側の終端のみ数本を短絡させ、短絡部分にトランジス
タを接続することによって、ゲート信号配線とソース信
号配線間での短絡検査時では、検査電極端子103a、・
・・と104a、・・・のあいだの導通を検査することに
よってブロック内のゲート信号配線101とソース信号配
線102の短絡を一度に検査することができ、検査を高速
化することができる。ただし、ブロック内のゲート信号
配線とソース信号配線間に短絡が生じたばあい、短絡場
所、短絡の個数を限定することはできない。同様にし
て、ソース信号配線またはゲート信号配線の断線検査を
することができることはいうまでもない。
[Embodiment 4] In Embodiment 3, transistors are provided at both ends of the gate signal wiring group or the source signal wiring group, but in this embodiment, as shown in FIG.
By short-circuiting only a few terminals on one side and connecting a transistor to the short-circuited portion, the inspection electrode terminal 103a, ...
The short circuit between the gate signal wiring 101 and the source signal wiring 102 in the block can be inspected at one time by inspecting the conduction between .. and 104a ,. However, if a short circuit occurs between the gate signal wiring and the source signal wiring in the block, the location of the short circuit and the number of short circuits cannot be limited. It goes without saying that the source signal wiring or the gate signal wiring can be similarly inspected for disconnection.

【0048】[実施例5]前記実施例3では、ゲート信
号配線101とソース信号配線102の両端すべてにトランジ
スタを設置したが、本実施例では図5に示すように、隣
り合うゲート信号配線101を左右互い違いになるように
短絡して、その部分にトランジスタを接続するか、また
は、隣り合うソース信号配線102を上下互い違いになる
ように短絡して、その部分にトランジスタを接続するよ
うにしたものである。これによって、ゲート信号配線10
1とソース信号配線102間での短絡検査時は検査電極端子
103a、・・・と104a、・・・のあいだの導通を検査す
ることによってブロック内のゲート信号配線101とソー
ス信号配線102の短絡を4カ所同時に検査することがで
き、検査を高速化することができる。さらに、短絡が生
じたばあい、検査電極間の組合わせを変えることによっ
て短絡個所を判断することができる。
[Embodiment 5] In Embodiment 3, transistors are provided at both ends of the gate signal wiring 101 and the source signal wiring 102, but in this embodiment, as shown in FIG. Shorted so that they are staggered left and right, and transistors are connected to that part, or adjacent source signal wirings 102 are shorted so that they are staggered vertically, and transistors are connected to that part Is. This allows the gate signal wiring 10
1 inspection electrode terminal during short circuit inspection between 1 and source signal wiring 102
By inspecting the continuity between 103a, ... And 104a ,. You can Further, when a short circuit occurs, the short circuit location can be determined by changing the combination between the inspection electrodes.

【0049】また、ゲート信号配線101またはソース信
号配線102の断線検査を一括して行なうことができるこ
とはいうまでもない。
It goes without saying that the gate signal wiring 101 or the source signal wiring 102 can be collectively tested for disconnection.

【0050】[実施例6]図6は本発明の実施例6のT
FTアクティブマトリックス配線基板の構成を示す説明
図である。図6において101はゲート信号配線、102はソ
ース信号配線で、ゲート信号配線101とソース信号配線1
02の交差部にTFTが形成されているが図面では省略さ
れている。ゲート信号配線101とソース信号配線102の一
端側の検査電極端子103a、・・・および104a、・・・
の先がすべて低抵抗配線105b、105aによって短絡さ
れ、他端には検査電極端子113a、・・・および114a、
・・・が設けられている。ゲート側の低抵抗配線105b
とソース側の低抵抗配線105aはキャパシタ121を介して
接続されている。キャパシタ121としては、TFTの性
能などによっても異なるが、たとえば1〜100μF程度
のものを使用することができる。
[Embodiment 6] FIG. 6 shows T of Embodiment 6 of the present invention.
It is explanatory drawing which shows the structure of FT active matrix wiring board. In FIG. 6, 101 is a gate signal wiring, 102 is a source signal wiring, and the gate signal wiring 101 and the source signal wiring 1
Although a TFT is formed at the intersection of 02, it is omitted in the drawing. Inspection electrode terminals 103a, ... And 104a, ... On one end side of the gate signal wiring 101 and the source signal wiring 102
Are all short-circuited by the low resistance wirings 105b and 105a, and the other end is connected to the inspection electrode terminals 113a, ...
... is provided. Gate side low resistance wiring 105b
And the low resistance wiring 105a on the source side are connected via a capacitor 121. As the capacitor 121, for example, one having a capacitance of about 1 to 100 μF can be used, although it depends on the performance of the TFT.

【0051】通常時は、検査電極113a、・・・と114
a、・・・のあいだに静電気が生じても、静電気によっ
て生じる瞬間的な過電圧は交流信号とみなされるためキ
ャパシタを通してゲート側の低抵抗配線とソース側の低
抵抗配線間が導通状態になる。したがって、ゲート信号
配線101とソース信号配線102の交差部分で絶縁破壊が生
じるおそれがない。
Normally, the inspection electrodes 113a, ... And 114
Even if static electricity is generated between a, ..., Since the instantaneous overvoltage generated by the static electricity is regarded as an AC signal, the low resistance wiring on the gate side and the low resistance wiring on the source side are electrically connected through the capacitor. Therefore, there is no risk of dielectric breakdown at the intersection of the gate signal wiring 101 and the source signal wiring 102.

【0052】また、ゲート信号配線101とソース信号配
線102の短絡検査には、検査電極端子113a、・・・と11
4a、・・・とのあいだに直流信号を流すことによって
測定することができる。また、ゲート信号配線とソース
信号配線の断線検査をできることもいうまでもない。
In addition, for the short circuit inspection of the gate signal wiring 101 and the source signal wiring 102, the inspection electrode terminals 113a, ...
It can be measured by sending a DC signal between 4a, ... It goes without saying that the gate signal wiring and the source signal wiring can be inspected for disconnection.

【0053】[実施例7]前記実施例6では、ゲート信
号配線101側の低抵抗配線とソース信号配線102側の低抵
抗配線のあいだにキャパシタを形成したが、本実施例で
は図7に示すように、ゲート信号配線101側の低抵抗配
線105bとソース信号配線102側の低抵抗配線105aのあ
いだにキャパシタ121と低抵抗体122とが並列に接続され
ているため、検査電極端子103a、・・・と104a、・・
・のあいだに静電気が生じても、静電気の交流成分はキ
ャパシタ121を通してゲート信号配線101側の低抵抗配線
105bとソース信号配線102側の低抵抗配線105aが導通
され、また、静電気の直流成分は抵抗体122によって消
費されるため、ゲート信号配線101とソース信号配線102
の交差部分で絶縁破壊が生じるおそれがない。抵抗体12
2としてはTFTの性能などによっても異なるが、たと
えば50〜100MΩ程度のものを使用することができる。
[Seventh Embodiment] In the sixth embodiment, the capacitor is formed between the low resistance wiring on the gate signal wiring 101 side and the low resistance wiring on the source signal wiring 102 side. As described above, since the capacitor 121 and the low resistance body 122 are connected in parallel between the low resistance wiring 105b on the gate signal wiring 101 side and the low resistance wiring 105a on the source signal wiring 102 side, the inspection electrode terminals 103a ,. ..And 104a, ..
・ Even if static electricity is generated between them, the AC component of static electricity passes through the capacitor 121 and has low resistance wiring on the gate signal wiring 101 side.
Since 105b and the low resistance wiring 105a on the source signal wiring 102 side are electrically connected and the direct current component of static electricity is consumed by the resistor 122, the gate signal wiring 101 and the source signal wiring 102
There is no risk of dielectric breakdown at the intersection of. Resistor 12
As 2, it is possible to use, for example, one having a value of about 50 to 100 MΩ, although it depends on the performance of the TFT.

【0054】また、前記実施例6と同様に、各信号配線
の短絡および断線の検査を行うことができることはいう
までもない。
Needless to say, similar to the sixth embodiment, it is possible to inspect each signal wiring for short circuit and disconnection.

【0055】[実施例8]図8は本発明の実施例8を説
明する説明図である。図8において201i、202jはそれ
ぞれi番目のゲート信号配線、j番目のソース信号配線
を示す。ゲート信号配線201i、ソース信号配線202jが
交差する各画素部にはTFT203ij(添字i、jはそ
れぞれi行目、j列目の画素に対応する。)が形成され
ている。206i、206jはそれぞれi番目のゲート信号配
線201i、ソース信号配線202jの一端に接続された検査
電極端子である。215は各ゲート信号配線201iのすべて
を短絡するゲート側低抵抗配線である。また、216は各
ソース信号配線201jのすべてを短絡するソース側低抵
抗配線である。204は画素部のTFT203ijと同様のプ
ロセスにより形成されたショート用TFTである。
[Embodiment 8] FIG. 8 is an explanatory view for explaining an embodiment 8 of the invention. In FIG. 8, 201i and 202j denote the i-th gate signal wiring and the j-th source signal wiring, respectively. A TFT 203ij (subscripts i and j correspond to pixels in the i-th row and the j-th column, respectively) is formed in each pixel portion where the gate signal wiring 201i and the source signal wiring 202j intersect. 206i and 206j are inspection electrode terminals connected to one end of the i-th gate signal wiring 201i and source signal wiring 202j, respectively. Reference numeral 215 is a gate-side low resistance wiring that short-circuits all of the gate signal wirings 201i. Reference numeral 216 is a source-side low resistance wiring that short-circuits all of the source signal wirings 201j. Reference numeral 204 is a short-circuit TFT formed by the same process as the TFT 203ij in the pixel portion.

【0056】図9にこのショート用TFT204の断面構
成図を示す。207、208、209はそれぞれ導体により形成
された電極、212は絶縁酸化膜、213は半導体により形成
されたチャネル領域、214はガラス基板である。
FIG. 9 is a sectional view of the short-circuiting TFT 204. Reference numerals 207, 208, and 209 denote electrodes made of conductors, 212 an insulating oxide film, 213 a channel region made of a semiconductor, and 214 a glass substrate.

【0057】本実施例ではショート用TFT204の耐電
圧が画素TFT203ijの耐電圧よりも低くなるよう
に、ショート用TFT204の絶縁酸化膜212の厚さdは薄
く形成されている。ショート用TFT204のゲート電極2
07はゲート側低抵抗配線215の一端に、ソース電極208は
ソース側低抵抗配線216の一端にそれぞれ接続されてい
る。また、ドレイン電極209はどこにも接続されていな
い。さらに、ゲート側低抵抗配線215の他の一端にはゲ
ート側共通検査電極端子218が、ソース側低抵抗配線216
の一端にはソース側共通検査電極端子217がそれぞれ接
続されている。これらのショート用TFT204および低
抵抗配線215、216は、マトリックス配線のショートや断
線の検査後、破線211に沿って切断され、除去される。
In the present embodiment, the thickness d of the insulating oxide film 212 of the short-circuit TFT 204 is made thin so that the withstand voltage of the short-circuit TFT 204 becomes lower than the withstand voltage of the pixel TFT 203ij. Gate electrode 2 of TFT 204 for short circuit
07 is connected to one end of the gate side low resistance wiring 215, and the source electrode 208 is connected to one end of the source side low resistance wiring 216. In addition, the drain electrode 209 is not connected anywhere. Further, at the other end of the gate side low resistance wiring 215, the gate side common inspection electrode terminal 218 is connected to the source side low resistance wiring 216.
Source-side common inspection electrode terminals 217 are respectively connected to one ends of the. The short-circuit TFT 204 and the low-resistance wirings 215 and 216 are cut along the broken line 211 and removed after the short-circuiting and breaking of the matrix wiring are inspected.

【0058】つぎに、図8のマトリックス配線基板の各
信号配線の断線および短絡の検査法について説明する。
ゲート信号配線201iの断線の検査は、ゲート側共通検
査電極端子218と各ゲート側信号検査電極端子206iに信
号を与えることにより行なわれ、ソース信号配線202j
の断線の検査は、ソース側共通検査電極端子217と各ソ
ース側検査電極端子206jに信号を与えることにより行
なわれる。またゲート信号配線201iとソース信号配線2
02jのあいだの短絡検査は、ゲート側共通検査電極端子
218とソース側共通検査電極端子217の導通を調べること
により行われる。
Next, a method of inspecting each signal wiring of the matrix wiring board of FIG. 8 for disconnection and short circuit will be described.
The disconnection of the gate signal wiring 201i is inspected by applying a signal to the gate side common inspection electrode terminal 218 and each gate side signal inspection electrode terminal 206i.
The disconnection inspection is performed by applying a signal to the source-side common inspection electrode terminal 217 and each source-side inspection electrode terminal 206j. Also, the gate signal wiring 201i and the source signal wiring 2
For short circuit inspection between 02j, common inspection electrode terminal on the gate side
This is performed by checking the continuity between 218 and the source-side common inspection electrode terminal 217.

【0059】つぎに、マトリックス配線基板の製造過程
や、検査過程において、ある配線201i、202j間に静電
気が生じたとき、これらの配線が交差する画素部のTF
T203ijのゲート・ソース間に電位差が生じる。この
電位は並列に接続されたショート用TFT204のゲート
電極207とソース電極208のあいだにも印加される。ここ
でショート用TFT204の耐電圧は画素TFT203ijの
耐電圧よりも低いため、前記TFT203ijよりも早く
ショート用TFT204の絶縁酸化膜212が絶縁破壊を起こ
し、静電気により発生した電荷は、ショート用TFT20
4の絶縁酸化膜中を流れる。さらにこの過程において電
圧降下が生じるため、画素TFT203ijのゲート・ソ
ース間には過電圧が印加されない。
Next, when static electricity is generated between certain wirings 201i and 202j in the process of manufacturing the matrix wiring board and the inspection process, the TF of the pixel portion where these wirings intersect with each other.
A potential difference occurs between the gate and source of T203ij. This potential is also applied between the gate electrode 207 and the source electrode 208 of the shorting TFT 204 connected in parallel. Here, since the withstand voltage of the short-circuit TFT 204 is lower than the withstand voltage of the pixel TFT 203ij, the insulating oxide film 212 of the short-circuit TFT 204 causes dielectric breakdown earlier than the TFT 203ij, and the charge generated by static electricity is generated by the short-circuit TFT 20.
It flows in the insulating oxide film of 4. Furthermore, since a voltage drop occurs in this process, no overvoltage is applied between the gate and source of the pixel TFT 203ij.

【0060】以上のようにすべてのゲート信号配線の一
端どうしを短絡した低抵抗配線215と、すべてのソース
信号配線の一端どうしを短絡した低抵抗配線216とを、
ショート用TFT204のそれぞれゲート電極207、ソース
電極208に接続すると共に、そのTFT204の耐電圧が画
素TFT203ijの耐電圧よりも低くしているので、各
配線ごとの絶縁検査および配線基板のゲート・ソース間
のショート検査が可能であると共に、ある配線間に静電
気が生じたときでも、ショート用TFTだけが早期に絶
縁破壊されるため、画素TFT203ijは過電圧から保
護される。
As described above, the low resistance wiring 215 in which one ends of all the gate signal wirings are short-circuited and the low resistance wiring 216 in which one ends of all the source signal wirings are short-circuited are
The short circuit TFT 204 is connected to the gate electrode 207 and the source electrode 208, respectively, and the withstand voltage of the TFT 204 is set lower than the withstand voltage of the pixel TFT 203ij. The short-circuit inspection can be performed, and even when static electricity is generated between certain wirings, only the short-circuit TFT is early dielectrically broken down, so that the pixel TFT 203ij is protected from overvoltage.

【0061】[実施例9]図10は本発明の実施例9を説
明する説明図である。図10において、i番目のゲート信
号配線201i、j番目のソース信号配線202j、TFT20
3ij(添字i、jはそれぞれi行目、j列目の画素に
対応する。)は前記実施例8に示すものと同一である。
206mi、206niはそれぞれi番目のゲート信号配線の
図10において左側端、右側端に接続された検査電極端
子、206pj、206qjはそれぞれj番目のソース信号配
線の図10において上側端、下側端、に接続された検査電
極端子である。204i、205jは画素部のTFT203ij
と同様のプロセスにより形成されたショート用TFTで
ある。これらのショート用TFT204i、205jの断面構
成図および電極207、208、209の接続は図9に示すTF
Tと同一の構造である。ゲート信号配線側のショート用
TFT204iのゲート電極207はゲート信号配線201iの
一端に、ソース信号配線側のショート用TFT205jの
ゲート電極207はソース信号配線202jの一端にそれぞれ
接続されている。またすべてのショート用TFT204
i、205jの各電極208は低抵抗配線であるショートリン
グ210により短絡されている。ショート用TFT2個を
直列に接続したものの耐電圧が画素TFT203ij1個
の耐電圧よりも低くなるように、ショート用TFTの絶
縁酸化膜212の厚さd(図9参照)は薄く形成されてい
る。これらのショート用TFT204i、205jおよびショ
ートリング210は、マトリックス配線のショートや断線
の検査後、破線211に沿って切り落とされる。
[Ninth Embodiment] FIG. 10 is an explanatory view for explaining a ninth embodiment of the present invention. In FIG. 10, the i-th gate signal wiring 201i, the j-th source signal wiring 202j, and the TFT 20
3ij (subscripts i and j correspond to pixels in the i-th row and the j-th column, respectively) are the same as those in the eighth embodiment.
206mi and 206ni are inspection electrode terminals connected to the left end and the right end of the i-th gate signal wiring in FIG. 10, 206pj and 206qj are upper and lower ends of the j-th source signal wiring in FIG. Is an inspection electrode terminal connected to. 204i and 205j are the TFTs 203ij of the pixel portion
It is a short-circuit TFT formed by the same process as described above. The cross-sectional configuration diagram of these short-circuit TFTs 204i and 205j and the connection of electrodes 207, 208 and 209 are shown in FIG.
It has the same structure as T. The gate electrode 207 of the short-circuit TFT 204i on the gate signal line side is connected to one end of the gate signal line 201i, and the gate electrode 207 of the short-circuit TFT 205j on the source signal line side is connected to one end of the source signal line 202j. In addition, all short-circuit TFT204
The electrodes 208 of i and 205j are short-circuited by a short ring 210 which is a low resistance wiring. The thickness d (see FIG. 9) of the insulating oxide film 212 of the short-circuit TFT is formed thin so that the withstand voltage of two short-circuit TFTs connected in series becomes lower than the withstand voltage of one pixel TFT 203ij. The short-circuit TFTs 204i and 205j and the short ring 210 are cut off along the broken line 211 after the short-circuit and break of the matrix wiring are inspected.

【0062】つぎに、図10のマトリックス配線基板の各
信号配線の断線および短絡の検査法について説明する。
マトリックス配線の断線の検査は、ゲート側検査電極端
子206miと206niのあいだおよびソース側検査電極端
子206pjと206qjのあいだにそれぞれ信号を与えるこ
とにより行なわれる。またゲート信号配線201iとソー
ス信号配線202jのあいだのショートの検査は、あるゲ
ート側検査電極端子206miとあるソース側検査電極端
子206pjのあいだの導通を調べることにより各画素ご
との検査をすることができる。
Next, a method of inspecting the signal wirings of the matrix wiring board of FIG. 10 for breaks and short circuits will be described.
The disconnection of the matrix wiring is inspected by applying a signal between the gate side inspection electrode terminals 206mi and 206ni and between the source side inspection electrode terminals 206pj and 206qj. Further, the short circuit between the gate signal wiring 201i and the source signal wiring 202j can be inspected for each pixel by examining the conduction between a certain gate side inspection electrode terminal 206mi and a certain source side inspection electrode terminal 206pj. it can.

【0063】図11はある画素TFT203ijからみた本
実施例の等価回路図である。マトリックス配線基板の製
造過程や、検査過程において、ある配線201iと202j間
に静電気が生じたとき、これらの配線が交差する画素部
のTFT203ijのゲート219とソース220間、すなわち
A−B間に電位差が生じる。この電位差は直列に接続さ
れた2個のショート用TFT205j、204iの電極207a
と電極207bのあいだにも印加される。ここで、ショー
ト用TFT205j、204iの2個を直列に接続したものの
耐電圧が画素TFT203ij1個の耐電圧よりも低くな
るように、ショート用TFTの絶縁酸化膜の厚さd(図
9参照)は薄く形成されているため、2個のショート用
TFT205j、204iの絶縁酸化膜中を流れる。さらにこ
の過程において電圧降下が生じるため、画素TFT203
ijのゲート219とソース220のあいだには過電圧が印加
されない。
FIG. 11 is an equivalent circuit diagram of this embodiment viewed from a certain pixel TFT 203ij. When static electricity is generated between certain wirings 201i and 202j in the process of manufacturing the matrix wiring board or the inspection process, a potential difference is generated between the gate 219 and the source 220 of the TFT 203ij of the pixel portion where these wirings intersect, that is, between A and B. Occurs. This potential difference is caused by the electrodes 207a of the two short-circuiting TFTs 205j and 204i connected in series.
Is also applied between the electrode and the electrode 207b. Here, the thickness d (see FIG. 9) of the insulating oxide film of the short-circuit TFT is set so that the withstand voltage of two short-circuit TFTs 205j and 204i connected in series is lower than the withstand voltage of one pixel TFT 203ij. Since it is formed thin, it flows through the insulating oxide film of the two short-circuit TFTs 205j and 204i. Furthermore, since a voltage drop occurs in this process, the pixel TFT 203
No overvoltage is applied between the gate 219 and the source 220 of ij.

【0064】以上のようにゲート信号配線、ソース信号
配線の各々の一端にショート用TFTを接続し、このT
FTをショートリング210で連結しているため、しかも
ショート用TFT2個を直列に接続したものの耐電圧が
画素TFT203ij1個の耐電圧よりも低くしているの
で、各配線ごとに絶縁やショートの検査をすることがで
き、画素表示も可能であるとともに、ある配線間に静電
気が生じたとき、ショート用TFTだけが早期に絶縁破
壊され、画素TFTは過電圧から保護される。
As described above, the short-circuit TFT is connected to one end of each of the gate signal wiring and the source signal wiring, and this T
Since the FTs are connected by the short ring 210, and the withstand voltage of two short-circuiting TFTs connected in series is lower than the withstand voltage of one pixel TFT 203ij, insulation and short-circuit inspection is performed for each wiring. It is possible to perform pixel display, and when static electricity is generated between certain wirings, only the short-circuiting TFT is early dielectrically broken down, and the pixel TFT is protected from overvoltage.

【0065】[実施例10]図12は本発明の実施例10を説
明する説明図である。i番目のゲート信号配線201i、
j番目のソース信号配線202j、TFT203ij(添字
i、jはそれぞれi行目、j列目の画素に対応する)、
検査電極端子206mj、206ni、206pj、206qjは前
記実施例9に示すものと同一のものである。221i、222
jは画素TFT203ijと同様のプロセスにより形成さ
れたショート用TFTである。これらのショート用TF
T221i、222jの断面構造および電極207、208、209の
接続は前記図9に示すものと同じである。ここで、ショ
ート用TFT221i、222jのソース208とドレイン209の
あいだのチャネルの長さを短くし、ショート用TFT2
個のソースとドレインのあいだを直列に接続したものの
耐電圧が画素TFT203ijのゲートとソースのあいだ
の耐電圧よりも低くなるように形成されている。ゲート
信号配線側のショート用TFT221iの電極208はゲート
信号配線201iの一端に、ソース信号配線側のショート
用TFT222jの電極208はソース信号配線202jの一端
にそれぞれ接続されている。またすべてのショート用T
FT221i、222jの各電極209は低抵抗配線であるショ
ートリング210により短絡されている。さらに、すべて
のショート用TFT221i、222jの各電極207は配線223
によりGNDレベルに落とされている。これらのショー
ト用TFT221i、222jおよびショートリング210、G
ND配線223は、マトリックス配線のショートや断線の
検査後、破線211に沿って切り落とされる。
[Embodiment 10] FIG. 12 is an explanatory diagram for explaining Embodiment 10 of the present invention. i-th gate signal wiring 201i,
j-th source signal wiring 202j, TFT 203ij (subscripts i and j correspond to pixels in the i-th row and the j-th column, respectively),
The inspection electrode terminals 206mj, 206ni, 206pj, and 206qj are the same as those shown in the ninth embodiment. 221i, 222
j is a shorting TFT formed by the same process as the pixel TFT 203ij. TF for these shorts
The cross-sectional structure of T221i, 222j and the connection of electrodes 207, 208, 209 are the same as those shown in FIG. Here, the length of the channel between the source 208 and the drain 209 of the short-circuit TFTs 221i and 222j is shortened to shorten the short-circuit TFT 2
It is formed so that the withstand voltage of the individual source and drain connected in series is lower than the withstand voltage between the gate and the source of the pixel TFT 203ij. The electrode 208 of the short-circuit TFT 221i on the gate signal wiring side is connected to one end of the gate signal wiring 201i, and the electrode 208 of the short-circuit TFT 222j on the source signal wiring side is connected to one end of the source signal wiring 202j. Also for all short T
The electrodes 209 of the FTs 221i and 222j are short-circuited by a short ring 210 which is a low resistance wiring. Further, the electrodes 207 of all the short-circuit TFTs 221i and 222j are connected to the wiring 223.
Has been lowered to the GND level. These short-circuit TFTs 221i and 222j and the short rings 210 and G
The ND wiring 223 is cut off along the broken line 211 after inspecting the matrix wiring for a short circuit or a break.

【0066】この図12に示す実施例10では、前記実施例
9と同様に各配線ごとに絶縁ショートの検査が可能であ
り、画素表示も可能であるとともに、ある配線間に静電
気が生じたとき、ショート用TFTだけが絶縁破壊さ
れ、画素TFTは破壊されない。さらに絶縁酸化膜の厚
さを画素のTFTの絶縁酸化膜の厚さと同一にできるた
め、製造プロセスを追加することなく、ショート用TF
Tが形成される。
In the tenth embodiment shown in FIG. 12, an insulation short circuit can be inspected for each wiring as in the case of the ninth embodiment, pixel display is possible, and static electricity is generated between certain wirings. Only the short-circuit TFT is dielectrically destroyed, and the pixel TFT is not destroyed. Furthermore, since the thickness of the insulating oxide film can be made equal to the thickness of the insulating oxide film of the TFT of the pixel, the TF for short circuit can be obtained without adding a manufacturing process.
T is formed.

【0067】[実施例11]図13は本発明の実施例11を説
明する説明図である。図13において、i番目のゲート信
号配線201i、j番目のソース信号配線202j、TFT20
3ij、検査電極端子206mi、206pj、はそれぞれ前
記実施例10に示すものと同一のもので、215はゲート側
周辺配線、216はソース側周辺配線、218はゲート側共通
検査電極端子、217はソース側共通検査電極端子217であ
る。229は2つの金属電極間に絶縁膜を設けた構造を有
するMIM(Metal Insulator Metal)素子である。図14
にこのMIM素子229の断面構成図を示す。225はCr電
極、226はゲート配線201iに接続されたTa電極、227
はTa25により形成された厚さが40〜60nm程度の絶
縁酸化膜、214はガラス基板である。MIM素子229のT
a電極226はゲート側周辺配線215に、Cr電極225はソ
ース側周辺配線216にそれぞれ接続されている。ショー
ト用MIM素子229の絶縁酸化膜227の膜厚を適当な厚さ
にすることにより画素用TFT203ijのゲートとソー
ス間の耐電圧よりも低くしておく。これらのMIM素子
229および周辺配線215、216は、マトリックス配線のシ
ョートや断線の検査後、破線211に沿って切除される。
[Embodiment 11] FIG. 13 is an explanatory view for explaining Embodiment 11 of the invention. In FIG. 13, the i-th gate signal wiring 201i, the j-th source signal wiring 202j, and the TFT 20
3ij and inspection electrode terminals 206mi and 206pj are the same as those shown in the tenth embodiment. 215 is a gate side peripheral wiring, 216 is a source side peripheral wiring, 218 is a gate side common inspection electrode terminal, and 217 is a source. It is the side common inspection electrode terminal 217. Reference numeral 229 is a MIM (Metal Insulator Metal) element having a structure in which an insulating film is provided between two metal electrodes. Figure 14
A cross-sectional configuration diagram of this MIM element 229 is shown in FIG. 225 is a Cr electrode, 226 is a Ta electrode connected to the gate wiring 201i, 227
Is an insulating oxide film formed of Ta 2 O 5 and having a thickness of about 40 to 60 nm, and 214 is a glass substrate. T of MIM element 229
The a electrode 226 is connected to the gate side peripheral wiring 215, and the Cr electrode 225 is connected to the source side peripheral wiring 216. By setting the thickness of the insulating oxide film 227 of the short-circuit MIM element 229 to an appropriate thickness, it is set lower than the withstand voltage between the gate and the source of the pixel TFT 203ij. These MIM elements
The 229 and the peripheral wirings 215 and 216 are cut out along the broken line 211 after the inspection of the matrix wiring for a short circuit or a break.

【0068】図13に示す実施例11では、すべてのゲート
信号配線の一端同士を短絡した配線と、すべてのソース
信号配線の一端同士を短絡した配線とをマトリックス配
線の外部に形成したMIM素子の2つの電極にそれぞれ
接続し、画素TFT203ijのゲートとソース間の耐電
圧よりも低くしているため、前記実施例8と同様にマト
リックス配線の断線やショートの検査時に、各線ごとの
絶縁検査および配線基板のゲートとソース間のショート
検査が可能であるとともに、ある配線間に静電気が生じ
ても、MIM素子だけが絶縁破壊されるため、画素TF
Tは破壊されない。
In the eleventh embodiment shown in FIG. 13, an MIM element in which wirings in which one ends of all gate signal wirings are short-circuited and wirings in which one ends of all source signal wirings are short-circuited are formed outside the matrix wirings. Since the voltage is lower than the withstand voltage between the gate and the source of the pixel TFT 203ij connected to each of the two electrodes, the insulation inspection and wiring of each line are performed at the time of the inspection of the disconnection or short circuit of the matrix wiring as in the case of the eighth embodiment. A short circuit between the gate and the source of the substrate can be inspected, and even if static electricity is generated between certain wirings, only the MIM element will be dielectrically broken down.
T is not destroyed.

【0069】[実施例12]図15は本発明の実施例12を説
明する図である。図15において、i番目のゲート信号配
線201i、j番目のソース信号配線202j、TFT203i
j、検査電極端子206mi、206pj、ゲート側周辺配線
215、ソース側周辺配線216、ゲート側共通検査電極端子
218、ソース側共通検査電極端子217はそれぞれ前記実施
例11に示すものと同一のものである。230は互いに逆向
きのダイオードを2個直列に接続したもの(以下、BT
B素子という)である。図16にこのBTB素子230の断
面構成図を示す。232はn型アモルファスシリコン(a
−Si)薄膜、233はi型a−Si薄膜、234は絶縁酸化
膜235、236は白金電極、237はガラス基板である。BT
B素子230の電極235はソース側周辺配線216に、電極236
はゲート側周辺配線215にそれぞれ接続されている。B
TB素子230の電極間の電圧−電流特性は、図17に示す
非線形特性を有する。V1は画素TFT203ijのゲート
とソース間の耐電圧よりも小さくしておく。このBTB
素子230および周辺配線215、216は、マトリックス配線
のショートや断線の検査後、破線211に沿って切除され
る。BTB素子230の耐圧V1としては、使用目的によっ
ても異なるが、通常8〜10V程度のものを使用すること
ができる。
[Embodiment 12] FIG. 15 is a view for explaining an embodiment 12 of the present invention. In FIG. 15, the i-th gate signal wiring 201i, the j-th source signal wiring 202j, and the TFT 203i
j, inspection electrode terminals 206mi, 206pj, gate side peripheral wiring
215, source side peripheral wiring 216, gate side common inspection electrode terminal
218 and the source-side common inspection electrode terminal 217 are the same as those shown in the eleventh embodiment. 230 is a series connection of two diodes in opposite directions (hereinafter BT
B element). FIG. 16 shows a sectional configuration diagram of the BTB element 230. 232 is n-type amorphous silicon (a
-Si) thin film, 233 is an i-type a-Si thin film, 234 is an insulating oxide film 235, 236 is a platinum electrode, and 237 is a glass substrate. BT
The electrode 235 of the B element 230 is connected to the source side peripheral wiring 216 and the electrode 236.
Are respectively connected to the gate side peripheral wiring 215. B
The voltage-current characteristic between the electrodes of the TB element 230 has a non-linear characteristic shown in FIG. V 1 is set smaller than the withstand voltage between the gate and the source of the pixel TFT 203ij. This BTB
The element 230 and the peripheral wirings 215 and 216 are cut out along the broken line 211 after the inspection of the matrix wiring for a short circuit or a break. Although the withstand voltage V 1 of the BTB element 230 varies depending on the purpose of use, a withstand voltage V 1 of about 8 to 10 V can normally be used.

【0070】マトリックス配線の断線検査は、ゲート側
検査電極端子206miとゲート側共通電極端子218とのあ
いだおよびソース側検査電極端子206pjとソース側共
通電極端子217とのあいだにそれぞれ信号を与えること
により行なわれる。またゲート信号配線201iとソース
信号配線202j間のショート検査は、共通電極端子217と
218のあいだに、図17に示す−V1〜V1の信号電圧を印
加することにより、ゲート側周辺配線215とソース側周
辺配線216の間は絶縁状態になっているため電流が流れ
るか否かでショートの検査をすることができる。
The disconnection inspection of the matrix wiring is performed by applying a signal between the gate side inspection electrode terminal 206mi and the gate side common electrode terminal 218 and between the source side inspection electrode terminal 206pj and the source side common electrode terminal 217, respectively. Done. In addition, the short-circuit inspection between the gate signal wiring 201i and the source signal wiring 202j is performed with the common electrode terminal 217.
Between 218 and 218, by applying a signal voltage of −V 1 to V 1 shown in FIG. 17, since the gate-side peripheral wiring 215 and the source-side peripheral wiring 216 are in an insulating state, a current flows. You can inspect for shorts.

【0071】一方、マトリックス配線基板の製造過程
や、検査過程において、ある配線201iと、202j間に静
電気が印加されると、これらの配線が交差する画素部の
TFT203ijのゲートとソース間に高電圧V2が生じ
る。この電圧V2は並列に接続されたBTB素子230の電
極235と電極236のあいだにも印加される。このとき図17
に示すように、BTB素子230の電極間に電流が流れ、
この過程で電圧降下が生じるため、画素TFT203ij
のゲートとソース間には電圧が印加されない。したがっ
て、ある配線201iと202jのあいだに静電気が生じ、こ
れらの配線が交差する画素部のTFT203ijのゲート
とソース間に高電圧V2が生じても、画素TFT203ij
は破壊されない。さらに、BTB素子の耐電圧を充分高
くしておくことによって、一度静電気が生じても過電圧
がBTB素子の耐電圧以下であればBTB素子は破壊さ
れないため、そのまま検査を続けることができ、再度の
静電気の発生に対応することができる。
On the other hand, when static electricity is applied between the wirings 201i and 202j in the process of manufacturing the matrix wiring substrate and the inspection process, a high voltage is applied between the gate and the source of the TFT 203ij of the pixel portion where these wirings intersect. V 2 is produced. This voltage V 2 is also applied between the electrodes 235 and 236 of the BTB element 230 connected in parallel. Figure 17
As shown in, a current flows between the electrodes of the BTB element 230,
Since a voltage drop occurs in this process, the pixel TFT 203ij
No voltage is applied between the gate and source of the. Therefore, even if static electricity is generated between the wirings 201i and 202j and a high voltage V 2 is generated between the gate and the source of the TFT 203ij in the pixel portion where these wirings intersect, the pixel TFT 203ij
Is not destroyed. Further, by setting the withstand voltage of the BTB element sufficiently high, even if static electricity occurs once, if the overvoltage is equal to or lower than the withstand voltage of the BTB element, the BTB element is not destroyed, so that the inspection can be continued and the inspection can be performed again. It can cope with the generation of static electricity.

【0072】[実施例13]図18は本発明の実施例13を説
明する図である。図18において、i番目のゲート信号配
線201i、検査電極端子206mi、206ni、306pj、30
6qjは前記実施例9に示すものと同一のものである
(添字i、jはそれぞれi行目、j列目の画素に対応す
る)。302jは対向基板側に形成されたj番目のソース
信号配線である。240ijは2つの金属電極間に絶縁膜
を設けた構造をもつMIM(Metal Insulator Metal)素
子であり、その断面構成図は前記実施例11の図14に示す
ものと同一のものであり、MIM素子240ijのTa電
極226は各ゲート信号配線201iにCr電極225は透明電
極を介して対向基板側に形成されたソース信号配線302
jにそれぞれ接続されている。245i、311jは画素部の
MIM素子240ijと同様のプロセスにより形成された
ショート用MIM素子であり、MIM素子245iのTa
電極はゲート側周辺配線215に、Cr電極は検査電極端
子206niに、またMIM素子311jのTa電極は検査電
極端子306qjに、Cr電極はソース側周辺配線316に接
続されている。
[Thirteenth Embodiment] FIG. 18 is a diagram for explaining the thirteenth embodiment of the present invention. In FIG. 18, the i-th gate signal wiring 201i, inspection electrode terminals 206mi, 206ni, 306pj, 30
6qj is the same as that shown in the ninth embodiment (subscripts i and j correspond to pixels in the i-th row and the j-th column, respectively). 302j is a j-th source signal wiring formed on the counter substrate side. 240 ij is a MIM (Metal Insulator Metal) element having a structure in which an insulating film is provided between two metal electrodes, and its sectional configuration diagram is the same as that shown in FIG. 14 of the eleventh embodiment. The Ta electrode 226 of 240 ij is the gate signal wiring 201 i, and the Cr electrode 225 is the source signal wiring 302 formed on the counter substrate side via the transparent electrode.
j, respectively. 245i and 311j are short-circuit MIM elements formed by the same process as the MIM element 240ij in the pixel section.
The electrode is connected to the gate side peripheral wiring 215, the Cr electrode is connected to the inspection electrode terminal 206ni, the Ta electrode of the MIM element 311j is connected to the inspection electrode terminal 306qj, and the Cr electrode is connected to the source side peripheral wiring 316.

【0073】画素用MIM素子240ijおよび、ショー
ト用MIM素子245i、311jの電極間の電圧−電流特性
を図19に示す。図19において画素用のMIM素子240i
jの特性をA、ショート用MIM素子245iおよび311j
の特性をB1およびB2として表わしている。図19に示さ
れるように、ショート用MIM素子245i、311jの立上
がり電圧(図19のB1、B2)を画素用MIM素子240i
jの立上がり電圧V1よりも充分小さくしておくか、ま
たは電圧に対する急峻性を充分もたせておき、ショート
用MIM素子の方が大きな電圧V2が印加されたときに
充分多くの電流が流れるようにしている。このような立
上り電圧を調整するには、絶縁酸化膜の膜厚や面積を変
えることにより調整できる。このショート用MIM素子
245i、311jおよび周辺配線215、316は、マトリックス
配線のショートや断線の検査後、破線211に沿って切除
される。なお、本実施例では2組の配線群が同一基板に
形成されるのではなく、一方の配線群が対向基板に設け
られている例を示しており、このように配線群の一方が
対向基板に設けられているばあいでも、本発明の各実施
例を同様に適用できる。図18では対向基板に形成されて
いるものを300番台で示してある。
FIG. 19 shows the voltage-current characteristics between the electrodes of the pixel MIM element 240ij and the short MIM elements 245i and 311j. In FIG. 19, the MIM element for pixels 240i
j is A, the short-circuiting MIM elements 245i and 311j
Are represented as B 1 and B 2 . As shown in FIG. 19, the rising voltages (B 1 and B 2 in FIG. 19) of the short-circuit MIM elements 245i and 311j are set to the pixel MIM element 240i.
It is set to be sufficiently smaller than the rising voltage V 1 of j or to have a steepness with respect to the voltage so that a large amount of current flows in the short-circuit MIM element when a larger voltage V 2 is applied. I have to. The rising voltage can be adjusted by changing the thickness and area of the insulating oxide film. This short MIM element
The 245i, 311j and the peripheral wirings 215, 316 are cut out along the broken line 211 after inspecting the matrix wiring for a short circuit or a break. In this embodiment, two sets of wiring groups are not formed on the same substrate, but one wiring group is provided on the counter substrate. Thus, one of the wiring groups is formed on the counter substrate. , The respective embodiments of the present invention can be similarly applied. In FIG. 18, those formed on the counter substrate are shown in the 300 series.

【0074】本実施例では、前記実施例9と同様にマト
リックス配線の断線の検査は、ゲート側検査電極端子20
6miと206niおよびソース側検査電極306pjと306q
jのあいだにそれぞれ信号を与えることにより行なわれ
る。またゲート信号配線201とソース信号配線302間のシ
ョート検査は、あるゲート側査電極端子206miとある
ソース側検査電極端子306pj間の導通を調べることに
より各画素ごとに検査が可能となる。一方、マトリック
ス配線基板の製造過程や、検査過程において、ある配線
201i、302j間に静電気が生じても、これらの配線が交
差する画素部のMIM素子240ijの電極225と226間に
高電圧V2が生じる。この電圧V2は直列に接続された2
つのMIM素子245iと311jの電極間にも印加される。
このとき図19に示すように、画素用MIM素子よりもシ
ョート用MIM素子の方に多くの電流が流れ、この過程
で電圧降下が生じるため、画素用MIM240ijの電極2
25と226のあいだにはほとんど電圧が印加されない。し
たがってある配線201iと302j間に静電気が生じ、これ
らの配線が交差する画素部のMIM素子240ijの電極
間に高電圧V2が印加されても、画素用MIM素子240i
jは破壊されない。さらに、ショート用MIM素子の耐
電圧を充分高くしておくことによって、一度静電気が印
加されても過電圧が耐電圧以下であればショート用MI
M素子は破壊されないため、そのまま検査が可能であ
り、再度の静電気の供給に対応することができる。
In this embodiment, as in the case of the ninth embodiment, the disconnection of the matrix wiring is inspected by the gate side inspection electrode terminal 20.
6mi and 206ni and source side inspection electrodes 306pj and 306q
This is done by applying signals to each of j. The short circuit inspection between the gate signal wiring 201 and the source signal wiring 302 can be conducted for each pixel by examining the conduction between a certain gate side inspection electrode terminal 206mi and a certain source side inspection electrode terminal 306pj. On the other hand, in the manufacturing process and inspection process of the matrix wiring board,
Even if static electricity is generated between 201i and 302j, a high voltage V 2 is generated between the electrodes 225 and 226 of the MIM element 240ij in the pixel section where these wirings intersect. This voltage V 2 is 2 connected in series
It is also applied between the electrodes of the two MIM elements 245i and 311j.
At this time, as shown in FIG. 19, more current flows in the short-circuit MIM element than in the pixel MIM element, and a voltage drop occurs in this process, so that the electrode 2 of the pixel MIM 240ij
Little voltage is applied between 25 and 226. Therefore, even if a high voltage V 2 is applied between the electrodes of the MIM element 240ij in the pixel portion where these wirings intersect with each other and static electricity is generated between the wirings 201i and 302j, the pixel MIM element 240i
j is not destroyed. Furthermore, by setting the withstand voltage of the short-circuiting MIM element sufficiently high, if the overvoltage is equal to or lower than the withstand voltage even if static electricity is applied once, the short-circuiting MIM element is short.
Since the M element is not destroyed, the inspection can be performed as it is, and it is possible to cope with the static electricity supply again.

【0075】[実施例14]図20は本発明の実施例14のT
FTアクティブマトリックス配線基板の構成を示す説明
図である。図20において101はゲート信号配線、102はソ
ース信号配線であり、ゲート信号配線101とソース信号
配線102の交差部分にTFTが形成されているが図面で
は省略されている。
[Embodiment 14] FIG. 20 shows T of Embodiment 14 of the present invention.
It is explanatory drawing which shows the structure of FT active matrix wiring board. In FIG. 20, 101 is a gate signal wiring and 102 is a source signal wiring, and a TFT is formed at the intersection of the gate signal wiring 101 and the source signal wiring 102, but they are omitted in the drawing.

【0076】ゲート信号配線101とソース信号配線102の
一端側のすべてを接続する低抵抗配線105の途中に導通
状態から絶縁状態に不可逆的に変化可能なスイッチング
素子と絶縁状態から導通状態に不可逆的に変化可能なス
イッチング素子を直列に接続した複合スイッチング素子
を少なくとも2個以上並列して接続してなるスイッチン
グ素子群150を形成している。図21にスイッチング素子
群150の概念図を示す。150は導通状態から絶縁状態に不
可逆的に変化可能なスイッチング素子152aと絶縁状態
から導通状態に不可逆的に変化可能なスイッチング素子
152bが直列に接続された複合スイッチング素子152,15
3,154が少なくとも2個以上並列に接続されている。図2
2に複合スイッチング素子152の構成断面図を示す。161
はガラス基板、162はたとえばAlやCrの金属配線、1
63はたとえばSiO2やSiNなどからなる絶縁膜、164
はたとえばAlやCrなどからなる金属配線である。15
2aは始め導通状態にあり、レーザを照射することによ
って金属配線162が断線され、絶縁状態となる不可逆的
なスイッチング素子である。また、152bは始めて絶縁
状態にあり、レーザを照射することによって金属配線16
4と絶縁膜163が溶解されて、上層の金属配線164と下層
の金属配線162とが接続され、導通状態となる不可逆的
なスイッチング素子である。
A switching element capable of irreversibly changing from a conductive state to an insulating state in the middle of a low resistance wiring 105 connecting all of one end sides of a gate signal wiring 101 and a source signal wiring 102 and an irreversible state from an insulating state to a conductive state A switching element group 150 is formed by connecting at least two or more composite switching elements in which variable switching elements are connected in series in parallel. FIG. 21 shows a conceptual diagram of the switching element group 150. Reference numeral 150 denotes a switching element 152a capable of irreversibly changing from a conductive state to an insulating state and a switching element capable of irreversibly changing from an insulating state to a conductive state.
Composite switching element 152,15 in which 152b is connected in series
At least two or more 3,154 are connected in parallel. Figure 2
2 shows a sectional view of the structure of the composite switching element 152. 161
Is a glass substrate, 162 is, for example, metal wiring of Al or Cr, 1
63 is an insulating film made of, for example, SiO 2 or SiN, 164
Is a metal wiring made of, for example, Al or Cr. 15
Reference numeral 2a is an irreversible switching element which is initially in a conductive state, and the metal wiring 162 is disconnected by irradiating a laser to be in an insulating state. In addition, 152b is in an insulating state for the first time, and the metal wiring 16b
This is an irreversible switching element in which 4 and the insulating film 163 are melted and the upper metal wiring 164 and the lower metal wiring 162 are connected to each other to be in a conductive state.

【0077】通常時(ゲート信号配線とソース信号配線
間での短絡検査時以外のとき)、導通状態の153aのみ
で形成された複合スイッチング素子153によってゲート
信号配線101とソース信号配線102は低抵抗配線105に接
続されている。したがって低抵抗配線105はショートリ
ングの役目を果たし、全配線は短絡される。
At normal times (except when a short circuit is inspected between the gate signal line and the source signal line), the gate signal line 101 and the source signal line 102 have a low resistance due to the composite switching element 153 formed only by the conductive state 153a. It is connected to the wiring 105. Therefore, the low-resistance wiring 105 functions as a short ring, and all the wiring is short-circuited.

【0078】ゲート信号配線101とソース信号配線間102
での短絡検査をするときは、複合スイッチング素子153
の153aをレーザ切断で導通状態から絶縁状態にスイッ
チングすることによって、ゲート信号配線101とソース
信号配線102のあいだでの短絡検査が可能となる。ま
た、検査終了後、複合スイッチング素子154の154bをレ
ーザ溶接で絶縁状態から導通状態にスイッチングするこ
とによって、再び、低抵抗配線105はショートリングの
役目を果たし、ゲート信号配線101とソース信号配線102
は短絡される。並列接合された複合スイッチング素子15
0の構成個数だけ、スイッチングが可能である。また、
並列に接続されているので冗長性がある。
Between the gate signal wiring 101 and the source signal wiring 102
When performing a short circuit test at
It is possible to perform a short circuit inspection between the gate signal wiring 101 and the source signal wiring 102 by switching the conductive state 153a from the conductive state to the insulated state by laser cutting. After the inspection is completed, the low resistance wiring 105 again functions as a short ring by switching the composite switching element 154b from the insulated state to the conductive state by laser welding, and the gate signal wiring 101 and the source signal wiring 102 are again provided.
Are short-circuited. Composite switching element 15 connected in parallel
Switching is possible by the number of constituents of 0. Also,
Since they are connected in parallel, there is redundancy.

【0079】[実施例15]前記実施例14では、導通状態
から絶縁状態に不可逆的に変化可能なスイッチング素子
152aと絶縁状態から導通状態に不可逆的に変化可能な
スイッチング素子152bが直列に接続された複合スイッ
チング素子152が少なくとも2個以上並列に接続されて
スイッチング素子群150を構成したが、図23に示すよう
に導通状態から絶縁状態に不可逆的に変化可能なスイッ
チング素子172aと絶縁状態から導通状態に不可逆的に
変化可能なスイッチング素子172bを並列に接続した複
合スイッチング素子172、173、174を少なくとも2個以
上直列に接続してスイッチング素子群170を形成するこ
とによって、ピッチ幅の狭いゲート信号配線間やソース
信号配線間に複合スイッチング素子を多く形成すること
ができる。
[Embodiment 15] In Embodiment 14, the switching element capable of irreversibly changing from the conductive state to the insulated state.
The switching element group 150 is configured by connecting at least two or more composite switching elements 152 in which the switching elements 152b that are irreversibly changeable from the insulated state to the conductive state in series are connected in parallel to each other, as shown in FIG. As described above, at least two composite switching elements 172, 173, 174 in which the switching element 172a capable of irreversibly changing from the conductive state to the insulated state and the switching element 172b capable of irreversibly changing from the insulated state to the conductive state are connected in parallel By forming the switching element group 170 by connecting them in series as described above, a large number of composite switching elements can be formed between the gate signal wirings having a narrow pitch width and between the source signal wirings.

【0080】通常時(ゲート信号配線とソース信号配線
間での短絡検査時以外のとき)、導通状態の172aのみ
で形成されて複合スイッチング素子172によってゲート
信号配線とソース信号配線は低抵抗配線105に接続さ
れ、全配線は短絡されている。
At normal times (other than when a short circuit is inspected between the gate signal wiring and the source signal wiring), the composite switching element 172 is formed by only the conductive state 172a so that the gate signal wiring and the source signal wiring have a low resistance wiring 105. And all wiring is short-circuited.

【0081】ゲート信号配線とソース信号配線間での短
絡検査時、複合スイッチング素子172の172aを導通状態
から絶縁状態にスイッチングすることによって、ゲート
信号配線とソース信号配線間での短絡検査が可能とな
る。また、検査終了後、複合スイッチング素子172の172
bを絶縁状態から導通状態にスイッチングすることによ
って、再び、全配線は短絡される。直列接続された複合
スイッチング素子群170の構成個数分だけ、スイッチン
グが可能である。
During a short circuit inspection between the gate signal wiring and the source signal wiring, the short circuit inspection between the gate signal wiring and the source signal wiring can be performed by switching the conductive switching element 172a from the conductive state to the insulated state. Become. After the inspection is completed, the 172 of the composite switching element 172 is
By switching b from the insulating state to the conducting state, all the wirings are short-circuited again. Switching can be performed by the number of constituents of the composite switching element group 170 connected in series.

【0082】[実施例16]図24は本発明の実施例16を説
明するTFTアクティブマトリックス配線基板の構成を
示す説明図である。図24において、i番目のゲート信号
配線201i、j番目のソース信号配線202j、画素用TF
T203ij、検査電極端子206mi、206ni、206pj、
206qjは前記実施例12に示すものと同一の部分を示
す。401mi、401ni、401pj、401qjは画素用TF
T203ijと同一のプロセスで形成された検査端子用T
FTである。ただし、検査端子用TFT401mi、401n
i、401pj、401qjは耐電圧が充分高くなるように、
素子の面積を画素用TFT203ijよりも大きく形成さ
れている。
[Embodiment 16] FIG. 24 is an explanatory diagram showing the structure of a TFT active matrix wiring substrate for explaining Embodiment 16 of the present invention. In FIG. 24, the i-th gate signal wiring 201i, the j-th source signal wiring 202j, and the pixel TF
T203ij, inspection electrode terminals 206mi, 206ni, 206pj,
206qj represents the same part as that in the twelfth embodiment. 401mi, 401ni, 401pj, and 401qj are pixel TFs
T for inspection terminal formed in the same process as T203ij
It is FT. However, inspection terminal TFTs 401mi, 401n
i, 401pj, 401qj should have sufficiently high withstand voltage,
The area of the element is formed larger than that of the pixel TFT 203ij.

【0083】検査端子用TFT401mi、401niのドレ
イン電極402はゲート信号配線201iの両端に、検査端子
用TFT401pj、401qjのドレイン電極402はソース
信号配線202jの両端にそれぞれ接続されている。ま
た、検査端子用TFT401mi、401niのソース電極40
3はそれぞれ検査電極端子206mi、206niに、検査端
子用TFT401pj、401qjのソース電極403はそれぞ
れ検査電極端子206pj、206qjにそれぞれ接続されて
いる。また、すべての検査端子用TFT401mi、401n
i、401pj、401qjのゲート電極404は周辺配線405に
よりスイッチ端子406に接続されている。この検査端子
用TFT401mi、401ni、401pj、401qjおよび周
辺配線405、スイッチング端子406は、マトリックス配線
のショートや断線の検査後、破線211に沿って切除され
る。
The drain electrodes 402 of the inspection terminal TFTs 401mi and 401ni are connected to both ends of the gate signal wiring 201i, and the drain electrodes 402 of the inspection terminal TFTs 401pj and 401qj are connected to both ends of the source signal wiring 202j. Further, the source electrodes 40 of the inspection terminal TFTs 401mi and 401ni
Reference numeral 3 is connected to the inspection electrode terminals 206mi and 206ni, respectively, and source electrodes 403 of the inspection terminal TFTs 401pj and 401qj are connected to the inspection electrode terminals 206pj and 206qj, respectively. In addition, all inspection terminal TFTs 401mi, 401n
The gate electrodes 404 of i, 401pj, and 401qj are connected to the switch terminal 406 by the peripheral wiring 405. The inspection terminal TFTs 401mi, 401ni, 401pj, 401qj, the peripheral wiring 405, and the switching terminal 406 are cut out along the broken line 211 after the matrix wiring is inspected for a short circuit or a disconnection.

【0084】本実施例では、ゲート信号配線201iとソ
ース信号配線202jのあいだでの短絡検査や、ゲート信
号配線201iまたはソース信号配線202jの断線検査また
は隣接配線の短絡検査などの配線検査時、スイッチ端子
406に正の電圧を印加することによって検査端子用TF
T401mi、401ni、401pj、401qjがオン状態とな
り、検査電極間の導通を調べることによって各配線検査
が可能となる。また検査時以外においては、スイッチ端
子406に電圧をかけないため、各検査電極端子は各マト
リックス配線から絶縁されるとともに、これらの各マト
リックス配線は保護膜に覆われているため、静電気がマ
トリックス配線に印加される可能性が少なくなる。した
がって静電気により画素用TFT203ijは破壊されに
くい。
In this embodiment, a switch is used during a wiring inspection such as a short circuit inspection between the gate signal wiring 201i and the source signal wiring 202j, a disconnection inspection of the gate signal wiring 201i or the source signal wiring 202j, or a short circuit inspection of an adjacent wiring. Terminal
By applying a positive voltage to 406, the TF for the inspection terminal
T401mi, 401ni, 401pj, 401qj are turned on, and each wiring can be inspected by checking the conduction between the inspection electrodes. Since voltage is not applied to the switch terminals 406 except during inspection, each inspection electrode terminal is insulated from each matrix wiring, and since each matrix wiring is covered with a protective film, static electricity is generated in the matrix wiring. Is less likely to be applied to. Therefore, the pixel TFT 203ij is not easily destroyed by static electricity.

【0085】[実施例17]図25は本発明の実施例17を説
明するTFTアクティブマトリックス配線基板の構成を
示す説明図である。図25において、i番目のゲート信号
配線201i、j番目のソース信号配線202j、画素用TF
T203ij、検査電極端子206mi、206ni、206pj、
206qj、検査端子用TFT401pj、401qj、周辺配
線405、スイッチ端子406は前記実施例16に示すものと同
じ部分を示すが、本実施例では、ゲート信号配線201i
側には検査端子用TFTを設けず、ゲート信号配線201
iに検査電極端子206mi、206niが直接接続されてい
る。
[Embodiment 17] FIG. 25 is an explanatory diagram showing the structure of a TFT active matrix wiring substrate for explaining Embodiment 17 of the present invention. In FIG. 25, the i-th gate signal wiring 201i, the j-th source signal wiring 202j, and the pixel TF
T203ij, inspection electrode terminals 206mi, 206ni, 206pj,
206qj, inspection terminal TFTs 401pj and 401qj, peripheral wiring 405, and switch terminal 406 are the same as those in the sixteenth embodiment, but in this embodiment, the gate signal wiring 201i is used.
There is no inspection terminal TFT on the side, and gate signal wiring 201
The inspection electrode terminals 206mi and 206ni are directly connected to i.

【0086】本実施例では、ゲート信号配線201iとソ
ース信号配線202jのあいだでの短絡検査や、ゲート信
号配線201iまたはソース信号配線202jの断線検査また
は隣接配線の短絡検査などの配線検査時、スイッチ端子
406に正の電圧をかけることによって検査端子用TFT4
01pj、401qjがオン状態となり、検査電極間の導通
を調べることによって各配線検査が可能となる。また検
査時以外においては、スイッチ端子406に電圧をかけな
いため、ソース側の検査電極端子206pj、206qjは各
マトリックス配線から絶縁されるとともに、ソース信号
配線202jは保護膜で覆われているため、静電気がソー
ス信号配線に生じにくい。一方、ゲート信号配線に静電
気が生じたばあい、ゲート信号配線201iの電位の上昇
に伴って、ソース信号配線202jの電位も上昇する。こ
のとき生じる電荷は、高耐圧の検査端子用TFT401p
j、401qjにより消費されるため、ゲート信号配線と
ソース信号配線の交差部で絶縁破壊は生じにくい。
In this embodiment, a switch is used during a wiring inspection such as a short circuit inspection between the gate signal wiring 201i and the source signal wiring 202j, a disconnection inspection of the gate signal wiring 201i or the source signal wiring 202j, or a short circuit inspection of an adjacent wiring. Terminal
TFT4 for inspection terminal by applying positive voltage to 406
01pj and 401qj are turned on, and each wiring can be inspected by checking the conduction between the inspection electrodes. Further, since the voltage is not applied to the switch terminal 406 except at the time of inspection, the inspection electrode terminals 206pj and 206qj on the source side are insulated from each matrix wiring and the source signal wiring 202j is covered with the protective film. Static electricity is less likely to occur on the source signal wiring. On the other hand, when static electricity is generated in the gate signal wiring, the potential of the source signal wiring 202j also rises as the potential of the gate signal wiring 201i rises. The charges generated at this time are the high withstand voltage test terminal TFT 401p.
j and 401qj, the dielectric breakdown is unlikely to occur at the intersection of the gate signal wiring and the source signal wiring.

【0087】[実施例18]図26は本発明の実施例18を説
明するTFTアクティブマトリックス配線基板の構成を
示す説明図である。本実施例は、前記実施例16で、ゲー
ト信号配線201iとソース信号配線202jの両端に接続さ
れた高耐圧の検査端子用TFTの代わりに高耐圧のフォ
トトランジスタ411が設けられたものである。
[Embodiment 18] FIG. 26 is an explanatory diagram showing the structure of a TFT active matrix wiring substrate for explaining Embodiment 18 of the present invention. In this embodiment, high withstand voltage phototransistors 411 are provided in place of the high withstand voltage inspection terminal TFTs connected to both ends of the gate signal wiring 201i and the source signal wiring 202j in the 16th embodiment.

【0088】本実施例ではフォトトランジスタ411に光
を照射することによって、各マトリックス配線201i、2
02jと検査電極端子206miと206niおよび206pjと2
06qjが導通状態となるため、前記実施例16と同様の作
用により、各配線検査が可能となる。また検査時以外に
おいては、フォトトランジスタ411への光を遮断するこ
とによって、各検査電極端子は各マトリックス配線から
絶縁されるとともに、これらの各マトリックス配線は保
護膜に覆われているため、静電気がマトリックス配線に
印加される可能性が少ない。したがって静電気により画
素用TFT203ijは破壊されにくい。
In this embodiment, by irradiating the phototransistor 411 with light, each matrix wiring 201i, 2
02j and inspection electrode terminals 206mi and 206ni and 206pj and 2
Since 06qj is brought into conduction, each wiring can be inspected by the same operation as in the sixteenth embodiment. Also, except when inspecting, each inspection electrode terminal is insulated from each matrix wiring by blocking the light to the phototransistor 411, and since each matrix wiring is covered with a protective film, static electricity is not generated. Less likely to be applied to matrix wiring. Therefore, the pixel TFT 203ij is not easily destroyed by static electricity.

【0089】[実施例19]図27は本発明の実施例19を説
明するTFTアクティブマトリックス配線の基板の構成
を示す説明図である。図27において、i番目のゲート信
号配線201i、j番目のソース信号配線202j、画素用T
FT203ij、検査電極端子206mi、206ni、206p
j、206qjは前記実施例10に示すものと同一の部分を
示す。420は不可逆的スイッチング素子であり、断面構
成を図28(a)、(b)に示す。図28(a)において、
422、423は導体の端子であり、端子422はマトリックス
配線201iまたは202jに、端子423は検査電極端子206p
jまたは206qjに接続されている。424は絶縁膜であ
り、端子422と端子423とを絶縁している。425は保護膜
である。
[Embodiment 19] FIG. 27 is an explanatory view showing the constitution of a substrate of TFT active matrix wiring for explaining Embodiment 19 of the present invention. In FIG. 27, the i-th gate signal wiring 201i, the j-th source signal wiring 202j, the pixel T
FT203ij, inspection electrode terminals 206mi, 206ni, 206p
j and 206qj represent the same parts as those in the tenth embodiment. Reference numeral 420 denotes an irreversible switching element, the cross-sectional structure of which is shown in FIGS. In FIG. 28 (a),
422 and 423 are conductor terminals, the terminal 422 is the matrix wiring 201i or 202j, and the terminal 423 is the inspection electrode terminal 206p.
j or 206qj. An insulating film 424 insulates the terminals 422 and 423 from each other. 425 is a protective film.

【0090】本実施例では、マトリックス配線基板の製
造工程では各検査電極は各マトリックス配線から絶縁さ
れるとともに、これらの各マトリックス配線は保護膜に
覆われているため、静電気がマトリックス配線に印加さ
れる可能性が少なくなる。したがって静電気により画素
用TFT203ijは破壊されにくい。また、マトリック
ス配線基板の検査工程または実際の駆動時には、図28
(b)に示すように、不可逆的スイッチング素子420に
レーザ光を照射し、端子422と端子423とを導通させる。
これにより各マトリックス配線と各検査電極端子とが導
通され、検査や実際の駆動が可能となる。
In this embodiment, in the manufacturing process of the matrix wiring board, each inspection electrode is insulated from each matrix wiring, and since each matrix wiring is covered with the protective film, static electricity is applied to the matrix wiring. Less likely to occur. Therefore, the pixel TFT 203ij is not easily destroyed by static electricity. In addition, during the inspection process of the matrix wiring board or during the actual driving,
As shown in (b), the irreversible switching element 420 is irradiated with laser light to electrically connect the terminals 422 and 423.
As a result, the respective matrix wirings and the respective inspection electrode terminals are electrically connected to each other, so that inspection and actual driving can be performed.

【0091】[実施例20]図29は本発明の実施例20を説
明するTFTアクティブマトリックス配線基板の構成を
示す説明図である。図29において、i番目のゲート信号
配線201i、j番目のソース信号配線202j、画素用TF
T203ij、検査電極端子206mi、206ni、206pj、
206qj、不可逆的スイッチング素子420は前記実施例19
に示すものと同一のものであるが、本実施例では、ゲー
ト信号配線201i側には検査端子用TFTが設けられ
ず、ゲート信号配線201iに検査電極端子206mi、206
niが直接接続されている。
[Embodiment 20] FIG. 29 is an explanatory diagram showing the structure of a TFT active matrix wiring substrate for explaining Embodiment 20 of the present invention. In FIG. 29, the i-th gate signal wiring 201i, the j-th source signal wiring 202j, and the pixel TF
T203ij, inspection electrode terminals 206mi, 206ni, 206pj,
206qj, the irreversible switching element 420 is the same as that of the embodiment 19
In the present embodiment, the inspection terminal TFTs are not provided on the gate signal wiring 201i side, and the inspection electrode terminals 206mi and 206mi are provided on the gate signal wiring 201i.
ni are directly connected.

【0092】本実施例では、マトリックス配線基板の製
造工程では、前記実施例17と同様に、ソース側の検査電
極端子206pj、206qjは各マトリックス配線から絶縁
されるとともに、ソース信号配線は保護膜に覆われてい
るため、静電気がソース信号配線に印加されにくい。一
方、ゲート信号配線に静電気が生じたばあい、ゲート信
号配線201iの電位の上昇に伴って、ソース配線202jの
電位も上昇するため、画素用TFT203ijのゲートと
ソースのあいだに電圧が印加されない。したがって静電
気により画素用TFT203ijは破壊されにくい。ま
た、マトリックス配線基板の検査工程あるいは実際の駆
動時には、前記実施例19と同様に、不可逆的スイッチン
グ素子420にレーザを照射し、各マトリックス配線と各
検査電極端子とが導通され、検査や実際の駆動を行うこ
とができる。
In this embodiment, in the process of manufacturing the matrix wiring board, the source side inspection electrode terminals 206pj and 206qj are insulated from the respective matrix wirings and the source signal wirings are protected by a protective film, as in the case of the seventeenth embodiment. Since it is covered, static electricity is not easily applied to the source signal wiring. On the other hand, when static electricity is generated in the gate signal wiring, the potential of the source wiring 202j also rises as the potential of the gate signal wiring 201i rises, so that no voltage is applied between the gate and the source of the pixel TFT 203ij. Therefore, the pixel TFT 203ij is not easily destroyed by static electricity. Further, in the inspection step or the actual driving of the matrix wiring board, as in the case of Example 19, the irreversible switching element 420 is irradiated with a laser, each matrix wiring and each inspection electrode terminal are electrically connected, and the inspection or the actual It can be driven.

【0093】[実施例21]図30は、本発明の実施例21の
構成を示す説明図である。図30において、501はマトリ
ックス配線を形成する第1の配線群、502はマトリック
ス配線を形成する第2の配線群、503はマトリックス配
線を形成する第1の配線群501の検査電極部、504はマト
リックス配線を形成する第2の配線群502の検査電極
部、505は第2のマトリックス配線群の各配線の両端に
設けられたインダクタ、506は第1のマトリックス配線5
01とインダクタ505を介して第2のマトリックス配線502
を短絡する低抵抗配線である。マトリックス配線を形成
する第2の配線群502は両端にインダクタ505を設けてマ
トリックス配線を形成する配線群501と接続されている
ために、マトリックス配線を形成する配線群501および5
02は、配線相互の短絡および開放の検査が可能である。
一方、マトリックス配線を形成する配線群502の両端に
形成されたインダクタ505により、インダクタ505を介し
て瞬間的に流れる電流は、インダクタ505のインダクタ
ンスLに比例して変化する。その時定数はインダクタン
スLに正比例するためインダクタンスLの値が大きいほ
ど、瞬間的にインダクタ505を介してマトリックス配線
を形成する配線群502に流れる電流は小さくなる。よっ
て、インダクタ505を介してマトリックス配線群502と反
対側から供給される高い周波数成分を有する電圧成分
は、インダクタ505によって高周波成分を有する電圧が
低下してマトリックス配線を形成する配線群502に過電
圧が瞬間的にかかることを防止する。本実施例では、マ
トリックス配線群を形成する一方の配線502の両端にイ
ンダクタ505を設けたが、マトリックス配線を形成する
配線群501の両端にインダクタ505を設けても同様の効果
がえられる。また、マトリックス配線を形成する配線群
の両方の両端にインダクタ505を設けてもよいことはい
うまでもない。
[Embodiment 21] FIG. 30 is an explanatory diagram showing the structure of Embodiment 21 of the present invention. In FIG. 30, 501 is a first wiring group that forms a matrix wiring, 502 is a second wiring group that forms a matrix wiring, 503 is an inspection electrode section of the first wiring group 501 that forms a matrix wiring, and 504 is An inspection electrode portion of the second wiring group 502 forming a matrix wiring, 505 is an inductor provided at both ends of each wiring of the second matrix wiring group, and 506 is a first matrix wiring 5
Second matrix wiring 502 via 01 and inductor 505
It is a low-resistance wiring that short-circuits. Since the second wiring group 502 forming the matrix wiring is connected to the wiring group 501 forming the matrix wiring by providing the inductors 505 at both ends, the wiring groups 501 and 5 forming the matrix wiring are formed.
02 allows inspection of short circuits and open circuits.
On the other hand, due to the inductors 505 formed at both ends of the wiring group 502 forming the matrix wiring, the current instantaneously flowing through the inductor 505 changes in proportion to the inductance L of the inductor 505. Since the time constant is directly proportional to the inductance L, the larger the value of the inductance L, the smaller the current instantaneously flowing through the inductor 505 to the wiring group 502 forming the matrix wiring. Therefore, the voltage component having a high frequency component supplied from the side opposite to the matrix wiring group 502 via the inductor 505 causes the voltage having the high frequency component to be reduced by the inductor 505, and the overvoltage is applied to the wiring group 502 forming the matrix wiring. Prevent it from taking an instant. In this embodiment, the inductors 505 are provided at both ends of the one wiring 502 forming the matrix wiring group, but the same effect can be obtained by providing the inductors 505 at both ends of the wiring group 501 forming the matrix wiring. Needless to say, the inductors 505 may be provided at both ends of the wiring group forming the matrix wiring.

【0094】[実施例22]図31は、本発明の実施例22の
構成を示す説明図である。図31において、501はマトリ
ックス配線を形成する第1の配線群、502はマトリック
ス配線を形成する第2の配線群、503はマトリックス配
線を形成する第1の配線群501の検査電極部、504はマト
リックス配線を形成する第2の配線群502の検査電極
部、505は第2のマトリックス配線群の各配線の両端に
設けられたインダクタ、506は第1のマトリックス配線5
01とインダクタ505を介してを第2のマトリックス配線5
02を短絡する低抵抗配線、507はマトリックス配線を形
成する配線群502の両端に設けられたインダクタ505を複
数個ずつブロックごとに接続した接続点である。マトリ
ックス配線を形成する第2の配線群502は両端にインダ
クタ505を設けてマトリックス配線を形成する配線群501
と接続されているために、マトリックス配線を形成する
配線群501および502は、配線相互の短絡および開放の検
査が可能である。一方、マトリックス配線を形成する配
線群502の両端に形成されたインダクタ505により、イン
ダクタ505を介して瞬間的に流れる電流は、インダクタ5
05のインダクタンスLに比例して変化する。そのとき定
数はインダクタンスLに正比例するためインダクタンス
Lの値が大きいほど、瞬間的にインダクタ505を介して
マトリックス配線を形成する配線群502に流れる電流は
小さくなる。よって、インダクタ505を介してマトリッ
クス配線群502と反対側から供給される高い周波数成分
を有する電圧成分は、インダクタ505によって低下し
て、マトリックス配線を形成する配線群502に過電圧が
瞬間的にかかることを防止する。本実施例では、さらに
インダクタ505を複数本ごとに接続してブロック化し、
マトリックス配線群を形成する各々の配線群501、502の
相互の短絡を検査する際に接続点507を検査電極端子と
することにより、検査工程の時間短縮が可能である。本
実施例では、マトリックス配線群を形成する一方の配線
502の両端にインダクタ505を設けたが、さらにマトリッ
クス配線を形成する配線群501の両端にインダクタ505を
設けても同様の効果がえられる。また、マトリックス配
線を形成する配線群の両方の両端にインダクタ505を設
けてもよい。さらに、マトリックス配線群501において
も、配線の両端に形成するインダクタ505をブロック化
しても同様の効果がえられる。
[Embodiment 22] FIG. 31 is an explanatory diagram showing the structure of Embodiment 22 of the present invention. In FIG. 31, 501 is a first wiring group forming a matrix wiring, 502 is a second wiring group forming a matrix wiring, 503 is an inspection electrode portion of the first wiring group 501 forming a matrix wiring, and 504 is An inspection electrode portion of the second wiring group 502 forming a matrix wiring, 505 is an inductor provided at each end of each wiring of the second matrix wiring group, and 506 is a first matrix wiring 5
Second matrix wiring 5 through 01 and inductor 505
Reference numeral 507 denotes a low resistance wiring for short-circuiting 02, and 507 is a connection point in which a plurality of inductors 505 provided at both ends of a wiring group 502 forming a matrix wiring are connected to each block. The second wiring group 502 that forms the matrix wiring has a wiring group 501 that forms the matrix wiring by providing inductors 505 at both ends.
Since the wiring groups 501 and 502 that form the matrix wiring are connected to each other, it is possible to inspect each other for a short circuit and an open circuit. On the other hand, due to the inductors 505 formed at both ends of the wiring group 502 forming the matrix wiring, the current instantaneously flowing through the inductor 505 is
It changes in proportion to the inductance L of 05. At that time, since the constant is directly proportional to the inductance L, the larger the value of the inductance L, the smaller the current instantaneously flowing through the inductor 505 to the wiring group 502 forming the matrix wiring. Therefore, the voltage component having a high frequency component supplied from the side opposite to the matrix wiring group 502 through the inductor 505 is reduced by the inductor 505, and the overvoltage is momentarily applied to the wiring group 502 forming the matrix wiring. Prevent. In this embodiment, a plurality of inductors 505 are connected to form a block,
By using the connection point 507 as an inspection electrode terminal when inspecting each of the wiring groups 501 and 502 forming the matrix wiring group for a short circuit, the time of the inspection process can be shortened. In this embodiment, one wiring forming the matrix wiring group
Although the inductors 505 are provided at both ends of 502, the same effect can be obtained by further providing the inductors 505 at both ends of the wiring group 501 forming the matrix wiring. Further, the inductors 505 may be provided at both ends of both wiring groups forming the matrix wiring. Further, also in the matrix wiring group 501, the same effect can be obtained by blocking the inductors 505 formed at both ends of the wiring.

【0095】[実施例23]図32は、本発明の実施例23の
構成を示す説明図である。図32において、501はマトリ
ックス配線を形成する第1の配線群、502はマトリック
ス配線を形成する第2の配線群、503はマトリックス配
線を形成する第1の配線群501の検査電極部、504はマト
リックス配線を形成する第2の配線群502の検査電極
部、515は第2のマトリックス配線群の各配線の両端に
設けられた抵抗、506は第1のマトリックス配線501と抵
抗515を介して第2のマトリックス配線502を短絡する低
抵抗配線である。マトリックス配線を形成する第2の配
線群502の両端に抵抗515を設けてマトリックス配線を形
成する配線群501と接続されているために、マトリック
ス配線を形成する配線群501および502は、配線相互の短
絡および開放の検査が可能である。一方、マトリックス
配線を形成する配線群502の両端に形成された抵抗515に
より、抵抗515を介して瞬間的に流れる電流は、抵抗515
の抵抗Rに比例して変化する。その時定数は抵抗Rに正
比例するため抵抗Rの値が大きいほど、瞬間的に抵抗51
5を介してマトリックス配線を形成する配線群502に流れ
る電流は小さくなる。よって、抵抗515を介してマトリ
ックス配線群502と反対側から供給される高い周波数成
分を有する電圧成分は、抵抗515によって低下して、マ
トリックス配線を形成する配線群502に過電圧が瞬間的
にかかることを防止する。本実施例では、マトリックス
配線群を形成する一方の配線502の両端に抵抗515を設け
たが、さらにマトリックス配線を形成する配線群501の
両端にそれぞれ抵抗515を設けても同様の効果がえられ
る。また、マトリックス配線を形成する両方の配線群の
両端にそれぞれ抵抗515を設けてもよいことはいうまで
もない。
[Embodiment 23] FIG. 32 is an explanatory diagram showing the structure of Embodiment 23 of the present invention. In FIG. 32, 501 is a first wiring group that forms a matrix wiring, 502 is a second wiring group that forms a matrix wiring, 503 is an inspection electrode portion of the first wiring group 501 that forms a matrix wiring, and 504 is An inspection electrode portion of the second wiring group 502 forming a matrix wiring, 515 is a resistor provided at both ends of each wiring of the second matrix wiring group, and 506 is a first via the first matrix wiring 501 and the resistor 515. It is a low resistance wiring that short-circuits the second matrix wiring 502. Since the resistors 515 are provided at both ends of the second wiring group 502 forming the matrix wiring and connected to the wiring group 501 forming the matrix wiring, the wiring groups 501 and 502 forming the matrix wiring are connected to each other. Short circuit and open circuit inspections are possible. On the other hand, due to the resistors 515 formed at both ends of the wiring group 502 forming the matrix wiring, the current instantaneously flowing through the resistor 515 is
Changes in proportion to the resistance R. Since the time constant is directly proportional to the resistance R, the larger the value of the resistance R, the momentarily the resistance 51
The current flowing through the wiring group 502 forming the matrix wiring via 5 becomes small. Therefore, the voltage component having a high frequency component supplied from the opposite side of the matrix wiring group 502 via the resistor 515 is reduced by the resistor 515, and the overvoltage is momentarily applied to the wiring group 502 forming the matrix wiring. Prevent. In this embodiment, the resistors 515 are provided at both ends of the one wiring 502 forming the matrix wiring group, but the same effect can be obtained by further providing the resistors 515 at both ends of the wiring group 501 forming the matrix wiring. . It goes without saying that the resistors 515 may be provided at both ends of both wiring groups forming the matrix wiring.

【0096】[実施例24]図33は、本発明の実施例24の
構成を示す説明図である。図33において、501はマトリ
ックス配線を形成する第1の配線群、502はマトリック
ス配線を形成する第2の配線群、503はマトリックス配
線を形成する第1の配線群501の検査電極部、504はマト
リックス配線を形成する第2の配線群502の検査電極
部、515は第2のマトリックス配線群の各配線の両端に
設けられた抵抗、506は第1のマトリックス配線501と抵
抗515を介してを第2のマトリックス配線502を短絡する
低抵抗配線である。517はマトリックス配線を形成する
配線群502の両端に設けられた抵抗515を複数個ずつブロ
ックごとに接続した接点である。マトリックス配線を形
成する第2の配線群502は両端に抵抗515を設けてマトリ
ックス配線を形成する配線群501と接続されているため
に、マトリックス配線を形成する配線群501および502
は、配線相互の短絡および開放の検査が可能である。一
方、マトリックス配線を形成する配線群502の両端に形
成された抵抗515により、抵抗515を介して瞬間的に流れ
る電流は、抵抗515の抵抗Rに比例して変化する。その
時定数は抵抗Rに正比例するため抵抗Rの値が大きいほ
ど、瞬間的に抵抗515を介してマトリックス配線を形成
する配線群502に流れる電流は小さくなる。よって、抵
抗515を介してマトリックス配線群502と反対側から供給
される高い周波数成分を有する電圧成分は、抵抗515に
よって電圧が低下して、マトリックス配線を形成する配
線群502に過電圧が瞬間的にかかることを防止する。本
実施例では、さらに抵抗515を複数本ごとに接続してブ
ロック化し、マトリックス配線群を形成する各々の配線
501、502の相互の短絡を検査する際に接続点517を検査
電極とすることにより、検査工程の時間短縮が可能であ
る。本実施例では、マトリックス配線群を形成する一方
の配線502の両端に抵抗515を設けたが、さらにマトリッ
クス配線を形成する配線群501の両端にそれぞれ抵抗515
を設けてもブロック化して同様の効果がえられる。ま
た、マトリックス配線を形成する両方の配線群の両端に
それぞれ抵抗515を設けてブロック化してもよい。
[Embodiment 24] FIG. 33 is an explanatory diagram showing the structure of Embodiment 24 of the present invention. In FIG. 33, 501 is a first wiring group forming a matrix wiring, 502 is a second wiring group forming a matrix wiring, 503 is an inspection electrode portion of the first wiring group 501 forming a matrix wiring, and 504 is An inspection electrode portion of the second wiring group 502 forming a matrix wiring, 515 is a resistor provided at both ends of each wiring of the second matrix wiring group, and 506 is a resistor provided between the first matrix wiring 501 and the resistor 515. It is a low resistance wiring that short-circuits the second matrix wiring 502. Reference numeral 517 is a contact point in which a plurality of resistors 515 provided at both ends of a wiring group 502 forming a matrix wiring are connected to each block. Since the second wiring group 502 forming the matrix wiring is connected to the wiring group 501 forming the matrix wiring by providing the resistor 515 at both ends, the wiring groups 501 and 502 forming the matrix wiring are formed.
It is possible to inspect for short circuit and open circuit between wires. On the other hand, due to the resistors 515 formed at both ends of the wiring group 502 forming the matrix wiring, the current instantaneously flowing through the resistor 515 changes in proportion to the resistance R of the resistor 515. Since the time constant is directly proportional to the resistance R, the larger the value of the resistance R, the smaller the current instantaneously flowing through the resistance 515 to the wiring group 502 forming the matrix wiring. Therefore, the voltage component having a high frequency component supplied from the opposite side of the matrix wiring group 502 via the resistor 515 is reduced in voltage by the resistor 515, and an overvoltage is momentarily applied to the wiring group 502 forming the matrix wiring. This is prevented. In the present embodiment, each wiring is formed by connecting a plurality of resistors 515 into blocks and forming a matrix wiring group.
By using the connection point 517 as an inspection electrode when inspecting a short circuit between 501 and 502, the inspection process time can be shortened. In this embodiment, the resistors 515 are provided at both ends of the one wiring 502 forming the matrix wiring group. However, the resistors 515 are further provided at both ends of the wiring group 501 forming the matrix wiring.
Even if is provided, the same effect can be obtained by blocking. Further, resistors 515 may be provided at both ends of both wiring groups forming the matrix wiring to form blocks.

【0097】[実施例25]図34は、本発明の実施例25の
構成を示す説明図である。図34において、501〜504は実
施例21と同じ部分を示し、525は第2のマトリックス配
線配線群502の各配線の両端に設けられた抵抗、526は第
2のマトリックス配線群の各配線の両端に設けられた抵
抗525と直列に接続されたインダクタ、506は第1のマト
リックス配線501、抵抗525およびインダクタ526を介し
て第2のマトリックス配線502を短絡する低抵抗配線で
ある。マトリックス配線を形成する第2の配線群502は
両端に抵抗525およびインダクタ526が直列に接続されて
マトリックス配線を形成する配線群501と接続されてい
るために、マトリックス配線を形成する配線群501およ
び502は、配線相互の短絡および開放の検査が可能であ
る。
[Embodiment 25] FIG. 34 is an explanatory diagram showing the structure of Embodiment 25 of the present invention. In FIG. 34, 501 to 504 indicate the same parts as those of the twenty-first embodiment, 525 is a resistance provided at both ends of each wiring of the second matrix wiring wiring group 502, and 526 is each wiring of the second matrix wiring wiring group. An inductor 506 connected in series with a resistor 525 provided at both ends is a low resistance wiring 506 that short-circuits the second matrix wiring 502 via the first matrix wiring 501, the resistance 525 and the inductor 526. Since the second wiring group 502 forming the matrix wiring is connected to the wiring group 501 forming the matrix wiring by connecting the resistor 525 and the inductor 526 in series at both ends, the wiring group 501 forming the matrix wiring and The 502 can inspect for short circuit and open circuit between wirings.

【0098】一方、マトリックス配線を形成する配線群
502の両端に形成された抵抗525と該抵抗と直列に接続さ
れたインダクタ526により、該抵抗525と該インダクタ52
6を介して瞬間的に流れる電流は、該抵抗525の抵抗Rと
該インダクタ526のインダクタンスLに比例して変化す
る。その時定数はR、Lに正比例するため、瞬間的に該
抵抗525と該インダクタ526を介してマトリックス配線を
形成する配線群502に流れる電流は小さくなる。よっ
て、該抵抗525と該インダクタ526を介してマトリックス
配線群502と反対側から供給される高い周波数成分を有
する電圧成分は、該抵抗525と該インダクタ526によって
低下して、マトリックス配線を形成する配線群502に過
電圧が瞬間的にかかることを防止する。なお、本実施例
では、マトリックス配線群を形成する一方の配線群502
の両端にそれぞれ抵抗525およびインダクタ526を設けた
が、マトリックス配線を形成する配線群501の両端にそ
れぞれ抵抗525およびインダクタ526を直列に設けても同
様の効果がえられる。なお、抵抗525およびインダクタ5
26としては実施例23および実施例21と同様の抵抗および
インダクタを使用することができる。また、マトリック
ス配線を形成する両方の配線群の両端にそれぞれ抵抗52
5およびインダクタ526を設けても同様の効果がえられ
る。
On the other hand, a wiring group forming a matrix wiring
A resistor 525 formed at both ends of 502 and an inductor 526 connected in series with the resistor 525 allow the resistor 525 and the inductor 52 to be connected together.
The current instantaneously flowing through 6 changes in proportion to the resistance R of the resistor 525 and the inductance L of the inductor 526. Since the time constant is directly proportional to R and L, the current instantaneously flowing in the wiring group 502 forming the matrix wiring via the resistor 525 and the inductor 526 becomes small. Therefore, the voltage component having a high frequency component supplied from the side opposite to the matrix wiring group 502 via the resistor 525 and the inductor 526 is reduced by the resistor 525 and the inductor 526, and the wiring forming the matrix wiring is formed. It is possible to prevent the overvoltage from being instantaneously applied to the group 502. In this embodiment, one wiring group 502 forming the matrix wiring group is formed.
Although the resistor 525 and the inductor 526 are provided at both ends of the same, the same effect can be obtained by providing the resistor 525 and the inductor 526 in series at both ends of the wiring group 501 forming the matrix wiring. Note that resistor 525 and inductor 5
As 26, the same resistors and inductors as those in the 23rd and 21st embodiments can be used. In addition, resistors 52 are provided at both ends of both wiring groups forming the matrix wiring.
The same effect can be obtained by providing 5 and the inductor 526.

【0099】[実施例26]図35は、本発明の実施例26の
構成を示す説明図である。図35において、符号はすべて
実施例25と同じ部分をさし、本実施例ではマトリックス
配線を形成する配線群の検査電極部503、504と低抵抗配
線506とのあいだに接続される抵抗525とインダクタ526
の接続順序を逆にしたものである。本実施例においても
抵抗とインダクタの直列接続で、瞬間的に流れる電流は
減衰され、実施例25と同様の効果がえられる。
[Embodiment 26] FIG. 35 is an explanatory diagram showing the structure of Embodiment 26 of the present invention. In FIG. 35, all reference numerals refer to the same parts as in Example 25, and in this Example, a resistance 525 connected between the inspection electrode portions 503 and 504 of the wiring group forming the matrix wiring and the low resistance wiring 506. Inductor 526
The connection order is reversed. Also in this embodiment, by connecting the resistor and the inductor in series, the instantaneously flowing current is attenuated, and the same effect as that of the twenty-fifth embodiment can be obtained.

【0100】[実施例27]図36は、本発明の実施例27の
構成を示す説明図である。図36において、符号は実施例
25と同じ部分をさし、本実施例では第2のマトリックス
配線群の各配線の両端に設けられた抵抗、525を複数個
ずつブロックごとに接続した接続点527に直列にインダ
クタ526が接続されている点で実施例25、26と異なる。
本実施例においても、マトリックス配線を形成する第2
の配線群502は両端に抵抗525およびインダクタ526が直
列に接続されてマトリックス配線を形成する配線群501
と接続されているために、マトリックス配線を形成する
配線群501および502は、配線相互の短絡および開放の検
査をすることができる。さらに、抵抗525を複数本ごと
に接続してブロック化し、マトリックス配線群を形成す
る各々の配線501、502の相互の短絡を検査する際に接続
点527を検査電極とすることにより、検査工程の時間を
短縮することができる。一方、マトリックス配線群を形
成する配線群502の両端に形成された抵抗525と該抵抗と
直列に接続されたインダクタ526により、実施例25、26
と同様に配線群502に流れる電流は小さくなる。よっ
て、該抵抗525と該インダクタ526を介してマトリックス
配線群502と反対側から印加される高い周波数成分を有
する電圧成分は、該抵抗525と該インダクタ526によって
電圧が低下して、マトリックス配線を形成する配線群50
2に過電圧が瞬間的にかかることを防止できる。なお、
本実施例では、マトリックス配線群を形成する一方の配
線群502の両端に抵抗525およびインダクタ526を設けた
が、マトリックス配線を形成する配線群501の両端に抵
抗525を接続し、ブロック化してその接続点にインダク
タ526を直列に設けても同様の効果がえられる。また、
マトリックス配線を形成する両方の配線群の両端に同様
に設けられた抵抗525のブロックおよびインダクタ526を
設けても同様の効果がえられる。
[Embodiment 27] FIG. 36 is an explanatory diagram showing the structure of Embodiment 27 of the present invention. In FIG. 36, reference numerals denote the examples
In the present embodiment, an inductor 526 is connected in series to a connection point 527, which is a resistor provided at each end of each wiring of the second matrix wiring group, and a plurality of 525 is connected for each block. The difference from Examples 25 and 26 is that
Also in this embodiment, the second wiring for forming the matrix wiring is used.
The wiring group 502 is a wiring group 501 in which a resistor 525 and an inductor 526 are connected in series at both ends to form a matrix wiring.
Since the wiring groups 501 and 502 that form the matrix wiring are connected to each other, the wirings can be inspected for short circuit and open. Further, a plurality of resistors 525 are connected to form a block, and the connection point 527 is used as an inspection electrode when inspecting each of the wirings 501 and 502 forming the matrix wiring group for a short circuit. The time can be shortened. On the other hand, the resistors 525 formed at both ends of the wiring group 502 forming the matrix wiring group and the inductor 526 connected in series with the resistors 526 are used to form Examples 25 and 26.
Similarly, the current flowing through the wiring group 502 becomes small. Therefore, a voltage component having a high frequency component applied from the opposite side of the matrix wiring group 502 through the resistor 525 and the inductor 526 has its voltage lowered by the resistor 525 and the inductor 526, and forms a matrix wiring. Wiring group 50
It is possible to prevent overvoltage from being applied to 2 instantaneously. In addition,
In this embodiment, the resistor 525 and the inductor 526 are provided at both ends of the one wiring group 502 forming the matrix wiring group, but the resistor 525 is connected to both ends of the wiring group 501 forming the matrix wiring to form a block. The same effect can be obtained by providing the inductor 526 in series at the connection point. Also,
The same effect can be obtained by providing the block of the resistor 525 and the inductor 526 which are similarly provided at both ends of both wiring groups forming the matrix wiring.

【0101】[実施例28]図37は、本発明の実施例28の
構成を示す説明図である。図37において、符号はすべて
実施例27と同じ部分をさし、本実施例では第2のマトリ
ックス配線群の各配線の両端に設けられたインダクタ、
526を複数個ずつブロックごとに接続した接続点527に直
列に抵抗525が接続されている点で実施例27と異なる。
本実施例においても、マトリックス配線を形成する第2
の配線群502は両端にインダクタ526および抵抗525を直
列に設けてマトリックス配線を形成する配線群501と接
続されているために、マトリックス配線を形成する配線
群501および502は、配線相互の短絡および開放の検査が
可能である。さらに、インダクタ526を複数本ごとに接
続してブロック化し、マトリックス配線群を形成する各
々の配線501、502の相互の短絡を検査する際に接続点52
7を検査電極端子とすることにより、検査工程の時間短
縮が可能である。一方、マトリックス配線を形成する配
線群502の両端に形成されたインダクタ526と該インダク
タと直列に接続された抵抗525により、実施例27と同様
に配線群502に流れる電流は小さくなる。よって、該イ
ンダクタ526と該抵抗525を介してマトリックス配線群50
2と反対側から印加される高い周波数成分を有する電圧
成分は、該インダクタ526と該抵抗525によって低下し
て、マトリックス配線を形成する配線群502に過電圧が
瞬間的にかかることを防止できる。なお、本実施例で
は、マトリックス配線群を形成する一方の配線群502の
両端にインダクタ526および抵抗525を設けたが、マトリ
ックス配線を形成する配線群501の両端にインダクタ526
を接続し、ブロック化してその接続点に抵抗525を直列
に設けても同様の効果がえられる。また、マトリックス
配線を形成する両方の配線群の両端にインダクタ526お
よび抵抗525を設けても同様の効果がえられる。
[Embodiment 28] FIG. 37 is an explanatory diagram showing the structure of Embodiment 28 of the present invention. In FIG. 37, all reference numerals refer to the same parts as in Example 27, and in this example, inductors provided at both ends of each wiring of the second matrix wiring group,
It differs from the twenty-seventh embodiment in that a resistor 525 is connected in series to a connection point 527 where a plurality of 526 are connected in blocks.
Also in this embodiment, the second wiring for forming the matrix wiring is used.
Since the wiring group 502 is connected to the wiring group 501 forming the matrix wiring by providing the inductor 526 and the resistor 525 in series at both ends, the wiring groups 501 and 502 forming the matrix wiring are short-circuited with each other and Open inspection is possible. Further, the plurality of inductors 526 are connected to each other to form a block, and the connection point 52 is used when inspecting each of the wirings 501 and 502 forming the matrix wiring group for a short circuit.
By using 7 as the inspection electrode terminal, the inspection process time can be shortened. On the other hand, due to the inductor 526 formed at both ends of the wiring group 502 forming the matrix wiring and the resistor 525 connected in series with the inductor 526, the current flowing through the wiring group 502 becomes small as in the twenty-seventh embodiment. Therefore, the matrix wiring group 50 is connected through the inductor 526 and the resistor 525.
The voltage component having a high frequency component applied from the side opposite to 2 is reduced by the inductor 526 and the resistor 525, and it is possible to prevent the overvoltage from being instantaneously applied to the wiring group 502 forming the matrix wiring. In this embodiment, the inductor 526 and the resistor 525 are provided at both ends of the one wiring group 502 forming the matrix wiring group, but the inductor 526 is provided at both ends of the wiring group 501 forming the matrix wiring.
The same effect can be obtained by connecting and blocking and connecting the resistor 525 in series at the connection point. The same effect can be obtained by providing the inductor 526 and the resistor 525 at both ends of both wiring groups forming the matrix wiring.

【0102】[実施例29]図38は本発明の実施例29の構
成を示す説明図である。図38において101はゲート信号
配線、102はソース信号配線、103はゲート側検査電極端
子、104はソース側検査電極端子である。601は等電位パ
ス、602はキャパシタである。
[Embodiment 29] FIG. 38 is an explanatory diagram showing the structure of Embodiment 29 of the present invention. In FIG. 38, 101 is a gate signal wiring, 102 is a source signal wiring, 103 is a gate side inspection electrode terminal, and 104 is a source side inspection electrode terminal. Reference numeral 601 is an equipotential path, and 602 is a capacitor.

【0103】一方の電極がマトリックス配線の各配線の
端部に接続され、他方の電極が等電位パス601に接続さ
れたマトリックス配線基板上に形成されたキャパシタ60
2は、マトリックス配線に供給される高い周波数成分を
有する電圧信号に対して、低インピーダンスとして作用
し、等電位パス601とのあいだに電流を流すことによ
り、マトリックス配線の交差部分に急峻な過電圧が印加
されることを防止する。キャパシタ602としては、配線
基板の用途にもよるが、通常は1μF程度以下のものを
使用することができる。
A capacitor 60 formed on a matrix wiring substrate in which one electrode is connected to the end of each wiring of the matrix wiring and the other electrode is connected to the equipotential path 601.
2 acts as a low impedance for a voltage signal having a high frequency component supplied to the matrix wiring, and a current is passed between the equipotential path 601 to cause a sharp overvoltage at the intersection of the matrix wiring. It is prevented from being applied. As the capacitor 602, a capacitor having a capacitance of about 1 μF or less can be used, though it depends on the use of the wiring board.

【0104】ゲート信号配線101とソース信号配線102の
あいだの短絡検査時には、直流の電圧を検査電極端子10
3と104に印加することにより、等電位パス601とマトリ
ックス配線101、102は絶縁状態となり、等電位パスはシ
ョートリングとしての役割をはたさない。
At the time of inspecting a short circuit between the gate signal wiring 101 and the source signal wiring 102, a DC voltage is applied to the inspection electrode terminal 10
By applying to 3 and 104, the equipotential path 601 and the matrix wirings 101 and 102 are insulated, and the equipotential path does not serve as a short ring.

【0105】図39は等電位パス601とマトリックス配線
間にキャパシタ602を形成したときの構造を示したもの
である。図39はマトリックス配線が形成されている基板
の断面を示し、たとえばゲート信号配線101の端部付近
の要部断面を示している。ゲート信号配線101の配線層
と等電位パス601の配線層のあいだに誘電体膜603が設け
られ、各々の配線が重なるようにし、そこでキャパシタ
602が形成される。
FIG. 39 shows the structure when the capacitor 602 is formed between the equipotential path 601 and the matrix wiring. FIG. 39 shows a cross section of the substrate on which the matrix wiring is formed, and shows, for example, a cross section of the main part near the end of the gate signal wiring 101. A dielectric film 603 is provided between the wiring layer of the gate signal wiring 101 and the wiring layer of the equipotential path 601, so that the respective wirings are overlapped with each other, and the capacitor is provided there.
602 is formed.

【0106】図40は等電位パス601とマトリックス配
線、たとえばゲート信号配線101のあいだに平面的に形
成されるキャパシタの構造を示したものである。図40は
マトリックス配線が形成されている基板の上側から見た
平面図である。等電位パス601とゲート信号配線101が櫛
状に互い違いに配置され、そのあいだに誘電体が埋めら
れて誘電体膜603が形成され、キャパシタ602が形成され
ている。
FIG. 40 shows the structure of a capacitor formed in a plane between the equipotential path 601 and the matrix wiring, for example, the gate signal wiring 101. FIG. 40 is a plan view seen from above the substrate on which the matrix wiring is formed. The equipotential paths 601 and the gate signal wirings 101 are alternately arranged in a comb shape, and a dielectric film is buried between them to form a dielectric film 603, and a capacitor 602 is formed.

【0107】[実施例30]図41は本発明の実施例30の構
成を示す説明図である。図41において101はゲート信号
配線、102はソース信号配線、103はゲート側検査電極端
子、104はソース側検査電極端子である。611は抵抗体で
ある。
[Embodiment 30] FIG. 41 is an explanatory diagram showing the structure of Embodiment 30 of the present invention. In FIG. 41, 101 is a gate signal wiring, 102 is a source signal wiring, 103 is a gate side inspection electrode terminal, and 104 is a source side inspection electrode terminal. 611 is a resistor.

【0108】マトリックス配線のすべてを、マトリック
ス配線よりも高い抵抗を有し、かつ該交差部の抵抗値よ
りも低くなるように複数の抵抗体611により該マトリッ
クス配線のすべてを接続した抵抗配線は、2つのマトリ
ックス配線間に静電気が印加されたばあい、該抵抗配線
を介して電流を流すことによってマトリックス配線の交
差部に過電圧が印加されることを防止する。
A resistance wiring in which all the matrix wirings are connected by a plurality of resistors 611 so that all the matrix wirings have a higher resistance than the matrix wiring and are lower than the resistance value at the intersection, When static electricity is applied between the two matrix wirings, an electric current is caused to flow through the resistance wirings to prevent an overvoltage from being applied to the intersections of the matrix wirings.

【0109】2つのマトリックス配線間の抵抗はマトリ
ックス配線自体の抵抗より充分高くすればマトリックス
配線基板の検査も可能である。
If the resistance between the two matrix wirings is made sufficiently higher than the resistance of the matrix wiring itself, the matrix wiring board can be inspected.

【0110】図42はマトリックス配線間を抵抗体611で
接続したばあいの構造を示したものである。マトリック
ス配線、たとえばゲート信号配線101のあいだに厚膜抵
抗体611を形成し、それによって各配線間を接続するこ
とにより抵抗配線が形成される。
FIG. 42 shows the structure when the matrix wirings are connected by the resistor 611. Resistive wiring is formed by forming thick film resistors 611 between matrix wirings, for example, gate signal wirings 101, and connecting the wirings with each other.

【0111】また、図43はマトリックス配線間を抵抗体
611で接続したばあいの他の構造例を示したものであ
る。マトリックス配線、たとえばゲート信号配線101の
あいだにアモルファスシリコン膜、もしくはポリシリコ
ン膜、もしくはNiCr合金膜などからなり、信号配線
よりも抵抗率の高い抵抗配線を形成し、それを抵抗体61
1とすることにより、各配線を接続する。
Further, FIG. 43 shows a resistor between the matrix wirings.
It shows another example of the structure when connected by 611. A matrix wiring, such as an amorphous silicon film, a polysilicon film, or a NiCr alloy film, is formed between the gate signal wirings 101, and a resistance wiring having a higher resistivity than the signal wirings is formed.
Set to 1 to connect each wiring.

【0112】さらに図44はマトリックス配線間を抵抗体
611で接続したばあいのさらに他の構造例を示したもの
である。マトリックス配線、たとえばゲート信号配線10
1のあいだを、マトリックス配線よりも線幅の小さいパ
ターンの配線を接続し、それらを抵抗体とすることによ
り、各配線を接続する。
Further, FIG. 44 shows a resistor between the matrix wirings.
This is another example of the structure when connected by 611. Matrix wiring, eg gate signal wiring 10
Between 1s, the wirings of a pattern having a line width smaller than that of the matrix wiring are connected, and the wirings are connected by using them as resistors.

【0113】[実施例31]図45は本発明の実施例31の構
成を示す説明図である。図45において101はゲート信号
配線、102はソース信号配線、103はゲート側検査電極端
子、104はソース側検査電極端子である。601は等電位パ
ス、611は抵抗体、602はキャパシタである。
[Embodiment 31] FIG. 45 is an explanatory diagram showing the structure of Embodiment 31 of the present invention. In FIG. 45, 101 is a gate signal wiring, 102 is a source signal wiring, 103 is a gate side inspection electrode terminal, and 104 is a source side inspection electrode terminal. Reference numeral 601 is an equipotential path, 611 is a resistor, and 602 is a capacitor.

【0114】図45に示されるマトリックス配線基板は一
方の電極に検査電極端子103、104が接続され、他方の電
極に等電位パス601が接続されたキャパシタ602を有し、
かつマトリックス配線のすべてが、マトリックス配線よ
りも高い抵抗を有し、かつ該交差部の抵抗値よりも低い
抵抗体により接続されている。このようなマトリックス
配線においては、マトリックス配線基板上に形成された
キャパシタ602によって、マトリックス配線に供給され
る高い周波数成分を有する電圧信号に対して、低インピ
ーダンスとして作用し、等電位パス601のあいだに電流
を流してマトリックス配線の交差部分に急峻な過電圧が
印加されることを防止している。また、2つのマトリッ
クス配線間に静電気が印加されたばあい、該抵抗体611
を介して電流を流すことによってマトリックス配線の交
差部分に過電圧が印加されることを防止する。
The matrix wiring substrate shown in FIG. 45 has a capacitor 602 in which the inspection electrode terminals 103 and 104 are connected to one electrode and the equipotential path 601 is connected to the other electrode,
In addition, all of the matrix wirings have a higher resistance than the matrix wirings and are connected by a resistor having a resistance value lower than the resistance value of the intersection. In such a matrix wiring, the capacitor 602 formed on the matrix wiring substrate acts as a low impedance for a voltage signal having a high frequency component supplied to the matrix wiring, and is provided between the equipotential paths 601. A steep overvoltage is prevented from being applied to the intersection of the matrix wiring by passing a current. When static electricity is applied between the two matrix wirings, the resistor 611
An overvoltage is prevented from being applied to the crossing portion of the matrix wiring by causing a current to flow therethrough.

【0115】2つのマトリックス配線間の各抵抗体611
はマトリックス配線自体の抵抗より充分高く、またキャ
パシタ602によって、等電位パス601とマトリックス配線
は直流的には絶縁されているので、マトリックス配線基
板の検査も可能である。
Each resistor 611 between two matrix wirings
Is sufficiently higher than the resistance of the matrix wiring itself, and the equipotential path 601 and the matrix wiring are insulated from each other by the capacitor 602, so that the matrix wiring board can be inspected.

【0116】図46はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいの構造を示す。等電位パ
ス601とマトリックス配線、たとえばゲート信号配線101
のあいだに図39に示したキャパシタを設け、マトリック
ス配線間に図42に示した厚膜抵抗体からなる抵抗体611
で該配線間を接続する。
FIG. 46 shows a structure in which matrix wirings are connected by a resistor 611 and a capacitor 602 is provided between the matrix wirings and the equipotential path 601. Equipotential path 601 and matrix wiring, for example, gate signal wiring 101
The capacitor shown in FIG. 39 is provided between them, and the resistor 611 composed of the thick film resistor shown in FIG. 42 is provided between the matrix wirings.
The wires are connected with each other.

【0117】図47はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線101と等電位パス601間
にキャパシタ602を設けたばあいの他の構造例を示す。
等電位パス601とマトリックス配線、たとえばゲート信
号配線101のあいだに図39に示したキャパシタ602を設
け、マトリックス配線間に図43に示したポリシリコンか
らなる抵抗体611で該配線間を接続する。
FIG. 47 shows another structural example in the case where the matrix wirings are connected by the resistor 611 and the capacitor 602 is provided between the matrix wiring 101 and the equipotential path 601.
The capacitor 602 shown in FIG. 39 is provided between the equipotential path 601 and the matrix wiring, for example, the gate signal wiring 101, and the wiring is connected between the matrix wirings by the resistor 611 made of polysilicon shown in FIG.

【0118】図48はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいのさらに他の構造例を示
す。等電位パス601とマトリックス配線、たとえばゲー
ト信号配線101のあいだに図40に示した平面配置型のキ
ャパシタ602を設け、マトリックス配線間に図42に示し
た厚膜抵抗体からなる抵抗体611で該配線間を接続す
る。
FIG. 48 shows still another structural example in which the matrix wirings are connected by the resistor 611 and the capacitor 602 is provided between the matrix wirings and the equipotential path 601. A planar arrangement type capacitor 602 shown in FIG. 40 is provided between the equipotential path 601 and the matrix wiring, for example, the gate signal wiring 101, and the resistor 611 made of the thick film resistor shown in FIG. 42 is provided between the matrix wirings. Connect the wires.

【0119】図49はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいのさらに他の構造例を示
す。等電位パス601とマトリックス配線、たとえばゲー
ト信号配線101のあいだに図40に示した平面配置型のキ
ャパシタ602を設け、かつマトリックス配線間に図43に
示したポリシリコンからなる抵抗体606で該配線間を接
続する。
FIG. 49 shows still another structural example in which the matrix wirings are connected by the resistor 611 and the capacitor 602 is provided between the matrix wirings and the equipotential path 601. The plane layout type capacitor 602 shown in FIG. 40 is provided between the equipotential path 601 and the matrix wiring, for example, the gate signal wiring 101, and the wiring is formed between the matrix wirings by the resistor 606 made of polysilicon shown in FIG. Connect between.

【0120】図50はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいのさらに他の構造例を示
す。等電位パス601とマトリックス配線、たとえばゲー
ト信号配線101のあいだに図39に示したキャパシタ40を
設け、マトリックス配線間に図44に示した細い配線から
なる抵抗体611で該配線間を接続する。
FIG. 50 shows still another structural example when the matrix wirings are connected by the resistor 611 and the capacitor 602 is provided between the matrix wirings and the equipotential path 601. The capacitor 40 shown in FIG. 39 is provided between the equipotential path 601 and the matrix wiring, for example, the gate signal wiring 101, and the wiring is connected between the matrix wirings by the resistor 611 composed of the thin wiring shown in FIG.

【0121】図51はマトリックス配線間を抵抗体611で
接続し、かつ、マトリックス配線と等電位パス601間に
キャパシタ602を設けたばあいの構造を示す。等電位パ
ス601とマトリックス配線、たとえばゲート信号配線
101のあいだに図40に示した平面配置型のキャパシタ602
を設け、マトリックス配線間に図44に示した細い配線か
らなる抵抗体606で該配線間を接続する。
FIG. 51 shows a structure in which the matrix wirings are connected by a resistor 611, and a capacitor 602 is provided between the matrix wirings and the equipotential path 601. Equipotential path 601 and matrix wiring, for example, gate signal wiring
Between 101, the planar arrangement type capacitor 602 shown in FIG.
Are provided between the matrix wirings, and the wirings are connected by the resistor 606 made of the thin wirings shown in FIG.

【0122】[0122]

【発明の効果】以上のようにマトリックス配線を接続す
る低抵抗配線の途中に適当な素子を配置することによ
り、マトリックス配線の端部を低抵抗配線で連結した状
態でマトリックス配線基板の電気特性の検査をすること
ができ、かつ静電気によるマトリックス配線基板の交差
部分あるいは交差部分に形成されたアクティブデバイス
の絶縁破壊や特性劣化などの故障を防止できるマトリッ
クス配線基板がえられる。
As described above, by arranging an appropriate element in the middle of the low resistance wiring for connecting the matrix wiring, the electrical characteristics of the matrix wiring board can be improved while the end portions of the matrix wiring are connected by the low resistance wiring. (EN) A matrix wiring board which can be inspected and which can prevent breakdown due to static electricity such as dielectric breakdown or characteristic deterioration of an active device formed at the intersection of the matrix wiring board or at the intersection.

【0123】また、マトリックス配線の両端に適当な素
子を配置することにより、同様の効果がえられる。
The same effect can be obtained by arranging appropriate elements at both ends of the matrix wiring.

【0124】さらに、マトリックス配線を適当な抵抗値
の高抵抗線で接続することにより、同様の効果がえられ
る。
Furthermore, the same effect can be obtained by connecting the matrix wiring with a high resistance wire having an appropriate resistance value.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のマトリックス配線基板の一実施例を示
す実施例1の構成を示す説明図である。
FIG. 1 is an explanatory diagram showing a configuration of a first embodiment showing an embodiment of a matrix wiring board of the present invention.

【図2】本発明のマトリックス配線基板の一実施例を示
す実施例2の構成を示す説明図である。
FIG. 2 is an explanatory diagram showing a configuration of a second embodiment showing an embodiment of a matrix wiring board of the present invention.

【図3】本発明のマトリックス配線基板の一実施例を示
す実施例3の構成を示す説明図である。
FIG. 3 is an explanatory diagram showing a configuration of a third embodiment showing an embodiment of a matrix wiring board of the present invention.

【図4】本発明のマトリックス配線基板の一実施例を示
す実施例4の構成を示す説明図である。
FIG. 4 is an explanatory diagram showing a configuration of a fourth embodiment showing an embodiment of a matrix wiring board of the present invention.

【図5】本発明のマトリックス配線基板の一実施例を示
す実施例5の構成を示す説明図である。
FIG. 5 is an explanatory diagram showing a configuration of a fifth embodiment showing an embodiment of a matrix wiring board of the present invention.

【図6】本発明のマトリックス配線基板の一実施例を示
す実施例6の構成を示す説明図である。
FIG. 6 is an explanatory diagram showing a configuration of Example 6 showing an example of the matrix wiring board of the present invention.

【図7】本発明のマトリックス配線基板の一実施例を示
す実施例7の構成を示す説明図である。
FIG. 7 is an explanatory diagram showing a configuration of a seventh embodiment showing an embodiment of a matrix wiring board of the present invention.

【図8】本発明のマトリックス配線基板の一実施例を示
す実施例8の構成を示す説明図である。
FIG. 8 is an explanatory diagram showing a configuration of an eighth example showing an example of the matrix wiring board of the present invention.

【図9】本発明のマトリックス配線基板の一実施例を示
す実施例8のショート用TFTの断面図である。
FIG. 9 is a cross-sectional view of a short-circuit TFT of Example 8 showing an example of the matrix wiring substrate of the present invention.

【図10】本発明のマトリックス配線基板の一実施例を
示す実施例9の構成を示す説明図である。
FIG. 10 is an explanatory diagram showing a configuration of Example 9 showing an example of the matrix wiring board of the present invention.

【図11】本発明のマトリックス配線基板の一実施例を
示す実施例9のTFT403ijから見た等価回路図であ
る。
FIG. 11 is an equivalent circuit diagram seen from a TFT 403ij of Example 9 showing an example of the matrix wiring substrate of the present invention.

【図12】本発明のマトリックス配線基板の一実施例を
示す実施例10の構成を示す説明図である。
FIG. 12 is an explanatory diagram showing a configuration of Example 10 showing an example of the matrix wiring board of the present invention.

【図13】本発明のマトリックス配線基板の一実施例を
示す実施例11の構成を示す説明図である。
FIG. 13 is an explanatory diagram showing the configuration of Example 11 showing an example of the matrix wiring board of the present invention.

【図14】本発明のマトリックス配線基板の一実施例を
示す実施例11のMIM素子の断面構成図である。
FIG. 14 is a cross-sectional configuration diagram of an MIM element of Example 11 showing an example of the matrix wiring board of the present invention.

【図15】本発明のマトリックス配線基板の一実施例を
示す実施例12の構成を示す説明図である。
FIG. 15 is an explanatory diagram showing a configuration of Example 12 showing an example of the matrix wiring substrate of the present invention.

【図16】本発明のマトリックス配線基板の一実施例を
示す実施例12のBTB素子の断面構成図である。
FIG. 16 is a sectional configuration diagram of a BTB element of Example 12 showing an example of a matrix wiring board of the present invention.

【図17】本発明のマトリックス配線基板の一実施例を
示す実施例12のBTB素子の電圧−電流特性図である。
FIG. 17 is a voltage-current characteristic diagram of the BTB element of Example 12 showing an example of the matrix wiring board of the present invention.

【図18】本発明のマトリックス配線基板の一実施例を
示す実施例13の構成を示す説明図である。
FIG. 18 is an explanatory diagram showing a configuration of Example 13 showing an example of the matrix wiring board of the present invention.

【図19】本発明のマトリックス配線基板の一実施例を
示す実施例13のMIM素子の電圧−電流特性図である。
FIG. 19 is a voltage-current characteristic diagram of the MIM element of Example 13 showing an example of the matrix wiring board of the present invention.

【図20】本発明のマトリックス配線基板の一実施例を
示す実施例14の構成を示す説明図である。
FIG. 20 is an explanatory diagram showing the configuration of Example 14 showing an example of the matrix wiring board of the present invention.

【図21】本発明のマトリックス配線基板の一実施例を
示す実施例14の複合素子群の説明図である。
FIG. 21 is an explanatory diagram of a composite element group of Example 14 showing an example of the matrix wiring board of the present invention.

【図22】本発明のマトリックス配線基板の一実施例を
示す実施例14のスイッチング素子の断面図である。
FIG. 22 is a sectional view of a switching element of Example 14 showing an example of the matrix wiring board of the present invention.

【図23】本発明のマトリックス配線基板の一実施例を
示す実施例15の複合素子群の説明図である。
FIG. 23 is an explanatory diagram of a composite element group of Example 15 showing an example of the matrix wiring board of the present invention.

【図24】本発明のマトリックス配線基板の一実施例を
示す実施例16の構成を示す説明図である。
FIG. 24 is an explanatory diagram showing a configuration of Example 16 showing an example of the matrix wiring board of the present invention.

【図25】本発明のマトリックス配線基板の一実施例を
示す実施例17の構成を示す説明図である。
FIG. 25 is an explanatory diagram showing a configuration of Example 17 showing an example of the matrix wiring board of the present invention.

【図26】本発明のマトリックス配線基板の一実施例を
示す実施例18の構成を示す説明図である。
FIG. 26 is an explanatory diagram showing a configuration of Example 18 showing an example of the matrix wiring board of the present invention.

【図27】本発明のマトリックス配線基板の一実施例を
示す実施例19の構成を示す説明図である。
FIG. 27 is an explanatory diagram showing the configuration of Example 19 showing an example of the matrix wiring board of the present invention.

【図28】本発明のマトリックス配線基板の一実施例を
示す実施例19の不可逆スイッチング素子の断面図であ
る。
FIG. 28 is a cross-sectional view of an irreversible switching element of Example 19 showing an example of the matrix wiring board of the present invention.

【図29】本発明のマトリックス配線基板の一実施例を
示す実施例20の構成を示す説明図である。
FIG. 29 is an explanatory diagram showing the configuration of Example 20 showing an example of the matrix wiring board of the present invention.

【図30】本発明のマトリックス配線基板の一実施例を
示す実施例21の構成を示す説明図である。
FIG. 30 is an explanatory diagram showing a structure of Example 21 showing an example of the matrix wiring board of the present invention.

【図31】本発明のマトリックス配線基板の一実施例を
示す実施例22の構成を示す説明図である。
FIG. 31 is an explanatory diagram showing a structure of Example 22 showing an example of the matrix wiring board of the present invention.

【図32】本発明のマトリックス配線基板の一実施例を
示す実施例23の構成を示す説明図である。
FIG. 32 is an explanatory diagram showing the structure of a twenty-third embodiment showing an embodiment of the matrix wiring substrate of the present invention.

【図33】本発明のマトリックス配線基板の一実施例を
示す実施例24の構成を示す説明図である。
FIG. 33 is an explanatory diagram showing a configuration of Example 24 showing an example of the matrix wiring board of the present invention.

【図34】本発明のマトリックス配線基板の一実施例を
示す実施例25の構成を示す説明図である。
FIG. 34 is an explanatory diagram showing the structure of a twenty-fifth embodiment showing an embodiment of the matrix wiring board of the present invention.

【図35】本発明のマトリックス配線基板の一実施例を
示す実施例26の構成を示す説明図である。
FIG. 35 is an explanatory diagram showing a structure of Example 26 showing an example of the matrix wiring board of the present invention.

【図36】本発明のマトリックス配線基板の一実施例を
示す実施例27の構成を示す説明図である。
FIG. 36 is an explanatory diagram showing the structure of a twenty-seventh embodiment showing an embodiment of the matrix wiring board of the present invention.

【図37】本発明のマトリックス配線基板の一実施例を
示す実施例28の構成を示す説明図である。
FIG. 37 is an explanatory diagram showing the structure of a twenty-eighth embodiment showing an embodiment of the matrix wiring board of the present invention.

【図38】本発明のマトリックス配線基板の一実施例を
示す実施例29の構成を示す説明図である。
FIG. 38 is an explanatory diagram showing the structure of a twenty-ninth embodiment showing an embodiment of the matrix wiring board of the present invention.

【図39】本発明のマトリックス配線基板の一実施例を
示す実施例29のキャパシタの構成を示す説明図である。
FIG. 39 is an explanatory diagram showing a structure of a capacitor of Example 29 showing an example of the matrix wiring board of the present invention.

【図40】本発明のマトリックス配線基板の一実施例を
示す実施例29のキャパシタの構成の他の例を示す説明図
である。
FIG. 40 is an explanatory diagram showing another example of the configuration of the capacitor of Example 29 showing the example of the matrix wiring substrate of the present invention.

【図41】本発明のマトリックス配線基板の一実施例を
示す実施例30の構成を示す説明図である。
FIG. 41 is an explanatory diagram showing a configuration of Example 30 showing an example of the matrix wiring board of the present invention.

【図42】本発明のマトリックス配線基板の一実施例を
示す実施例30の等電位パスの構成を示す説明図である。
FIG. 42 is an explanatory diagram showing the structure of equipotential paths of Example 30 showing an example of the matrix wiring board of the present invention.

【図43】本発明のマトリックス配線基板の一実施例を
示す実施例30の等電位パスの構成の他の例を示す説明図
である。
FIG. 43 is an explanatory diagram showing another example of the configuration of equipotential paths of Example 30 showing an example of the matrix wiring board of the present invention.

【図44】本発明のマトリックス配線基板の一実施例を
示す実施例30の等電位パスの構成のさらに他の例を示す
説明図である。
FIG. 44 is an explanatory diagram showing still another example of the configuration of the equipotential paths of Example 30 showing an example of the matrix wiring board of the present invention.

【図45】本発明のマトリックス配線基板の一実施例を
示す実施例31の構成を示す説明図である。
FIG. 45 is an explanatory diagram showing a structure of an example 31 showing an example of the matrix wiring board of the present invention.

【図46】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成を示す説明
図である。
FIG. 46 is an explanatory diagram showing the structure of the matrix wiring end portion of the embodiment 31 showing the embodiment of the matrix wiring substrate of the present invention.

【図47】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成の他の例を
示す説明図である。
FIG. 47 is an explanatory diagram showing another example of the configuration of the matrix wiring end portion of the embodiment 31 showing the embodiment of the matrix wiring substrate of the present invention.

【図48】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成のさらに他
の例を示す説明図である。
FIG. 48 is an explanatory diagram showing still another example of the configuration of the matrix wiring end portion of the embodiment 31 showing the embodiment of the matrix wiring substrate of the present invention.

【図49】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成のさらに他
の例を示す説明図である。
FIG. 49 is an explanatory diagram showing still another example of the configuration of the matrix wiring end portion of the embodiment 31 showing the embodiment of the matrix wiring substrate of the present invention.

【図50】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成のさらに他
の例を示す説明図である。
FIG. 50 is an explanatory diagram showing still another example of the configuration of the matrix wiring end portion of the embodiment 31 showing the embodiment of the matrix wiring substrate of the present invention.

【図51】本発明のマトリックス配線基板の一実施例を
示す実施例31のマトリックス配線端部の構成のさらに他
の例を示す説明図である。
FIG. 51 is an explanatory view showing still another example of the configuration of the matrix wiring end portion of the embodiment 31 showing the embodiment of the matrix wiring substrate of the present invention.

【図52】従来のマトリックス配線基板の一例を示す図
である。
FIG. 52 is a diagram showing an example of a conventional matrix wiring board.

【図53】従来のマトリックス配線基板の他の例を示す
図である。
FIG. 53 is a diagram showing another example of a conventional matrix wiring board.

【符号の説明】[Explanation of symbols]

101 ゲート信号配線 102 ソース信号配線 103 検査電極端子 104 検査電極端子 105 低抵抗配線 106 トランジスタ 121 ショートリング用コンデンサ 122 ショートリング用抵抗体 150 スイッチング素子群 152 複合スイッチング素子 162 複合スイッチング素子 160 スイッチング素子群 201 ゲート信号配線 202 ソース信号配線 204 ショート用TFT 210 ショートリング 215 周辺配線 216 周辺配線 221 ショート用TFT 222 ショート用TFT 229 MIM素子 230 BTB素子 240 MIM素子 245 ショート用MIM素子 302 ソース信号配線 311 ショート用MIM素子 401 検査端子用TFT 405 周辺配線 411 高耐圧のフォトトランジスタ 420 不可逆スイッチング素子 501 第1の配線群 502 第2の配線群 503 検査端子部 504 検査端子部 505 インダクタ 506 低抵抗配線 515 抵抗 525 抵抗 526 インダクタ 601 等電位パス 602 キャパシタ 611 抵抗体 101 Gate signal wiring 102 Source signal wiring 103 Inspection electrode terminal 104 Inspection electrode terminal 105 Low resistance wiring 106 Transistor 121 Short ring capacitor 122 Short ring resistor 150 Switching element group 152 Composite switching element 162 Composite switching element 160 Switching element group 201 Gate signal wiring 202 Source signal wiring 204 Shorting TFT 210 Shorting ring 215 Peripheral wiring 216 Peripheral wiring 221 Shorting TFT 222 Shorting TFT 229 MIM element 230 BTB element 240 MIM element 245 Shorting MIM element 302 Source signal wiring 311 Shorting MIM Element 401 TFT for inspection terminal 405 Peripheral wiring 411 High breakdown voltage phototransistor 420 Irreversible switching element 501 First wiring group 502 Second wiring group 503 Inspection terminal portion 504 Inspection terminal portion 505 Inductor 506 Low resistance wiring 515 Resistance 525 Resistance 526 Inn Kuta 601 Equipotential path 602 capacitor 611 resistor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H05K 1/02 M 8824−4E (72)発明者 大縄 登史男 尼崎市塚口本町8丁目1番1号 三菱電機 株式会社材料デバイス研究所内 (72)発明者 沼野 良典 尼崎市塚口本町8丁目1番1号 三菱電機 株式会社材料デバイス研究所内 (72)発明者 松川 文雄 尼崎市塚口本町8丁目1番1号 三菱電機 株式会社材料デバイス研究所内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Internal reference number FI Technical indication location H05K 1/02 M 8824-4E (72) Inventor Toshio Ohnawa 8-1, Tsukaguchihonmachi, Amagasaki No. 1 Mitsubishi Electric Co., Ltd. Material Device Research Center (72) Inventor Yoshinori Numano 8-1-1 Tsukaguchi Honcho, Amagasaki City Mitsubishi Electric Co., Ltd. Material Device Research Center (72) Inventor Fumio Matsukawa 8-1-1 Tsukaguchi Honcho, Amagasaki City No. 1 Mitsubishi Electric Corporation, Material Devices Research Center

Claims (17)

【特許請求の範囲】[Claims] 【請求項1】 絶縁性基板の上に導体により形成された
第1の配線群と、第1の配線群と電気的に絶縁された交
差部分を有する導体により形成された第2の配線群とか
ら構成されるマトリックス配線基板であって、第1の配
線群の少なくとも一部の配線の端部を連結する少なくと
も1本の第1の低抵抗配線と第2の配線群の少なくとも
一部の配線の端部を連結する少なくとも1本の第2の低
抵抗配線とが設けられ、第1の低抵抗配線と第2の低抵
抗配線とが、直流または交流に対して電気的スイッチの
機能を有する素子を介して接続されてなるマトリックス
配線基板。
1. A first wiring group formed by a conductor on an insulating substrate, and a second wiring group formed by a conductor having an intersection electrically insulated from the first wiring group. A matrix wiring board including: at least one first low-resistance wiring for connecting end portions of at least some wirings of the first wiring group and at least some wirings of the second wiring group Is provided with at least one second low resistance wiring, and the first low resistance wiring and the second low resistance wiring have a function of an electrical switch for direct current or alternating current. A matrix wiring board that is connected through elements.
【請求項2】 前記電気的スイッチの機能を有する素子
が、導通状態と絶縁状態とを可逆的に選択できるスイッ
チング素子である請求項1記載のマトリックス配線基
板。
2. The matrix wiring board according to claim 1, wherein the element having a function of the electric switch is a switching element capable of reversibly selecting a conducting state and an insulating state.
【請求項3】 前記電気的スイッチの機能を有する素子
が、キャパシタである請求項1記載のマトリックス配線
基板。
3. The matrix wiring board according to claim 1, wherein the element having a function of the electrical switch is a capacitor.
【請求項4】 前記電気的スイッチの機能を有する素子
が、キャパシタと抵抗体とが並列接続された複合素子で
ある請求項1記載のマトリックス配線基板。
4. The matrix wiring board according to claim 1, wherein the element having the function of the electrical switch is a composite element in which a capacitor and a resistor are connected in parallel.
【請求項5】 前記電気的スイッチの機能を有する素子
が、一定電圧値以上の電圧が印加されることにより不可
逆的に導通状態となるスイッチング素子である請求項1
記載のマトリックス配線基板。
5. An element having the function of the electric switch is a switching element which becomes irreversibly turned on when a voltage of a certain voltage value or more is applied.
The matrix wiring board described.
【請求項6】 前記電気的スイッチの機能を有する素子
が、印加される電圧値により可逆的に導通状態または絶
縁状態となるスイッチング素子である請求項1記載のマ
トリックス配線基板。
6. The matrix wiring board according to claim 1, wherein the element having the function of the electric switch is a switching element which reversibly becomes conductive or insulated depending on a voltage value applied.
【請求項7】 絶縁性基板の上に導体により形成された
第1の配線群と、第1の配線群と電気的に絶縁された交
差部分を有する導体により形成された第2の配線群とか
ら構成されるマトリックス配線基板であって、第1の配
線群の1本の配線の少なくとも一方の端部または複数本
の配線の少なくとも一方の端部の連結部に少なくとも1
個の第1のスイッチング素子の一端側が接続され、第1
のスイッチング素子の他端側が第2の配線群の各配線の
端部と直接または第2のスイッチング素子を介して接続
されてなるマトリックス配線基板。
7. A first wiring group formed by a conductor on an insulating substrate, and a second wiring group formed by a conductor having an intersection electrically insulated from the first wiring group. A matrix wiring substrate including at least one end of one wiring of the first wiring group or at least one connecting portion of at least one end of a plurality of wirings.
One end side of each of the first switching elements is connected,
The matrix wiring board in which the other end side of the switching element is connected to the end of each wiring of the second wiring group directly or via the second switching element.
【請求項8】 前記第1および/または第2のスイッチ
ング素子が導通状態から絶縁状態に不可逆的に変化する
スイッチング素子と絶縁状態から導通状態に不可逆的に
変化するスイッチング素子が直列に接続された複合化ス
イッチング素子が少なくとも2個並列に接続されてなる
請求項7記載のマトリックス配線基板。
8. A switching element in which the first and / or the second switching element irreversibly changes from a conductive state to an insulating state and a switching element in which the insulating state changes irreversibly to a conductive state are connected in series. 8. The matrix wiring board according to claim 7, wherein at least two composite switching elements are connected in parallel.
【請求項9】 絶縁性基板の上に導体により形成された
第1の配線群と、第1の配線群と電気的に絶縁された交
差部分を有する導体により形成された第2の配線群から
構成されるマトリックス配線基板であって、少なくとも
一方のマトリックス配線群を構成する各配線ごとの両端
または複数本の配線の両端の接続部ごとに直流または交
流に対して電気的スイッチの機能を有する素子が設けら
れてなるマトリックス配線基板。
9. A first wiring group formed of a conductor on an insulating substrate, and a second wiring group formed of a conductor having an intersection electrically insulated from the first wiring group. An element having a function of an electrical switch for direct current or alternating current at each end of each wiring forming at least one of the matrix wiring groups or at each connection portion of both ends of a plurality of wirings A matrix wiring board provided with.
【請求項10】 前記電気的スイッチの機能を有する素
子が、導通状態と絶縁状態とを可逆的に選択できるスイ
ッチング素子である請求項9記載のマトリックス配線基
板。
10. The matrix wiring board according to claim 9, wherein the element having the function of the electrical switch is a switching element capable of reversibly selecting a conducting state and an insulating state.
【請求項11】 前記電気的スイッチの機能を有する素
子が、絶縁状態から導通状態に不可逆的に変化するスイ
ッチング素子である請求項9記載のマトリックス配線基
板。
11. The matrix wiring board according to claim 9, wherein the element having the function of the electrical switch is a switching element which irreversibly changes from an insulating state to a conducting state.
【請求項12】 前記電気的スイッチの機能を有する素
子が、インダクタである請求項9記載のマトリックス配
線基板。
12. The matrix wiring board according to claim 9, wherein the element having the function of the electrical switch is an inductor.
【請求項13】 前記電気的スイッチの機能を有する素
子が、抵抗体である請求項9記載のマトリックス配線基
板。
13. The matrix wiring board according to claim 9, wherein the element having the function of the electrical switch is a resistor.
【請求項14】 前記電気的スイッチの機能を有する素
子が、インダクタと抵抗体とが直列接続された素子であ
る請求項9記載のマトリックス配線基板。
14. The matrix wiring board according to claim 9, wherein the element having the function of the electric switch is an element in which an inductor and a resistor are connected in series.
【請求項15】 絶縁性基板の上に導体により形成され
た第1の配線群と、第1の配線群と電気的に絶縁された
交差部分を有する導体により形成された第2の配線群と
から構成されるマトリックス配線基板であって、各配線
の両端が該マトリックス配線基板上に形成されたキャパ
シタの一方の電極に接続され、該キャパシタの他方の電
極が等電位パスに接続されてなるマトリックス配線基
板。
15. A first wiring group formed of a conductor on an insulating substrate, and a second wiring group formed of a conductor having an intersection electrically insulated from the first wiring group. A matrix wiring board composed of: each end of each wiring is connected to one electrode of a capacitor formed on the matrix wiring board, and the other electrode of the capacitor is connected to an equipotential path. Wiring board.
【請求項16】 絶縁性基板の上に導体により形成され
た第1の配線群と、第1の配線群と電気的に絶縁された
交差部分を有する導体により形成された第2の配線群と
から構成されるマトリックス配線基板であって、該マト
リックス配線のすべてが、該マトリックス配線の抵抗よ
りも高い抵抗を有し、かつ、該交差部の前記配線間絶縁
抵抗値よりも低い抵抗からなる抵抗配線で接続されてな
るマトリックス配線基板。
16. A first wiring group formed by a conductor on an insulating substrate, and a second wiring group formed by a conductor having an intersection electrically insulated from the first wiring group. A matrix wiring substrate having all of the matrix wirings having a resistance higher than that of the matrix wiring and having a resistance lower than the inter-wiring insulation resistance value at the intersection. A matrix wiring board that is connected by wiring.
【請求項17】 絶縁性基板の上に導体により形成され
た第1の配線群と、第1の配線群と電気的に絶縁された
交差部分を有する導体により形成された第2の配線群と
から構成されるマトリックス配線基板であって、該マト
リックス配線のすべての端部が、該マトリックス配線の
抵抗よりも高い抵抗を有し、かつ、該交差部の前記配線
間絶縁抵抗値よりも低い抵抗からなる抵抗配線で接続さ
れるとともに、該マトリックス配線の各配線の両端が該
マトリックス配線基板上に形成されたキャパシタの一方
の電極に接続され、該キャパシタの他方の電極が等電位
パスに接続されてなるマトリックス配線基板。
17. A first wiring group formed by a conductor on an insulating substrate, and a second wiring group formed by a conductor having an intersection electrically insulated from the first wiring group. A matrix wiring board having a resistance higher than that of the matrix wiring, and a resistance lower than the inter-wiring insulation resistance value at the intersection. Are connected to each other by the resistance wiring, and both ends of each wiring of the matrix wiring are connected to one electrode of a capacitor formed on the matrix wiring substrate, and the other electrode of the capacitor is connected to an equipotential path. Matrix wiring board.
JP10646493A 1993-05-07 1993-05-07 Matrix wiring board Expired - Lifetime JP3316929B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10646493A JP3316929B2 (en) 1993-05-07 1993-05-07 Matrix wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10646493A JP3316929B2 (en) 1993-05-07 1993-05-07 Matrix wiring board

Publications (2)

Publication Number Publication Date
JPH06317810A true JPH06317810A (en) 1994-11-15
JP3316929B2 JP3316929B2 (en) 2002-08-19

Family

ID=14434291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10646493A Expired - Lifetime JP3316929B2 (en) 1993-05-07 1993-05-07 Matrix wiring board

Country Status (1)

Country Link
JP (1) JP3316929B2 (en)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07318980A (en) * 1994-03-30 1995-12-08 Nec Corp Liquid crystal display panel
JP2000148044A (en) * 1998-08-31 2000-05-26 Canon Inc Semiconductor device
JP2006078764A (en) * 2004-09-09 2006-03-23 Toshiba Matsushita Display Technology Co Ltd Display device
CN1320391C (en) * 2003-10-28 2007-06-06 三洋电机株式会社 Power supply circuit
CN1324357C (en) * 2003-10-28 2007-07-04 三洋电机株式会社 Power supply circuit
US7450189B2 (en) 2002-12-31 2008-11-11 Lg Display Co., Ltd. Liquid crystal display device having capacitor formed with shorting bar
JP2009218577A (en) * 2008-02-15 2009-09-24 Semiconductor Energy Lab Co Ltd Protective circuit and display device with it
JP2009294686A (en) * 1998-08-31 2009-12-17 Canon Inc Semiconductor device and method for manufacturing semiconductor device
KR101010470B1 (en) * 2003-12-30 2011-01-21 엘지디스플레이 주식회사 Array substrate for LCD
JP2012022348A (en) * 1997-10-14 2012-02-02 Samsung Electronics Co Ltd Substrate for liquid crystal display device, and liquid crystal display device and manufacturing method therefor
WO2012050034A1 (en) * 2010-10-13 2012-04-19 シャープ株式会社 Method for manufacturing display device, and display device

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07318980A (en) * 1994-03-30 1995-12-08 Nec Corp Liquid crystal display panel
JP2013228743A (en) * 1997-10-14 2013-11-07 Samsung Display Co Ltd Substrate for liquid crystal display device, and liquid crystal display device and manufacturing method therefor
JP2012022348A (en) * 1997-10-14 2012-02-02 Samsung Electronics Co Ltd Substrate for liquid crystal display device, and liquid crystal display device and manufacturing method therefor
JP4632383B2 (en) * 1998-08-31 2011-02-16 キヤノン株式会社 Semiconductor device used for photoelectric conversion device
JP2000148044A (en) * 1998-08-31 2000-05-26 Canon Inc Semiconductor device
JP2009294686A (en) * 1998-08-31 2009-12-17 Canon Inc Semiconductor device and method for manufacturing semiconductor device
US7450189B2 (en) 2002-12-31 2008-11-11 Lg Display Co., Ltd. Liquid crystal display device having capacitor formed with shorting bar
CN1320391C (en) * 2003-10-28 2007-06-06 三洋电机株式会社 Power supply circuit
CN1324357C (en) * 2003-10-28 2007-07-04 三洋电机株式会社 Power supply circuit
KR101010470B1 (en) * 2003-12-30 2011-01-21 엘지디스플레이 주식회사 Array substrate for LCD
JP2006078764A (en) * 2004-09-09 2006-03-23 Toshiba Matsushita Display Technology Co Ltd Display device
JP2009218577A (en) * 2008-02-15 2009-09-24 Semiconductor Energy Lab Co Ltd Protective circuit and display device with it
US8541785B2 (en) 2008-02-15 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2014075586A (en) * 2008-02-15 2014-04-24 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2015084452A (en) * 2008-02-15 2015-04-30 株式会社半導体エネルギー研究所 Semiconductor device
WO2012050034A1 (en) * 2010-10-13 2012-04-19 シャープ株式会社 Method for manufacturing display device, and display device

Also Published As

Publication number Publication date
JP3316929B2 (en) 2002-08-19

Similar Documents

Publication Publication Date Title
KR0145342B1 (en) Liquid crystal display device
TWI223731B (en) Display panel
US6914643B1 (en) Liquid crystal display
KR100241487B1 (en) Active matrix type liquid crystal display device and method of correcting for defective pixel
KR0161050B1 (en) Thin film transistor protection circuit and display device
EP0376165B1 (en) Method for manufacturing a liquid crystal display device
JPS61138285A (en) Liquid crystal display element
JPH08101397A (en) Thin film transistor liquid crystal display device and its manufacture
JP3316929B2 (en) Matrix wiring board
JP4516638B2 (en) Substrate for liquid crystal display device, liquid crystal display device and method for manufacturing the same
JP2013210664A (en) Substrate for liquid crystal display device, and liquid crystal display device and manufacturing method therefor
KR100576629B1 (en) TFT array substrate of LCD device and method for testing the same
JP3491080B2 (en) Matrix type array substrate for liquid crystal display device and manufacturing method thereof
JPH1115016A (en) Liquid crystal display device
EP0430418A2 (en) Liquid crystal display and method of manufacturing the same
JPH07287249A (en) Thin film transistor array and its inspection method
JPH09146112A (en) Liquid crystal display element
JP3162526B2 (en) Method for manufacturing active matrix type liquid crystal display element
JPH0695143A (en) Electronic video device
JPH11150275A (en) Thin-film transistor array substrate
JP2994905B2 (en) Modification method of active matrix display device
KR100759968B1 (en) thin film transistor array panel for liquid crystal display, manufacturing method thereof and repairing method thereof
JPH0394223A (en) Manufacture of active matrix display device
JP4089886B2 (en) Display panel
JP3014915B2 (en) Multi-panel thin film transistor array substrate and inspection method thereof

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080614

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080614

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090614

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100614

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100614

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110614

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120614

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130614

Year of fee payment: 11

EXPY Cancellation because of completion of term