JPH06311040A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH06311040A JPH06311040A JP9969193A JP9969193A JPH06311040A JP H06311040 A JPH06311040 A JP H06311040A JP 9969193 A JP9969193 A JP 9969193A JP 9969193 A JP9969193 A JP 9969193A JP H06311040 A JPH06311040 A JP H06311040A
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Abstract
(57)【要約】
【目的】 出力パルス信号を入力ディジタル信号に応じ
たパルス幅のパルス信号に変調するパルス幅変調回路に
関し、発振回路の周波数を上昇させずに出力パルス信号
の周波数を上昇させ得るパルス幅変調回路を提供するこ
とを目的とする。 【構成】 発振回路１からの基本クロックによりカウン
トアップするカウンタ２の出力端子Ｃ0 〜Ｃ1 の下位３
ビット分の出力端子Ｃ7 〜Ｃ9 をディジタルコンパレー
タ３の上位３ビット分の入力端子Ｂ0 〜Ｂ2 に接続し、
カウンタ２の残りの上位７ビット分の出力端子Ｃ0 〜Ｃ
6 をディジタルコンパレータ３の下位７ビット分の入力
端子Ｂ3 〜Ｂ9 に接続してなる。
たパルス幅のパルス信号に変調するパルス幅変調回路に
関し、発振回路の周波数を上昇させずに出力パルス信号
の周波数を上昇させ得るパルス幅変調回路を提供するこ
とを目的とする。 【構成】 発振回路１からの基本クロックによりカウン
トアップするカウンタ２の出力端子Ｃ0 〜Ｃ1 の下位３
ビット分の出力端子Ｃ7 〜Ｃ9 をディジタルコンパレー
タ３の上位３ビット分の入力端子Ｂ0 〜Ｂ2 に接続し、
カウンタ２の残りの上位７ビット分の出力端子Ｃ0 〜Ｃ
6 をディジタルコンパレータ３の下位７ビット分の入力
端子Ｂ3 〜Ｂ9 に接続してなる。
Description
【０００１】
【産業上の利用分野】本発明は変調回路に係り、特に出
力パルス信号を入力ディジタル信号に応じたパルス幅の
パルス信号に変調するパルス幅変調回路に関する。
力パルス信号を入力ディジタル信号に応じたパルス幅の
パルス信号に変調するパルス幅変調回路に関する。
【０００２】
【従来の技術】従来より指示計器として交差コイル式計
器なるものが用いられている。交差コイル式計器は図６
に示すように互いに直交して配設されたコイル１１，１
２内に回転自在に可動磁石１３を配設し、この可動磁石
１３に先端に指針１４が固定された指針軸１５を固定し
てなる。
器なるものが用いられている。交差コイル式計器は図６
に示すように互いに直交して配設されたコイル１１，１
２内に回転自在に可動磁石１３を配設し、この可動磁石
１３に先端に指針１４が固定された指針軸１５を固定し
てなる。
【０００３】コイル１１には図７に実線で示すように被
測定値に応じてレベルがｓｉｎ波形で変化する信号、コ
イル１２には図７に破線で示すように被測定値に応じて
レベルがｃｏｓ波形で変化する信号が供給される。
測定値に応じてレベルがｓｉｎ波形で変化する信号、コ
イル１２には図７に破線で示すように被測定値に応じて
レベルがｃｏｓ波形で変化する信号が供給される。
【０００４】被測定値に応じてコイル１１，１２に図７
に示すような信号を供給することによりコイル１１，１
２に磁界を発生させ、コイル１１，１２の合成磁界によ
りその内部に配設された可動磁石１３を回動させ、指針
１４を回動させ、指示を行っている。
に示すような信号を供給することによりコイル１１，１
２に磁界を発生させ、コイル１１，１２の合成磁界によ
りその内部に配設された可動磁石１３を回動させ、指針
１４を回動させ、指示を行っている。
【０００５】図８に交差コイル式計器のブロック図を示
す。
す。
【０００６】入力信号は波形整形回路２１に供給され、
波形整形された後、ディジタル変換回路２２に供給さ
れ、例えば１２ビットのディジタル信号に変換される。
波形整形された後、ディジタル変換回路２２に供給さ
れ、例えば１２ビットのディジタル信号に変換される。
【０００７】ディジタル変換回路２２の出力ディジタル
信号の上位２ビットは象限選択データとして駆動回路２
３に供給され、下位１０ビットはｓｉｎ変換回路２４及
びｃｏｓ変換回路２５に供給される。
信号の上位２ビットは象限選択データとして駆動回路２
３に供給され、下位１０ビットはｓｉｎ変換回路２４及
びｃｏｓ変換回路２５に供給される。
【０００８】ｓｉｎ変換回路２４は入力された１０ビッ
トディジタル信号を図７に示すｓｉｎ波形の０〜９０°
のレベルに対応する１０ビットディジタル信号に変換
し、ｃｏｓ変換回路２５は入力された１０ビットディジ
タル信号を図７に示すｃｏｓ波形の０〜９０°のレベル
に対応する１０ビットディジタル信号に変換する。
トディジタル信号を図７に示すｓｉｎ波形の０〜９０°
のレベルに対応する１０ビットディジタル信号に変換
し、ｃｏｓ変換回路２５は入力された１０ビットディジ
タル信号を図７に示すｃｏｓ波形の０〜９０°のレベル
に対応する１０ビットディジタル信号に変換する。
【０００９】ｓｉｎ変換回路２４、ｃｏｓ変換回路２５
で変換されたディジタル信号はパルス幅変調回路２６，
２７に供給され、夫々ディジタル信号に応じたパルス幅
のパルス信号とされ、駆動回路２３に供給される。駆動
回路２３は象限選択データに応じてパルス信号を正又は
負とし選択組合わせて図７に示すような信号としてコイ
ル１１及びコイル１２に供給する。
で変換されたディジタル信号はパルス幅変調回路２６，
２７に供給され、夫々ディジタル信号に応じたパルス幅
のパルス信号とされ、駆動回路２３に供給される。駆動
回路２３は象限選択データに応じてパルス信号を正又は
負とし選択組合わせて図７に示すような信号としてコイ
ル１１及びコイル１２に供給する。
【００１０】このような、交差コイル式計器ではパルス
幅変調回路として特開平４−３７２８６８号に示されて
いるようなディジタルコンパレータを用いた回路が使用
されていた。図９に特開平４−３７２８６８号で用いら
れている従来のパルス幅変調回路のブロック構成図を示
す。
幅変調回路として特開平４−３７２８６８号に示されて
いるようなディジタルコンパレータを用いた回路が使用
されていた。図９に特開平４−３７２８６８号で用いら
れている従来のパルス幅変調回路のブロック構成図を示
す。
【００１１】カウンタ３１には発振回路３２より基本ク
ロックが供給され、この基本クロックに応じて出力端子
Ｃ0 〜Ｃ9 より出力されるカウント値が順次カウントア
ップされつつ出力される。
ロックが供給され、この基本クロックに応じて出力端子
Ｃ0 〜Ｃ9 より出力されるカウント値が順次カウントア
ップされつつ出力される。
【００１２】カウンタ３１の出力カウント値はディジタ
ルコンパレータ３３に供給される。ディジタルコンパレ
ータ３３は端子Ｔ11よりラッチ回路３４を介して供給さ
れた入力ディジタル信号とカウンタ３１からのカウント
値とを大小比較して、その大小関係、例えば、入力ディ
ジタル信号がカウント値より大きいときはハイレベル、
入力ディジタル信号がカウント値と等しいか、カウント
値より小さいときはローレベルを端子Ｔ12より出力し、
入力ディジタル信号に応じたパルス幅のパルス信号を出
力する。
ルコンパレータ３３に供給される。ディジタルコンパレ
ータ３３は端子Ｔ11よりラッチ回路３４を介して供給さ
れた入力ディジタル信号とカウンタ３１からのカウント
値とを大小比較して、その大小関係、例えば、入力ディ
ジタル信号がカウント値より大きいときはハイレベル、
入力ディジタル信号がカウント値と等しいか、カウント
値より小さいときはローレベルを端子Ｔ12より出力し、
入力ディジタル信号に応じたパルス幅のパルス信号を出
力する。
【００１３】このとき、ディジタルコンパレータ３３は
入力ディジタル信号を順次カウントアップされるカウン
ト値とその桁を一致させて比較していた。このため、カ
ウント値の最小値から最大値までのカウントアップの一
周期間に１パルスのパルス信号を得ていた。
入力ディジタル信号を順次カウントアップされるカウン
ト値とその桁を一致させて比較していた。このため、カ
ウント値の最小値から最大値までのカウントアップの一
周期間に１パルスのパルス信号を得ていた。
【００１４】
【発明が解決しようとする課題】しかるに、従来のパル
ス幅変調回路では、入力ディジタル信号は一定の周期で
最小値から最大値にカウントアップされるカウント値と
大小比較され、その大小関係に応じてハイレベル又はロ
ーレベルとなる出力パルス信号が生成されていたため、
一定周期内に一つのパルス信号しか得られず、高い周波
数の出力パルス信号が得られず、応答性が悪くなってし
まい、また、出力パルス信号の周波数を上昇させたい場
合には発振回路の発振周波数を上昇させる必要があり、
したがって回路構成を変更する必要があるため高価にな
ってしまう等の問題点があった。
ス幅変調回路では、入力ディジタル信号は一定の周期で
最小値から最大値にカウントアップされるカウント値と
大小比較され、その大小関係に応じてハイレベル又はロ
ーレベルとなる出力パルス信号が生成されていたため、
一定周期内に一つのパルス信号しか得られず、高い周波
数の出力パルス信号が得られず、応答性が悪くなってし
まい、また、出力パルス信号の周波数を上昇させたい場
合には発振回路の発振周波数を上昇させる必要があり、
したがって回路構成を変更する必要があるため高価にな
ってしまう等の問題点があった。
【００１５】本発明は上記の点に鑑みてなされたもの
で、発振回路の周波数を上昇させずに、容易に出力パル
ス信号の周波数を上昇させ得るパルス幅変調回路を提供
することを目的とする。
で、発振回路の周波数を上昇させずに、容易に出力パル
ス信号の周波数を上昇させ得るパルス幅変調回路を提供
することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、入力ディジタ
ル信号を一定の周期でカウントアップされるカウント値
と比較手段により大小比較し、大小関係に応じて出力パ
ルス信号をハイレベル又はローレベルとすることにより
該入力ディジタル信号を該入力ディジタル信号に応じた
パルス幅のパルス信号に変調するパルス幅変調回路にお
いて、前記比較手段に供給される前記カウント値の桁の
配列順序を異ならせてなる。
ル信号を一定の周期でカウントアップされるカウント値
と比較手段により大小比較し、大小関係に応じて出力パ
ルス信号をハイレベル又はローレベルとすることにより
該入力ディジタル信号を該入力ディジタル信号に応じた
パルス幅のパルス信号に変調するパルス幅変調回路にお
いて、前記比較手段に供給される前記カウント値の桁の
配列順序を異ならせてなる。
【００１７】
【作用】比較手段には被変調信号となる入力ディジタル
信号が供給され、これをカウント値と大小比較して、そ
の大小関係に応じたレベルの出力パルス信号を得てい
る。
信号が供給され、これをカウント値と大小比較して、そ
の大小関係に応じたレベルの出力パルス信号を得てい
る。
【００１８】このとき、カウント値が単純にカウントア
ップするのであれば入力ディジタル信号に一致するカウ
ント値の前後でレベルが異なるパルス信号しか得られ
ず、カウント値が最小値から最大値となる一周期間ロー
パルスしか得られないことになるが、カウント値の桁を
異ならせることによりその値は単純にカウントアップし
なくなりアップダウンするため、入力ディジタル信号の
上下の値をいったり来たりし、出力パルス信号は一周期
の間で複数パルスとなる。
ップするのであれば入力ディジタル信号に一致するカウ
ント値の前後でレベルが異なるパルス信号しか得られ
ず、カウント値が最小値から最大値となる一周期間ロー
パルスしか得られないことになるが、カウント値の桁を
異ならせることによりその値は単純にカウントアップし
なくなりアップダウンするため、入力ディジタル信号の
上下の値をいったり来たりし、出力パルス信号は一周期
の間で複数パルスとなる。
【００１９】
【実施例】図１に本発明の一実施例の構成図を示す。同
図中、１は発振回路を示す。発振回路１は基本クロック
信号を発生し、カウンタ２に供給される。カウンタ２は
供給された基本クロックをカウントし、１０ビットのデ
ィジタルデータを順次出力すると共にカウントアップ毎
にラッチ信号を出力する。
図中、１は発振回路を示す。発振回路１は基本クロック
信号を発生し、カウンタ２に供給される。カウンタ２は
供給された基本クロックをカウントし、１０ビットのデ
ィジタルデータを順次出力すると共にカウントアップ毎
にラッチ信号を出力する。
【００２０】カウンタ２の出力ディジタルデータはディ
ジタルコンパレータ３のＢ系統入力端子に供給される。
カウンタ２は出力ディジタルデータの出力端子として端
子Ｃ 0 〜Ｃ9 を有し、出力ディジタル信号は端子Ｃ9 が
最上位ビット、端子Ｃ0 が最下位ビットとなるように端
子Ｃ0 〜Ｃ9 に配列され、出力される。
ジタルコンパレータ３のＢ系統入力端子に供給される。
カウンタ２は出力ディジタルデータの出力端子として端
子Ｃ 0 〜Ｃ9 を有し、出力ディジタル信号は端子Ｃ9 が
最上位ビット、端子Ｃ0 が最下位ビットとなるように端
子Ｃ0 〜Ｃ9 に配列され、出力される。
【００２１】ディジタルコンパレータ３はＡ系統入力端
子Ａ0 〜Ａ9 及びＢ系統入力端子Ｂ 0 〜Ｂ9 を有し、Ａ
系統入力端子Ａ0 〜Ａ9 に供給された１０ビットのディ
ジタル信号と、Ｂ系統入力端子に供給された１０ビット
ディジタル信号との大小を比較し、Ａ系統入力端子Ａ0
〜Ａ9 に供給される１０ビットディジタル信号がＢ系統
入力端子Ｂ0 〜Ｂ9 に供給される１０ビットディジタル
信号を上回るときにハイレベル信号を端子Ｔ2 に出力
し、Ａ系統入力端子Ａ0 〜Ａ9 に供給される１０ビット
ディジタル信号がＢ系統入力端子Ｂ0 〜Ｂ9 に供給され
る１０ビットディジタル信号と等しいか下回るときには
ローレベル信号を端子Ｔ2 に出力する。
子Ａ0 〜Ａ9 及びＢ系統入力端子Ｂ 0 〜Ｂ9 を有し、Ａ
系統入力端子Ａ0 〜Ａ9 に供給された１０ビットのディ
ジタル信号と、Ｂ系統入力端子に供給された１０ビット
ディジタル信号との大小を比較し、Ａ系統入力端子Ａ0
〜Ａ9 に供給される１０ビットディジタル信号がＢ系統
入力端子Ｂ0 〜Ｂ9 に供給される１０ビットディジタル
信号を上回るときにハイレベル信号を端子Ｔ2 に出力
し、Ａ系統入力端子Ａ0 〜Ａ9 に供給される１０ビット
ディジタル信号がＢ系統入力端子Ｂ0 〜Ｂ9 に供給され
る１０ビットディジタル信号と等しいか下回るときには
ローレベル信号を端子Ｔ2 に出力する。
【００２２】ディジタルコンパレータ３のＡ系統入力端
子Ａ0 〜Ａ9 はラッチ回路４を介して、１０ビットディ
ジタル信号入力端子Ｔ1 に入力される。
子Ａ0 〜Ａ9 はラッチ回路４を介して、１０ビットディ
ジタル信号入力端子Ｔ1 に入力される。
【００２３】ラッチ回路４は１０ビットディジタル信号
入力端子Ｔ1 に入力された１０ビットディジタル信号を
カウンタ２から供給されるカウンタ２のカウント値の歩
値に応じたタイミングのラッチ信号に応じてラッチしつ
つ、ディジタルコンパレータ３のＡ系統入力端子Ａ0 〜
Ａ9 に供給する。
入力端子Ｔ1 に入力された１０ビットディジタル信号を
カウンタ２から供給されるカウンタ２のカウント値の歩
値に応じたタイミングのラッチ信号に応じてラッチしつ
つ、ディジタルコンパレータ３のＡ系統入力端子Ａ0 〜
Ａ9 に供給する。
【００２４】ディジタルコンパレータ３のＡ系統入力端
子Ａ0 〜Ａ9 は端子Ａ0 が最下位ビット、端子Ａ9 が最
上位ビット入力端子で、端子Ｔ1 に供給される１０ビッ
トディジタル信号が、ビットの入れ換えなしに供給され
るように接続されている。
子Ａ0 〜Ａ9 は端子Ａ0 が最下位ビット、端子Ａ9 が最
上位ビット入力端子で、端子Ｔ1 に供給される１０ビッ
トディジタル信号が、ビットの入れ換えなしに供給され
るように接続されている。
【００２５】また、ディジタルコンパレータ３のＢ系統
入力端子Ｂ0 〜Ｂ9 もＡ系統入力端子Ａ0 〜Ａ9 と同様
に端子Ｂ0 が最下位ビット、端子Ｂ9 が最上位ビットと
なるように端子Ｂ0 〜Ｂ9 が順に配設されている。
入力端子Ｂ0 〜Ｂ9 もＡ系統入力端子Ａ0 〜Ａ9 と同様
に端子Ｂ0 が最下位ビット、端子Ｂ9 が最上位ビットと
なるように端子Ｂ0 〜Ｂ9 が順に配設されている。
【００２６】Ｂ系統入力端子Ｂ0 〜Ｂ9 にはカウンタ２
のカウント値が供給されるが、ディジタルコンパレータ
３の端子Ｂ0 にはカウンタ２の端子Ｃ7 が接続され、端
子Ｂ 1 には端子Ｃ8 、端子Ｂ2 には端子Ｃ9 、端子Ｂ3
には端子Ｃ0 、端子Ｂ4 には端子Ｃ1 、端子Ｂ5 には端
子Ｃ2 、端子Ｂ6 には端子Ｃ3 、端子Ｂ7 には端子
Ｃ 4 、端子Ｂ8 には端子Ｃ5 、端子Ｂ9 には端子Ｃ6 が
夫々接続される。このため、Ｂ系統入力端子Ｂ0 〜Ｂ9
に供給される１０ビットディジタル信号となるカウンタ
２の出力カウント値は上位の３ビットと残りの下位ビッ
トとの順位が入れ換って供給されることになる。
のカウント値が供給されるが、ディジタルコンパレータ
３の端子Ｂ0 にはカウンタ２の端子Ｃ7 が接続され、端
子Ｂ 1 には端子Ｃ8 、端子Ｂ2 には端子Ｃ9 、端子Ｂ3
には端子Ｃ0 、端子Ｂ4 には端子Ｃ1 、端子Ｂ5 には端
子Ｃ2 、端子Ｂ6 には端子Ｃ3 、端子Ｂ7 には端子
Ｃ 4 、端子Ｂ8 には端子Ｃ5 、端子Ｂ9 には端子Ｃ6 が
夫々接続される。このため、Ｂ系統入力端子Ｂ0 〜Ｂ9
に供給される１０ビットディジタル信号となるカウンタ
２の出力カウント値は上位の３ビットと残りの下位ビッ
トとの順位が入れ換って供給されることになる。
【００２７】次に回路の動作を図２と共に説明する。カ
ウンタ２のカウント値のビット数を１０ビットとする
と、そのカウント値は０から１０２３までの１０２３カ
ウントで１周期となり、説明が煩雑になるため、ここで
は、カウント値を５ビットとして説明を行ない、カウン
タからはディジタルコンパレータにカウント値の上位３
ビットと下位２ビットとを入れ換えた値が供給され、デ
ィジタルコンパレータ３にはラッチ回路４より入力ディ
ジタル信号として５ビットのディジタル信号（１０進値
の１９）が供給されるものとして説明を行なう。
ウンタ２のカウント値のビット数を１０ビットとする
と、そのカウント値は０から１０２３までの１０２３カ
ウントで１周期となり、説明が煩雑になるため、ここで
は、カウント値を５ビットとして説明を行ない、カウン
タからはディジタルコンパレータにカウント値の上位３
ビットと下位２ビットとを入れ換えた値が供給され、デ
ィジタルコンパレータ３にはラッチ回路４より入力ディ
ジタル信号として５ビットのディジタル信号（１０進値
の１９）が供給されるものとして説明を行なう。
【００２８】カウンタ２は図２（Ａ）に示す発振回路１
の出力である基本クロック信号の立ち下がり毎にカウン
トアップを行ない、図２（Ｂ）に示すように１０進値０
〜３１を順次出力する。
の出力である基本クロック信号の立ち下がり毎にカウン
トアップを行ない、図２（Ｂ）に示すように１０進値０
〜３１を順次出力する。
【００２９】このとき、ディジタルコンパレータ３のＢ
系統入力にはカウンタ２のカウント値はその上位３ビッ
トと下位２ビットとを入れ換えたディジタル信号が供給
される。このため、Ｂ系統の上位２ビットはカウントア
ップ毎に１０進値の０〜３を順次出力し、下位３ビット
は４カウント毎に１０進値の０〜７を順次出力する。
系統入力にはカウンタ２のカウント値はその上位３ビッ
トと下位２ビットとを入れ換えたディジタル信号が供給
される。このため、Ｂ系統の上位２ビットはカウントア
ップ毎に１０進値の０〜３を順次出力し、下位３ビット
は４カウント毎に１０進値の０〜７を順次出力する。
【００３０】このため、Ｂ系統入力上位２ビットと下位
３ビットとを合わせたＢ系統の入力ディジタル信号の１
０進値は図２（Ｃ）に示すように、まず０から８カウン
トごとに２４まで変化し、次に１から８カウントごとに
２５まで変化し、次に２から８カウントごとに２６まで
変化し、次に３から８カウントごとに２７まで変化し、
次に４から８カウントごとに２８まで変化し、次に５か
ら８カウントごとに２９まで変化し、次に６から８カウ
ントごとに３０まで変化し、次に７から８カウントごと
に３１まで変化する値とする。
３ビットとを合わせたＢ系統の入力ディジタル信号の１
０進値は図２（Ｃ）に示すように、まず０から８カウン
トごとに２４まで変化し、次に１から８カウントごとに
２５まで変化し、次に２から８カウントごとに２６まで
変化し、次に３から８カウントごとに２７まで変化し、
次に４から８カウントごとに２８まで変化し、次に５か
ら８カウントごとに２９まで変化し、次に６から８カウ
ントごとに３０まで変化し、次に７から８カウントごと
に３１まで変化する値とする。
【００３１】ディジタルコンパレータ３は、これらのＢ
系統入力値をＡ系統入力値の入力ディジタル信号の１０
進値と比較し、Ａ系統入力値ＡがＢ系統入力値Ｂより大
きいとき（Ａ＞Ｂ）にはハイレベル信号を出力し、他の
とき（Ａ≦Ｂ）にはローレベル信号を出力し、入力ディ
ジタル信号が１０進値の１９の場合、図２（Ｄ）に示す
ようなパルス信号を得る。
系統入力値をＡ系統入力値の入力ディジタル信号の１０
進値と比較し、Ａ系統入力値ＡがＢ系統入力値Ｂより大
きいとき（Ａ＞Ｂ）にはハイレベル信号を出力し、他の
とき（Ａ≦Ｂ）にはローレベル信号を出力し、入力ディ
ジタル信号が１０進値の１９の場合、図２（Ｄ）に示す
ようなパルス信号を得る。
【００３２】本実施例によれば、ディジタルコンパレー
タ３のＢ系統入力値はカウンタ２のカウント値０〜３１
の出力順序が変わり、８つのブロックに分散して、カウ
ントアップすることになるため、カウンタ２のカウント
値０〜３１はすべて含まれることになる。このため、デ
ィジタルコンパレータ３の出力パルス信号のハイレベル
とローレベルとの比率はカウンタ２のカウント値０〜３
１までの一周期においてはカウント値を順次カウントア
ップする従来のものと同様となる。
タ３のＢ系統入力値はカウンタ２のカウント値０〜３１
の出力順序が変わり、８つのブロックに分散して、カウ
ントアップすることになるため、カウンタ２のカウント
値０〜３１はすべて含まれることになる。このため、デ
ィジタルコンパレータ３の出力パルス信号のハイレベル
とローレベルとの比率はカウンタ２のカウント値０〜３
１までの一周期においてはカウント値を順次カウントア
ップする従来のものと同様となる。
【００３３】しかし、従来の場合はディジタルコンパレ
ータ３の出力パルス信号は図２（Ｆ）に示すように、ハ
イレベル及びローレベルが１周期内で連続し、１パルス
分の出力信号が出力されるのに対し、本実施例によれ
ば、１周期内で８パルスに分散された出力パルス信号が
得られ、従来の８倍の周波数のパルス信号が得られる。
ータ３の出力パルス信号は図２（Ｆ）に示すように、ハ
イレベル及びローレベルが１周期内で連続し、１パルス
分の出力信号が出力されるのに対し、本実施例によれ
ば、１周期内で８パルスに分散された出力パルス信号が
得られ、従来の８倍の周波数のパルス信号が得られる。
【００３４】さらに回路の変形例の動作について図３と
共に説明する。ここでは、カウンタ２のカウント値を５
ビットとして説明を行ない、ディジタルカウンタ３には
５ビットの上位２ビットと下位３ビットとを入れ換えた
値がカウント値として入力され、５ビットの入力ディジ
タル信号と比較する１０進値の１９と比較するものとす
る。
共に説明する。ここでは、カウンタ２のカウント値を５
ビットとして説明を行ない、ディジタルカウンタ３には
５ビットの上位２ビットと下位３ビットとを入れ換えた
値がカウント値として入力され、５ビットの入力ディジ
タル信号と比較する１０進値の１９と比較するものとす
る。
【００３５】カウンタ２のカウント値ＣＫを５ビットと
すると、カウント値ＣＫは図２（Ａ）に示す基本クロッ
ク信号の立ち下がり毎にカウントアップされ、１０進表
示で、０〜３１までのカウント値ＣＫが順次出力され
る。
すると、カウント値ＣＫは図２（Ａ）に示す基本クロッ
ク信号の立ち下がり毎にカウントアップされ、１０進表
示で、０〜３１までのカウント値ＣＫが順次出力され
る。
【００３６】このとき、カウント値ＣＫはその上位２ビ
ットと下位３ビットとを入れ換えてディジタルコンパレ
ータ３のＢ系統に供給される。したがって、図３に示す
ようにＢ系統入力の上位３ビットの１０進値Ｍはカウン
ト値の歩進に応じて０〜７の値を順次出力する。また、
図３に示すようにＢ系統の入力の下位２ビットの１０進
値Ｌはカウント値の８カウント毎に０〜３の値を順次出
力する。
ットと下位３ビットとを入れ換えてディジタルコンパレ
ータ３のＢ系統に供給される。したがって、図３に示す
ようにＢ系統入力の上位３ビットの１０進値Ｍはカウン
ト値の歩進に応じて０〜７の値を順次出力する。また、
図３に示すようにＢ系統の入力の下位２ビットの１０進
値Ｌはカウント値の８カウント毎に０〜３の値を順次出
力する。
【００３７】このため、Ｂ系統入力の上位３ビットと下
位２ビットとを合わせたＢ系統への入力ディジタル信号
の１０進値は、図３に示すように０から４カウントおき
に２８まで変化し、次に１から４カウントおきに２９ま
で変化し、次に２から４カウントおきに３０まで変化
し、次に３から４カウントおきに３１まで変化する値と
なる。
位２ビットとを合わせたＢ系統への入力ディジタル信号
の１０進値は、図３に示すように０から４カウントおき
に２８まで変化し、次に１から４カウントおきに２９ま
で変化し、次に２から４カウントおきに３０まで変化
し、次に３から４カウントおきに３１まで変化する値と
なる。
【００３８】ディジタルコンパレータ３は前述のように
これらのＢ系統入力値をＡ系統入力値の入力ディジタル
信号と比較し、図３にハイレベル‘１’、ローレベル
‘０’で示された出力パルス信号を得る。
これらのＢ系統入力値をＡ系統入力値の入力ディジタル
信号と比較し、図３にハイレベル‘１’、ローレベル
‘０’で示された出力パルス信号を得る。
【００３９】本実施例によれば、カウント値が４つのブ
ロックに分散されてカウントアップすることになり、カ
ウント値０〜３１の１周期内で４つのパルスを得ること
ができ、従来の４倍の周波数のパルス信号が得られる。
ロックに分散されてカウントアップすることになり、カ
ウント値０〜３１の１周期内で４つのパルスを得ること
ができ、従来の４倍の周波数のパルス信号が得られる。
【００４０】図４に本発明の第２実施例のブロック図を
示す。同図中、図１と同一構成部分には同一符号を付
し、その説明は省略する。
示す。同図中、図１と同一構成部分には同一符号を付
し、その説明は省略する。
【００４１】本実施例は第１実施例のカウンタ２に代え
て、乱数発生回路５を用いている。乱数発生回路５は発
振回路１からの基本クロック信号に応じて１０ビットの
ディジタル信号（１０進値の０〜１０２３）より一の信
号を無作為に出力する。ただし、このとき、必要な周期
内にすべてのディジタル信号が含まれるように出力す
る。
て、乱数発生回路５を用いている。乱数発生回路５は発
振回路１からの基本クロック信号に応じて１０ビットの
ディジタル信号（１０進値の０〜１０２３）より一の信
号を無作為に出力する。ただし、このとき、必要な周期
内にすべてのディジタル信号が含まれるように出力す
る。
【００４２】乱数発生回路５の１０ビットの出力ディジ
タル信号はディジタルコンパレータ３のＢ系統入力端子
Ｂ0 〜Ｂ9 に供給され、前記した大小比較が実行され
る。
タル信号はディジタルコンパレータ３のＢ系統入力端子
Ｂ0 〜Ｂ9 に供給され、前記した大小比較が実行され
る。
【００４３】本実施例によれば、ディジタルコンパレー
タ３の出力パルス信号をハイレベル又はローレベルとす
るディジタル値が一周期で無作為に分散されるため、出
力パルス信号の周波数が一定値に片よることがなくな
り、特定の周波数ノイズが混入されにくくなる。
タ３の出力パルス信号をハイレベル又はローレベルとす
るディジタル値が一周期で無作為に分散されるため、出
力パルス信号の周波数が一定値に片よることがなくな
り、特定の周波数ノイズが混入されにくくなる。
【００４４】図５に本発明の第３実施例のブロック構成
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明は省略する。
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明は省略する。
【００４５】本実施例はカウンタ２とディジタルコンパ
レータ３との間に順序選択回路５を配設してなる。順序
選択回路５は端子Ｔ3 に外部より供給される選択信号に
応じてカウンタ２の出力端子Ｃ0 〜Ｃ9 とディジタルコ
ンパレータ３のＢ系統入力端子Ｂ0 〜Ｂ9 との接続順序
を切換える。
レータ３との間に順序選択回路５を配設してなる。順序
選択回路５は端子Ｔ3 に外部より供給される選択信号に
応じてカウンタ２の出力端子Ｃ0 〜Ｃ9 とディジタルコ
ンパレータ３のＢ系統入力端子Ｂ0 〜Ｂ9 との接続順序
を切換える。
【００４６】例えば、カウント値の上位３ビットと下位
７ビットとを入れ換える場合にはカウンタ２の端子Ｃ7
をディジタルコンパレータ３の端子Ｂ0 、端子Ｃ8 を端
子Ｂ 1 、端子Ｃ9 を端子Ｂ2 と接続し、カウンタ２の端
子Ｃ0 をディジタルコンパレータ３の端子Ｂ3 、以下端
子Ｃ1 を端子Ｂ4 、端子Ｃ2 を端子Ｂ5 、端子Ｃ3 を端
子Ｂ6 、端子Ｃ4 を端子Ｂ7 、端子Ｃ5 を端子Ｂ8 、端
子Ｃ6 を端子Ｂ9 と接続する。
７ビットとを入れ換える場合にはカウンタ２の端子Ｃ7
をディジタルコンパレータ３の端子Ｂ0 、端子Ｃ8 を端
子Ｂ 1 、端子Ｃ9 を端子Ｂ2 と接続し、カウンタ２の端
子Ｃ0 をディジタルコンパレータ３の端子Ｂ3 、以下端
子Ｃ1 を端子Ｂ4 、端子Ｃ2 を端子Ｂ5 、端子Ｃ3 を端
子Ｂ6 、端子Ｃ4 を端子Ｂ7 、端子Ｃ5 を端子Ｂ8 、端
子Ｃ6 を端子Ｂ9 と接続する。
【００４７】以上のように選択信号に応じてカウンタ２
の出力端子Ｃ0 〜Ｃ9 とディジタルコンパレータ３の入
力端子Ｂ0 〜Ｂ9 との接続順序を切換えることができる
ため、例えば、入力ディジタル信号に応じて選択信号を
制御することにより入力ディジタル信号に応じた周波数
のパルス信号が得られ、最適な出力パルス信号を選択し
て得ることができる。
の出力端子Ｃ0 〜Ｃ9 とディジタルコンパレータ３の入
力端子Ｂ0 〜Ｂ9 との接続順序を切換えることができる
ため、例えば、入力ディジタル信号に応じて選択信号を
制御することにより入力ディジタル信号に応じた周波数
のパルス信号が得られ、最適な出力パルス信号を選択し
て得ることができる。
【００４８】
【発明の効果】上述の如く、本発明によれば、比較手段
に供給されるカウント値の桁の配列順序を前記パルス信
号の周波数に応じて予め異ならせることにより、出力パ
ルス信号のハイレベルとローレベルとを分散させること
ができるため、発振回路の発振周波数を上昇させずに出
力パルス信号の周波数を上昇させることができ、安価に
出力パルス信号の周波数上昇を計れる等の特長を有す
る。
に供給されるカウント値の桁の配列順序を前記パルス信
号の周波数に応じて予め異ならせることにより、出力パ
ルス信号のハイレベルとローレベルとを分散させること
ができるため、発振回路の発振周波数を上昇させずに出
力パルス信号の周波数を上昇させることができ、安価に
出力パルス信号の周波数上昇を計れる等の特長を有す
る。
【図１】本発明の第１実施例のブロック構成図である。
【図２】本発明の第１実施例の動作波形図である。
【図３】本発明の第１実施例の変形例の動作説明図であ
る。
る。
【図４】本発明の第２実施例のブロック構成図である。
【図５】本発明の第３実施例のブロック構成図である。
【図６】交差コイル式計器の要部の斜視図である。
【図７】交差コイル式計器の動作波形図である。
【図８】交差コイル式計器のブロック構成図である。
【図９】従来の一例のブロック構成図である。
１ 発振回路 ２ カウンタ ３ ディジタルコンパレータ ４ ラッチ回路 Ｃ0 〜Ｃ9 カウンタ出力端子 Ｂ0 〜Ｂ9 ディジタルコンパレータ入力端子
Claims (3)
- 【請求項１】 入力ディジタル信号を一定の周期でカウ
ントアップされるカウント値と比較手段により大小比較
し、大小関係に応じて出力パルス信号をハイレベル又は
ローレベルとすることにより該入力ディジタル信号を該
入力ディジタル信号に応じたパルス幅のパルス信号に変
調するパルス幅変調回路において、 前記比較手段に供給される前記カウント値の桁の配列順
序を異ならせたことを特徴とするパルス幅変調回路。 - 【請求項２】 入力ディジタル信号を一定の周期でカウ
ントアップされるカウント値と比較手段により大小比較
し、大小関係に応じて出力パルス信号をハイレベル又は
ローレベルとすることにより該入力ディジタル信号を該
入力ディジタル信号に応じたパルス幅のパルス信号に変
調するパルス幅変調回路において、 前記カウント値として乱数を用いたことを特徴とする請
求項１記載のパルス幅変調回路。 - 【請求項３】 入力ディジタル信号を一定の周期でカウ
ントアップされるカウント値と比較手段により大小比較
し、大小関係に応じて出力パルス信号をハイレベル又は
ローレベルとすることにより該入力ディジタル信号を該
入力ディジタル信号に応じたパルス幅のパルス信号に変
調するパルス幅変調回路において、 前記入力ディジタル信号に応じて前記カウント値の桁の
配列順序を異ならせる順序変更回路を有することを特徴
とするパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9969193A JPH06311040A (ja) | 1993-04-26 | 1993-04-26 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9969193A JPH06311040A (ja) | 1993-04-26 | 1993-04-26 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311040A true JPH06311040A (ja) | 1994-11-04 |
Family
ID=14254071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9969193A Pending JPH06311040A (ja) | 1993-04-26 | 1993-04-26 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310913B1 (en) | 1996-05-20 | 2001-10-30 | Asahi Kasei Kabushiki Kaisha | Circuit and method for modulating pulse width |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772424A (en) * | 1980-10-22 | 1982-05-06 | Komatsu Ltd | Digital-analogue converter |
| JPS57155834A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
-
1993
- 1993-04-26 JP JP9969193A patent/JPH06311040A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772424A (en) * | 1980-10-22 | 1982-05-06 | Komatsu Ltd | Digital-analogue converter |
| JPS57155834A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310913B1 (en) | 1996-05-20 | 2001-10-30 | Asahi Kasei Kabushiki Kaisha | Circuit and method for modulating pulse width |
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