JPH06309227A

JPH06309227A - キャッシュメモリ装置

Info

Publication number: JPH06309227A
Application number: JP5100867A
Authority: JP
Inventors: Itsuko Kinoshita; 伊都子木下
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-04-27
Filing date: 1993-04-27
Publication date: 1994-11-04

Abstract

(57)【要約】【目的】ライトスルー方式のキャッシュメモリ装置に
おいて、連続してライトミスした場合にはそのデータを
無効なデータとリプレースすることにより、キャッシュ
メモリ装置のヒット率を向上させる。【構成】ライトスルー方式のキャッシュメモリ装置に
おいて、データバッファとアドレスの一部を記憶するラ
ッチとリプレース判定回路を設け、その制御回路を付加
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコントローラ付きのキ
ャッシュメモリ装置に関し、特にライトスルー方式を採
用しているキャッシュメモリ装置に関する。

【０００２】

【従来の技術】図５はキャッシュメモリシステムを説明
するブロック図で、キャッシュメモリシステムはデータ
処理装置２７と、システムバス２８を介してデータ処理
装置２７に接続された主メモリ２９と、データ処理装置
２７に接続されたキャッシュメモリ装置３０とで構成さ
れている。このキャッシュメモリ装置３０では４ウェイ
セットアソシアティブ方式とライトスルー方式とが採用
されており、常に主メモリ２９と、データの一致が維持
されている。データ処理装置２７のリード動作におい
て、キャッシュメモリ装置３０は該当するアドレスのデ
ータがストアされているかを判定する。ストアされてい
る場合をキャッシュヒットと呼び、キャッシュメモリ装
置３０はそのデータをデータ処理装置２７に転送する。
一方、ストアされていない場合をキャッシュミスと呼
び、キャッシュメモリ装置３０は、主メモリ２９からス
トアすべきデータを含む４ワードのデータを転送する。

【０００３】図６は従来のキャッシュメモリ装置を示す
ブロック図である。このキャッシュメモリ装置は、４つ
のウェイの各々について設けられたアドレスタグメモリ
２及びデータメモリ３と、セレクタ４と、デコーダ５
と、ＬＲＵビットメモリ６と、ＬＲＵ制御回路７と、比
較器８と、４つのワードセレクタ１３と、４つの論理回
路１０と、バリッドビット制御回路１１と、論理回路１
０やアドレスタグメモリ２から出力される信号に基づい
てキャッシュヒットを判定するヒット判定部１２と、ウ
ェイを選択するためのウェイセレクタ９とを含む。な
お、この図では、アドレス信号１は、アドレスタグ（１
Ａ）、セットセレクト（１Ｂ）、ワードセレクト（１
Ｃ）に分けることができる。また、（ＨＴ）はヒット信
号、（ＷＳ）はウェイセレクト信号、（ＲＷ）はリード
／ライト信号、（Ｄ）はデータ信号、（ＲＰ）はリプレ
ース信号、（Ｖ）はバリッド信号、（ＩＶ）はインバッ
リド信号を示す。

【０００４】アドレス信号１が入力されると、アドレス
タグ（１Ａ）が比較器８に転送される。セットセレクト
（１Ｂ）はデコーダ５に与えられ、デコードによりＬＲ
Ｕビットメモリ６とアドレスタグメモリ２とデータメモ
リ３のエントリが指定される。アドレスタグメモリ２
は、デコーダ５により指定されたエントリのアドレスタ
グを比較器８に送り、比較器８においてそのアドレスタ
グと外部からのアドレスタグ（１Ａ）とを比較する。同
時に、データメモリ３もデコーダ５により指定されたエ
ントリのデータ（４ワード）をワードセレクタ１３に送
る。ワードセレクタ１３では外部から入力されたワード
セレクト（１Ｃ）に従って、４ワードのデータのうちの
１ワードをウェイセレクタ９に送る。比較器８における
比較結果を示す信号は、論理回路１０によってバリッド
ビットと論理和され、そのアドレスタグ（キャッシュメ
モリ装置中にストアされているデータ）が有効かどうか
を判断する。各論理回路１０の出力は、ヒット判定部１
２に与えられる。ヒット判定部１２でどのウェイがヒッ
トしているか判定され、ウェイセレクト信号（ＷＳ）及
びヒット信号（ＨＴ）を出力する。

【０００５】リード／ライト信号（ＲＷ）がリードを示
し、アドレスタグが一致し、かつ。バリッドビットも有
効であった場合、キャッシュヒットとして、ウェイセレ
クト信号（ＷＳ）のうちの１つがアクティブになり（ヒ
ットしたウェイを示す）、ヒット信号（ＨＴ）もアクテ
ィブになる。ウェイセレクタ９はウェイセレクト信号
（ＷＳ）によって指定されるウェイのデータをデータ処
理装置２７に出力する。これと同時に、ウェイセレクト
信号（ＷＳ）及びヒット信号（ＨＴ）はＬＲＵ制御回路
７にも送られる。ＬＲＵ制御回路７では、どのウェイが
ヒットしたかをＬＲＵ情報としてＬＲＵビットメモリ６
に送り、ＬＲＵビットメモリ６はこの情報をデコーダ５
により指定されたエントリに記憶する。

【０００６】リード／ライト信号（ＲＷ）がリードを示
し、アドレスタグが一致せず、または、バリッドビット
が無効であった場合、キャッシュミスとして、ウェイセ
レクト信号（ＷＳ）はいずれもアクティブにならない。
また、ヒット信号（ＨＴ）もノンアクティブになる。ウ
ェイセレクタ９はヒット信号（ＨＴ）がアクティブでな
いのでデータを出力しない。外部から該当するデータを
含むブロックのデータ（４ワード）が読み込まれる。Ｌ
ＲＵ制御回路７は、ノンアクティブのヒット信号（Ｈ
Ｔ）に応答してキャッシュミスしたことを認識し、ＬＲ
Ｕビットメモリ６からデコーダ５により指定されたエン
トリのデータを読み出す。そして、ＬＲＵ制御回路７
は、どのウェイをリプレースするかをセレクタ４バリッ
ドビット制御回路１１、及びウェイセレクタ９に知らせ
る。セレクタ４は、ＬＲＵ制御回路７により指定された
ウェイのアドレスタグメモリ２中の、デコーダ５により
指定されたエントリにアドレスタグ（１Ａ）を記憶す
る。バリッドビット制御回路１１も該当するウェイの該
当するエントリのバリッドビットを有効にする。ウェイ
セレクタ９は、該当するウェイのデータメモリ３の該当
するエントリに外部から読み込まれたデータ（４ワー
ド）を記憶する。ＬＲＵ制御回路７は、リプレースする
ウェイの情報を出力した後、リプレースしたウェイが一
番新しいウェイになるよう、ＬＲＵビットメモリ６を書
き換える。

【０００７】リード／ライト信号（ＲＷ）がライトを示
し、アドレスタグが一致し、かつ、バリッドビットが有
効であった場合、ライトヒットとして、ウェイセレクト
信号（ＷＳ）のうちの１つがアクティブになり、ヒット
信号（ＨＴ）もアクティブになる。ウェイセレクタ９は
ウェイセレクト信号（ＷＳ）によって指定されるウェイ
にデータ処理装置２７からのデータ（１ワード）を入力
する。該当するウェイのワードセレクタ１３は、外部か
らのワードセレクト（１Ｃ）に従って、デコーダ５によ
り指定されたエントリの該当するワードのデータを書き
換える。これと同時に、ＬＲＵ制御回路７は、ライトヒ
ットしたことを認識し、該当するエントリの該当するウ
ェイが一番新しいウェイになるよう、ＬＲＵビットメモ
リ６を書き換える。

【０００８】リード／ライト信号（ＲＷ）がライトを示
し、アドレスタグが一致せず、または、バリッドビット
が無効であった場合、ライトミスとして、ウェイセレク
ト信号（ＷＳ）はいずれもアクティブにならない。ま
た、ヒット信号（ＨＴ）もノンアクティブになる。バリ
ッドビット制御回路１１、ウェイセレクタ９及びＬＲＵ
制御回路７はライトミスであることを認識し、何も動作
しない。

【０００９】

【発明が解決しようとする課題】ライトスルー方式を採
用しているので、ライトミスしたときには何も動作せ
ず、従って、キャッシュメモリ装置内に無効なデータが
多いときにもデータを取り込まないため、キャッシュメ
モリ装置の容量を効率よく使うことができないという問
題があった。

【００１０】この発明は上記のような問題点を解決する
ためになされたもので、連続してライトミスした場合に
はそのデータを無効なデータとリプレースすることによ
り、キャッシュメモリ装置のヒット率を向上させること
を目的とする。

【００１１】

【課題を解決するための手段】この発明にかかわるキャ
ッシュメモリ装置は、データバッファとアドレスの一部
を記憶するラッチとリプレース判定回路を設け、その制
御回路を付加する。

【００１２】

【作用】この発明におけるラッチは、連続してライトミ
スしたデータを無効なデータとリプレースすることによ
り、ヒット率を向上させる。

【００１３】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１にこの発明の一実施例であるキャッシュメモ
リ装置のブロック図を示す。このキャッシュメモリ装置
は、４つのウェイ（図では、省略して２つのウェイを示
している。）の各々について設けられたアドレスタグメ
モリ２及びデータメモリ３と、セレクタ４と、デコーダ
５と、ＬＲＵビットメモリ６と、ＬＲＵ制御回路７と、
比較器８と、ウェイを選択するためのウェイセレクタ９
と、４つの論理回路１０と、バリッドビット制御回路１
１と、論理回路１０からのヒットしたウェイを示すウェ
イヒット信号に基づいてキャッシュヒットを判定するヒ
ット判定部１２と、ワードセレクタ１３とを含む。ま
た、連続したライトミスを検出してキャッシングするの
を制御するデータバッファ制御回路１４と入力されたデ
ータをデータバッファ制御回路１４に送るか、データメ
モリ３に送るかを選択する第１マルチプレクサ１５と、
ワードセレクタ１３からのデータとデータバッファ制御
回路１４からのデータのどちらかを選択する第２マルチ
プレクサ１６と、連続してライトミスしたデータのアド
レスと同じエントリの各ウェイについてリプレース可能
なデータがあるかどうかを判定するリプレース判定回路
１７を含む。なお、この図では、アドレス信号１は、ア
ドレスタグ（１Ａ）、セットセレクト（１Ｂ）、及びワ
ードセレクト（１Ｃ）に分けることができる。また、こ
の図において、（ＨＴ）はヒット信号、（ＷＳ）はウェ
イセレクト信号、（ＲＷ）はリード／ライト信号、
（Ｄ）はデータ、（ＲＰ）はリプレース信号、（Ｖ）は
バリッド信号、（１Ｖ）はインバリッド信号、（ＣＬ
Ｋ）はクロック信号、（ＷＤ）はライトデータ、（ＷＭ
Ｄ）はライトミスデータ、（ＢＷ）はバッファライト信
号、（ＶＢ）バリッドビット、（ＩＷ）は無効ウェイ信
号、（ＲＥ）はリプレースイネーブル信号を示す。

【００１４】まず、リード動作について説明する。リー
ド／ライト信号（ＲＷ）がリードを示し、アドレス１が
入力されると、アドレスタグ（１Ａ）、セットセレクト
（１Ｂ）及びワードセレクト（１Ｃ）はデータバッファ
制御回路１４に入力されるが、それらはそのままアドレ
スタグ（１Ａ’）、セットセレクト（１Ｂ’）およびワ
ードセレクト（１Ｃ’）として出力される。アドレスタ
グ（１Ａ’）は比較器８に転送される。セットセレクト
（１Ｂ’）はデコーダ５に与えられ、デコードによりＬ
ＲＵビットメモリ６とアドレスタグメモリ２とデータメ
モリ３のエントリが指定される。アドレスタグメモリ２
は、デコーダ５により指定されたエントリのアドレスタ
グを比較器８に送り、比較器８においてそのアドレスタ
グと外部からのアドレスタグ（１Ａ’）とを比較する。
同時に、データメモリ３もデコーダ５により指定された
エントリのデータ（４ワード）をウェイセレクタ９に送
る。比較器８における比較結果を示す信号は、論理回路
１０によってバリッドビットと論理和され、そのアドレ
スタグ（キャッシュメモリ装置中にストアされているデ
ータ）が有効かどうかを判断する。各論理回路１０の出
力は、ヒット判定部１２に与えられる。ヒット判定部１
２はどのウェイがヒットしたかを判定し、ウェイセレク
ト信号（ＷＳ）をアクティブにする。リプレース判定回
路１７ではライトミスでないため、無効ウェイ信号（Ｉ
Ｗ）とリプレースイネーブル信号（ＲＥ）をアクティブ
にしない。

【００１５】リード／ライト信号（ＲＷ）がリードを示
し、アドレスタグが一致し、かつ、バリッドビット（Ｖ
Ｂ）が有効である場合、キャッシュヒットとして、ウェ
イセレクト信号（ＷＳ）のうちの１つがアクティブにな
り（ヒットしたウェイを示す）、ヒット信号（ＨＴ）も
アクティブになる。ウェイセレクタ９はウェイセレクト
信号（ＷＳ）によって指定されるウェイのデータを第２
マルチプレクサ１６を通してワードセレクタ１３に送
る。ワードセレクタ１３は、ワードセレクト（１Ｃ’）
で指定されるワードを第１マルチプレクサ１５を通して
データ処理装置２７へ出力する。これと同時に、ウェイ
セレクト信号（ＷＳ）及びヒット信号（ＨＴ）はＬＲＵ
制御回路７にも送られる。ＬＲＵ制御回路７はリードヒ
ットしたことを認識し、該当するエントリの該当するウ
ェイが一番新しいウェイになるよう、ＬＲＵビットメモ
リ６を書き換える。

【００１６】リード／ライト信号（ＲＷ）がリードを示
し、全てのアドレスタグが一致せず、または、一致して
もバリッドビット（ＶＢ）が無効である場合、キャッシ
ュミスとして、ウェイセレクト信号（ＷＳ）はいずれも
アクティブにならない。また、ヒット信号（ＨＴ）もノ
ンアクティブになる。ウェイセレクタ９はヒット信号
（ＨＴ）がアクティブでないので、データを出力しな
い。外部から該当するデータを含むブロックのデータ
（４ワード）が第１マルチプレクサ１５を通してデータ
メモリ３へ読み込まれる。ＬＲＵ制御回路７は、ノンア
クティブのヒット信号（ＨＴ）に応答してキャッシュミ
スしたことを認識し、ＬＲＵビットメモリ６から、デコ
ーダ５により指定されたエントリのデータを読み出す。
そして、ＬＲＵ制御回路７は、どのウェイをリプレース
するかをセレクタ４、バリッドビット制御回路１１、及
びウェイセレクタ９にリプレース信号（ＲＰ）によって
知らせる。セレクタ４は、ＬＲＵ制御回路７からのリプ
レース信号（ＲＰ）で指定されたウェイのアドレスタグ
メモリ２中の、デコーダ５により指定されたエントリに
アドレスタグ（１Ａ’）を記憶する。バリッドビット制
御回路１１も該当するウェイの該当するエントリのバリ
ッドビットを有効にする。ウェイセレクタ９は、該当す
るウェイのデータメモリ３の該当するエントリに外部か
ら読み込まれたデータ（４ワード）を記憶する。ＬＲＵ
制御回路７は、リプレースするウェイの情報を出力した
後、リプレースしたウェイが一番新しいウェイになるよ
う、ＬＲＵビットメモリ６を書き換える。

【００１７】次にライト動作について説明する。リード
／ライト信号（ＲＷ）がライトを示し、アドレス信号１
が入力されると、アドレスタグ（１Ａ）、セットセレク
ト（１Ｂ）及びワードセレクト（１Ｃ）はデータバッフ
ァ制御回路１４に入力されるが、それらはそのままアド
レスタグ（１Ａ’）、セットセレクト（１Ｂ’）および
ワードセレクト（１Ｃ’）として出力される。リード動
作と同様にして外部からのアドレスタグ（１Ａ’）とア
ドレスタグメモリ２中のアドレスタグとが比較される。

【００１８】リード／ライト信号（ＲＷ）がライトを示
し、アドレスタグが一致し、かつ、バリッドビット（Ｖ
Ｂ）が有効である場合、ライトヒットとして、ウェイセ
レクト信号（ＷＳ）のうちの１つがアクティブになり、
ヒット信号（ＨＴ）もアクティブになる。第１マルチプ
レクサ１５はデータ処理装置２７からのデータ（１ワー
ド）をワードセレクタ１３に送る。ワードセレクタ１３
は、第２マルチプレクサ１６を通してウェイセレクタ９
にそのデータを送り、ウェイセレクタ９はウェイセレク
ト信号（ＷＳ）によって指定されるウェイにデータを入
力し、デコーダ５によって指定されるエントリのワード
セレクト（１Ｃ’）によって指定されるワードのデータ
を書き換える。これと同時に、ＬＲＵ制御回路７は、ラ
イトヒットしたことを認識し、該当するエントリの該当
するウェイが一番新しいウェイになるよう、ＬＲＵビッ
トメモリ６を書き換える。

【００１９】リード／ライト信号（ＲＷ）がライトを示
し、全てのアドレスタグが一致せず、または、一致して
もバリッドビット（ＶＢ）が無効であった場合、ライト
ミスとして、ウェイセレクト信号（ＷＳ）はいずれもア
クティブにならない。また、ヒット信号（ＨＴ）もノン
アクティブになる。データ処理装置２７からのデータ
（１ワード）は、第１マルチプレクサ１５でデータバッ
ファ制御回路１４に送られる。データバッファ制御回路
１４はライトミスしたことを認識し、アドレスタグ（１
Ａ）とセットセレクト（１Ｂ）を記憶する。第１マルチ
プレクサ１５から送られたデータは、ワードセレクト
（１Ｃ）に従ってデータバッファ制御回路１４内に記憶
される。

【００２０】図２にリプレース判定回路１７の回路図を
示す。リプレース判定回路１７では、ライトミスと判断
すると各ウェイのバリッドビット（ＶＢ）を参照し、デ
ータが無効であるウェイを４本（図においては省略して
２本示している。）の無効ウェイ（ＩＷ）で示す。４本
のバリッドビット（ＶＢ）のうち１本でもインバリッド
を示していれば、リプレースイネーブル信号（ＲＥ）を
アクティブにする。ＬＲＵ制御回路７は、該当するエン
トリのＬＲＵビットメモリと無効ウェイ信号（ＩＷ）と
リプレースイネーブル信号（ＲＥ）を参照して、無効で
あり最も古くアクセスされているウェイをリプレース信
号（ＲＰ）で示す。無効ウェイ信号（ＩＷ）がどれもア
クティブにならない（どのウェイも有効なデータが格納
されている）場合、リプレースイネーブル信号（ＲＥ）
はアクティブにならず、ＬＲＵ制御回路７はリプレース
するウェイを示さない。

【００２１】図３にデータバッファ制御回路１４のブロ
ック図を示す。ライトミスしたとき、外部からのアドレ
スタグ（１Ａ）は第１ラッチ１８に、セットセレクト
（１Ｂ）は第２ラッチ１９に記憶される。リプレース判
定回路１７からのリプレースイネーブル信号（ＲＥ）が
アクティブであれば、外部からのワードセレクト（１
Ｃ）に従って（制御回路２４でデコードされてセレクト
信号として出力される）、第１マルチプレクサ１５から
のライトミスデータ（ＷＭＤ）は第１レジスタ２０〜第
４レジスタ２３のうちのどれかに記憶される。この場
合、ワードセレクト（１Ｃ）が０１だったとすると、デ
ータは第２レジスタ２１に記憶される。そして、制御回
路２４内で、カウントが１とされる（図４は、図３の制
御回路２４の詳細を示した回路図である。）

【００２２】次にアクセスされたアドレスもライトミス
だとする。第１ラッチ１８の中のアドレスタグと、新し
いアドレスタグとを第１比較器２５で比較し、また、第
２ラッチ１９の中のセットセレクトと新しいセットセレ
クトとを第２比較器２６で比較した結果、どちらも一致
しており、リプレース判定回路１７からのリプレースイ
ネーブル信号（ＲＥ）がアクティブである場合、制御回
路２４でのカウントを２とする。同時に、第１マルチプ
レクサ１５からのライトミスデータ（ＷＭＤ）をワード
セレクト（１Ｃ）に従って第３レジスタ２２に記憶す
る。同様にして、アドレスタグとセットセレクトが一致
するライトデータが４つ入力されると（カウントが４に
なると）、４回目のライトミスのサイクル中に、制御回
路２４はバッファライト信号（ＢＷ）をアクティブにし
てデータバッファ制御回路１４からライトデータ（Ｗ
Ｄ）を出力する。すると、第２マルチプレクサ１６によ
ってデータバッファ制御回路１４からのライトデータ
（ＷＤ）（４ワード）がウェイセレクタ９に送られ、リ
プレース信号（ＲＰ）で指定されるウェイのデータメモ
リ３に４ワード同時に記憶される。これらの動作と同時
に、ＬＲＵ制御回路７からはリプレース判定回路１７か
らの無効ウェイ信号（ＩＷ）を参照したリプレース信号
（ＲＰ）が出力され、リードミスが起こったときと同様
に、バリッドビット制御回路１１はリプレース信号（Ｒ
Ｐ）で指定されたウェイのデコーダ５で指定されたエン
トリのバリッドビットを有効にする。また、ＬＲＵ制御
回路７はリプレースされたウェイが一番新しくなるよう
に、ＬＲＵビットメモリ６のデコーダ５で指定されたエ
ントリのデータを書き換える。

【００２３】ライトミスが連続しなかった場合、また
は、ライトミスが連続しても同じアドレスタグとセット
セレクトではなかった場合、または、ライトミスが連続
しても４回に達しなかった場合、または、ライトミスが
連続しても無効なウェイが存在しなかった場合、カウン
トを０としてキャッシングしない。

【００２４】

【発明の効果】以上のようにこの発明によれば、連続し
て同じブロック内のデータに関してライトミスした場
合、キャッシュメモリ装置内の無効なデータとリプレー
スするようにすれば、キャッシュメモリ装置内には常に
多くの有効なデータが記憶されていることになり、キャ
ッシュメモリ装置の容量を効率よく使用することができ
るという効果がある。また、４ワードをライトミスのサ
イクル中に同時に記憶するため、無駄なバスサイクルが
なく、システムとして効率がよいという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例であるキャッシュメモリ装
置のブロック図である。

【図２】図１に示すリプレース判定回路の回路図であ
る。

【図３】図１に示すデータバッファ制御回路のブロック
図である。

【図４】図３に示す制御回路の詳細な図である。

【図５】キャッシュメモリシステムの一例を示した図で
ある。

【図６】従来のキャッシュメモリ装置のブロック図であ
る。

【符号の説明】

１アドレス信号１Ａアドレスタグ１Ｂセットセレクト１Ｃワードセットセレクト２アドレスタグメモリ３データメモリ４セレクタ５デコーダ６ＬＲＵビットメモリ７ＬＲＵ制御回路８比較器９ウェイセレクタ１０論理回路１１バリッドビット制御回路１２ヒット判定部１３ワードセレクタ１４データバッファ制御回路１５第１マルチプレクサ１６第１マルチプレクサ１７リプレース判定回路１８第１ラッチ１９第２ラッチ２０第１レジスタ２１第２レジスタ２２第３レジスタ２３第４レジスタ２４制御回路２５第１比較器２６第２比較器２７データ処理装置２８システムバス２９主メモリ３０キャッシュメモリ装置

Claims

【特許請求の範囲】

【請求項１】ライトスルー方式のキャッシュメモリ装
置において、連続してライトミスが起こったことを認識する認識手段
と、データを記憶するデータバッファと、アドレスの一部を記憶する少なくとも１つのラッチと、複数のワードをデータメモリに一度に書き込む手段と、キャッシュメモリ装置内のデータの有効／無効を示す指
示手段とを持ち、連続してライトミスが起こったときにそのデータを無効
なデータとリプレースすることを特徴とするキャッシュ
メモリ装置。