JPH0471049A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、キャッシュメモリを内蔵したマイクロプロセ
ッサにおいて、内蔵キャッシュメモリと外部キャッシュ
メモリとの内容の整合性を確保するキャッシュメモリ制
御方式に間するものである。

［従来の技術］ マイクロプロセッサの分野においても、その動作速度の
向上と共に、プロセッサーと主記憶装置との間の動作速
度の差が問題となってきている。

処理装置の動作速度が上がるにつれて、それが消費する
命令コードやデータの量も増えるため、主記憶装置の方
も処理装置の動作速度に見合った高速なものを使用しな
ければシステム全体の処理能力を上げることが出来ない
。しかし、容量が大きな主記せ装置全体を高速な記憶素
子で構成すると非常に高価な装置になってしまう。

そこで第２図（ａ）に示すように、主記憶装置２３と処
理装置２１との間にキャッシュメモリ２２を設けて、処
理装置２１に比べて相対的に遅い主記憶装置２３の速度
を見掛上早くすることを行う。キャッシュメモリ２２は
、小容量ではあるが高速な記憶装置で、主記憶装置２３
の内で、処理装置２１によって最近参照された部分の内
容のコピーを保持している。処理装置２３を参照する際
には、まずキャッシュメモリ２２を検索して目的のデー
タや命令コードがそこに存在すればそれを利用して、主
記憶装置２３の参照は行わない。もしも目的のものがキ
ャッシュメモリ２２の内部に存在しない場合には、それ
を主記憶装置２３から取り出して利用すると同時に、キ
ャッシュメモリ２２にそのコピーを格納する。

キャッシュメモリ２２の内部ではデータはブロックと呼
ばれる単位で管理される。キャッシュメモリ２２の内部
に存在するブロックは前にも述べたように全て主記憶装
置２３の内部のブロックのコピーである。そして、キャ
ッシュメモリ２２の内部の全てのブロックには、そのブ
ロックのオリジナルが主記憶装置２３のどこに格納され
ているかを示すタグと呼ばれるデータと、そのブロック
が有効であることを示すバリッドピットと呼ばれるフラ
グとが付属し・ている。ブロックとタグとバリッドピッ
トとをまとめてエントリと呼ぶ。

キャッシュメモリ２２左検索するとは、キャッシュメモ
リ２２の内部に存在する全ての有効なフロックの内から
参照の要求かあったデータのアドレスと等しいタグをも
ったブロックを捜すことを意味する。そして、キャッシ
ュメモリ１２の内部にそのようなブロックか存在し・た
場合をヒツト、存在しない場合をミスヒツトという。

キャッシュメモリ２２の構成方法は、アドレスとタグと
の比較に用いる比較器の数：こよっていくつかに分類で
きる。ここでは、その中から今回の発明に関係が深いセ
ットアソシアティブ方式について説明を行う。セットア
ソシアティブ方式のキャッシュメモリにおいては、ウェ
イ数、セット数という２個のパラメータによってその構
成を表現する。ウェイ数とは検索の際にアドレスとタグ
との比較に用いられる比較器の数を示す数であり、セッ
ト数とは比較器１個当りのブロック数を示す数である。

セットアソシアティブ方式のキャッシュメモリの構成の
例としてウェイ数が２である場合（２ウ工イセツトアソ
シアテイブ方式）の構成を第３図に示す。第３図の中で
、３０１はセットインテックス発生回路であり、参照要
求があったデータのアドレス３００から適当なアルゴリ
ズムに基づいてセットインデックス３０２を発生する。

３０３はウェイ上０アレイである。これは、ウェイ＃０
に属するエントリを格納するための記憶装置であり、セ
ット数に等しい個数のエントリを格納する。ウェイ上０
アレイ３０３は、キャッシュメモリの検索動作の際には
、セットインデックス３０２に従って内部にあるエント
リから１個を選択しぞその内容を出力する。また、ブロ
ックの置換動作の際には、ウェイ選択信号発生回路３０
５から出力されるウェイ＃０選択信号３０６に従って動
作し、セットインデックス３０２に従って選択されたエ
ントリのタグをアドレス３００で置換し、ブロックをデ
ータ入力３０８からの人力データで置換し、バリッドピ
ットに論理１１１　！＋をセットし・てそのエントリに
含まれろブロックか有効であることを示す。

ウェイ＃１アレイ３０４もウェイ上０アレイ３０３と同
様な動作を行う。即ち、キャッシュメモリの検索動作の
際には、セットインデックス３０２に従って内部にある
エントリから１個を選択し・てその内容をエカする。ま
た、ブロックの置換動作の際には、ウェイ選択信号発生
回路３０５から出力されるウェイ＃１選択信号３０７に
従って動作する。

ウェイ選択信号発生回路３０５はエントリの更新を行う
場合に、更新の対象となるエントリが存在しているウェ
イを指定するための信号を発生する。参照の結果、ミス
ヒツトした場合にはブロックの置換が行われる。その際
にはセットインデックス３０２に従って選択されたセッ
ト（同じセットインデックスを持つエントリの集合、ウ
ェイ数に等しい数のエントリを含む）に属する２個の工
ントリ内のとのウェイに属するものを更新の対象とする
かを決定する必要がある。これを行うためのアルゴリズ
ムとしては、最後に参照されてから最も長い時間が経過
しているものを更新の対象とするＬＲＵアルゴリズムや
、キャッシュメモリに読み込まれて力）ら最も長い時間
が経過しているものを更新の対象とするＦＩＦ○アルゴ
リズム等がある。第３図では省略しであるがウェイ選択
信号発生回路３０５には、そこにインプリメントされて
いるアルゴリズムが必要とする情報を入力するための信
号線が存在する。

キャッシュメモリの検索動作の際にセットインデックス
３０２に従って選択され、ウェイ＃０アレイ３０３から
出力されたエントリに含まれるタグは、一致検出回路３
０９へ入力され、そこでアドレス３００と比較される。

比較の結果は、ＡＮＤゲート３１ｉでそのエントリのバ
リッドビットと論理積を取られる。その結果が論理１で
ある場合には、出力ゲート３１３が開かれ、選択されて
いるエントリのブロックがデータ出力３１５へ出力され
る。すなわち、各ウェイにおいてセットインデックス３
０２に従って選択されたエントリの内で、そのタグがア
ドレス３００と等しく、かつ、そのバリッドビットが論
理１であるもののフロックがデータ出力３１５に出力さ
れることになる。

ＯＲゲート３１６は、ヒツトかミスヒツトかを示す信号
を発生するためのものである。すなわち、ウェイ＃０ア
レイ３０３かウェイ上１アレイ３０４のどちらかにアド
レス３００と値が等しいタグを持ち、かつバリッドビッ
トが論理１であるエントリが存在する場合にＯＲゲート
３１６の出力は論理ｌとなり、キャッシュメモリから目
的のデータが出力されているので主記憶装置を参照する
必要がないことを示す。　ここで、ウェイ数Ｗ、セット
数Ｓのセットアソシアティブ方式のキャッシュメモリの
動作についてまとめると以下の通りである。

■求めるデータのアドレスから適当なアルゴリズムによ
りセットインデックスを算出する。

■求められたセットインデックスを用いて８個のセット
の中から１個を選択する。

■選択されたセットにはＷ個のエントリが含まれている
ので、各々のエントリに含まれるタグとアドレスとをＷ
個の比較器によって１度に比較する。

参照要求があったアドレスと一致するタグを含み、かつ
バリッドどットが論理１である（有効なデータを含む）
エントリが存在したならばヒツトしたものとしてブロッ
クの内容を処理装置へ送る。またそのようなエントリが
なかった場合にはミスヒツトしたものとして■のエント
リの置換処理を行う。

■もし現在選択されているセットに空きがあるならば、
参照要求があったデータを主記憶装置から取り８してき
てそこへ格納しタグとバリッドビットとを付与する。セ
ットに空きがない場合には、適当なアルゴリズムに従っ
てＷ個のエントリ各々の置換の優先順位を評価し、最も
置換の優先順位が高いエントリを無効化して、その後に
主記憶装置から取り出されたデータを格納してタグとバ
リッドビットとを付与する。また主記憶装置から取り出
されたデータは処理装置に対し・でも送られる。

ところで、キャッシュメモリは相対的に遅い主記憶装置
を見かけ上速く見せるために設けられる。

処理装置側から見た場合：こは、主記憶装置とキャッシ
ュメモリとは別々に見えるのではなく１個の高速な主記
憶装置が存在するように見えなけれはならない。従って
、第２区（ｂ）に示すように複数の処理装置２１１，２
１２、・・・の蘭て主記憶装置２３を共有しながら処理
を行うマルチプロセッサーシステムのような構成を考え
た場合、複数のキャッシュメモリ２２１．２２２、・・
・と主記憶装置２３との間で内容の整合性を確保する必
要がある。例えば、第２図（ｂ）において、ある処理装
置２１１の指示により、あるブロックの内容が書き換え
られたとする。このとき、全てのキャッシュメモリ２２
１．２２２、・・・と主記憶装置２３との間で内容の整
合を取る必要がある。整合の取り方としてよく行われる
手法として、主記憶装置２３と書き換えを指示した処理
装置２１１に付加されたキャッシュメモリ２２１につい
ては、同じ内容になるように書き換えを行い、そのほか
のキャッシュメモリ２２２、・・・については書き換え
られたブロックに対応するキャッシュメモリ上のブロッ
クを全て無効化するという手法がある。

このような手法を用いる場合、主記憶装置に対する書き
込み動作を検出するためのバス監視回路が必要となる。

バス監視回路とは、第２図（ｂ）におけるパスライン２
５上のデータの転送状況を監視して主記憶装置２３に対
する書き込みが行われたことを検出するための回路であ
る。

下記文献では、この手法にしたがフてハードウェアによ
って主記憶装置とマイクロプロセッサに内蔵されている
キャッシュメモリとの内容の整合を取る方法が紹介され
ている。

文献：　Ｉｎｔｅｇｒａｔｅｄ　ＭＭＬＪ、ｃａｃｈｅ
　ｒａｉｓｅ　ｓｙｓｔｅｍ−１ｅｖｅｌ　１ｓｓｕｅ
ｓ　”　ＣＯＭＰＬＩＴＥＲＤＥＳＩＧＮ”　　Ｍａｙ
　１５．１９８７文献中で紹介されているマイクロプロ
セッサは、チップ上に２ウ工イセツトアソシアテイブ方
式のデータ専用キャッシュメモリとダイレクトマツピン
グ方式（ウェイ数が１であるセットアソシアティブ方式
と等価な方式）の命令専用キャッシュメモリとを備えて
いる。そして各々の内蔵キャッシュメモリにおいては、
各ウェイに外部から与えられたセットインデックスによ
り選択されたエントリのバリッドピットを論理Ｏにリセ
ットして、そのエントリに含まれるブロックを無効化す
る機能を付加することによって上記手法を実現する手段
としている。

マイクロプロセッサに内蔵されているキャッシュメモリ
は、一般に容量か小さいため、チップの外部にさらに外
部キャッシュメモリを付加することが行われている。こ
の場合には、内蔵キャッシュメモリ、外部キャッシュメ
モリのどちらの内容も主記憶装置の内容と整合が取れて
いなければならない。上記文献において紹介されている
例でも、マイクロプロセッサの外部にさらにダイレクト
マツプ方式の外部キャッシュメモリを設けている。

そして、このような場合には内蔵キャッシュメモリ上に
存在するブロックは、必ず外部キャッシュメモリ上にも
存在するという条件が成立する場合には、内蔵キャッシ
ュメモリと外部キャッシュメモリとでバス監視回路を共
有することによってハードウェアの量を減少させること
が出来るということが述べられている。そして、その条
件を満たすために、外部キャッシュメモリにおいてエン
トリの更新が発生した場合には、外部キャッシュメモリ
で更新されたエントリに対応している内蔵キャッシュメ
モリ中のエントリを全て無効化するという方法が紹介さ
れている。

［発明が解決しようとする課題］ 従来技術に基づいた内蔵キャッシュメモリを持つマイク
ロプロセッサに外部キャッシュメモリを付加し、ハード
ウェアによって主記憶装置との内容の整合性を確保する
際に発生する問題を説明するために、以下に述べるよう
な系を仮定する。

（１）内蔵キャッシュメモリは次のような特徴を持つも
のとする。

■ウェイ数Ｗ１、セット数Ｓｉのセットアソシアティブ
方式である。

■チップ外からセットインデックスを指定することによ
ってセット単位で内容を無効化することができる。

（２）上記のような特徴を惟えた内蔵キャッシュメモリ
を持ったマイクロプロセッサに、次のような特徴を備え
た外部キャッシュメモリを付加するものとする。

■ウェイ数Ｗｅ、セット数Ｓｅのセットアソシアティブ
方式である（但し、Ｗｅ≧Ｗｉ、Ｓｅ≧Ｓｉとする）。

■バス監視回路を備えており主記憶装置に対する書き込
み動作を検出した場合に：よ、 （ａ）主記憶装置上の書き換えられたブロックのコピー
が自身の内部に存在するかどうかを調へて、存在する場
合には自身の内容と主記憶装置の内容との整合をとる、 （ｂ）書き込み動作が行われたアドレスに対応する内部
キャッシュメモリのセットインデックスを発生し、それ
を用いて主記憶装置上で書き換えられたブロックの内蔵
キャッシュメモリ上に存在するコピーを無効化する、 という２つの動作を行う。

このような系において、内蔵キャッシュメモリ上に存在
するブロックについては、必ず同じものが外部キャッシ
ュメモリにも存在するという条件が成立するとき、従来
技術の説明の所で述へたように内部キヤ・ソシュメモリ
と外部キャッシュメモリとでバス監視機構を共有するこ
とによってハードウェアの量を少なくすることが出来る
ということは前項の参考文献で述へられている通りであ
る。

しかし、一般には外部キャッシュメモリが検索されるの
は内蔵キャッシュメモリがミスヒツトした場合に限られ
るため、ある特定のブロックに着目した場合、内蔵キャ
ッシュメモリ側から見た場合と外部キャッシュメモリ側
から見た場合とでは参照の頻度が異なる場合がある。こ
のとき、内蔵キャッシュメモリ、外部キャッシュメモリ
の両方でミスヒツトするような参照要求があった場合、
内蔵キャッシュメモリにおいて置換されるブロックと外
部キャッシュメモリにおいて置換されるブロックが同一
ではないことがある。内蔵キャッシュメモリ、外部キャ
ッシュメモリ共に２ウ工イセツトアソシアテイブ方式で
置換アルゴリズムとしてＬＲＵ方式を用いている場合に
、そのようなことが発生する様子を第４図に示す。

第４図において、４１は内蔵キャッシュメモリの、ある
セットの内容を示している。左側の欄がウェイ＃０に属
するエントリのブロックを表し・、右側の欄はウェイ＃
１に属するエントリのブロックを表す。今、このセット
のウェイ＃０ここはブロックＡが存在しウェイ＃１には
ブロックＢが存在するものとする。Ｂの有形にある木は
次にミスヒツトした場合にはウェイ＃１の内容であるＢ
が置換されることを示している。４２は外部キャッシュ
メモリにおいて４１に対応しているセットの内容を示し
ている。表記法は４１の場合と同様である。

第４図（ａ）は、内部キャッシュメモリの内容と外部キ
ャッシュメモリの内容とが一致している状態を示してい
る。

ここで、処理装置からＢに対する参照が行われた場合を
考える。このとき、内蔵キャッシュメモリはヒツトする
ので外部キャッシュメモリは参照されない。またヒツト
した結果、内蔵キャッシュメモリにおいては次にミスヒ
ツトした場合に置換されるブロックがＢからＡに代わっ
て４３に示すような状態となる。しかし、このとき、外
部キャッシュメモリは参照されていないので、その内容
は４４に示すように元のままである（第４図（ｂ））。

この状態で次にＡてもＢてもないブロックＣが参照され
たとする。この時内蔵キャッシュメモリ、外部キャッシ
ュメモリともミスヒツトする。その結果、両方のキャッ
シュメモリでブロックの置換が発生するが、内蔵キャッ
シュメモリにおいてはＡが置換され４５に示すような状
態となるが、外部キャッシュメモリにおいてはＢが置換
され４６に示すような状態となる（第４図（Ｃ））。

この第４図（ｃ）の状態は、参考文献に記述されている
、バス監視回路を内蔵キャッシュメモリと外部キャッシ
ュメモリとで共有するための条件が満たされなくなる。

バス監視回路を両方のキャッシュメモリで独立に持てば
機能上は問題ないがシステム全体としては部品点数が増
加するためあまり望まし・い解決法とはならない。

文献中の例では、このような現象を回避するために外部
キャッシュメモリでエントリの更新か発生した場合−二
は内蔵キャッシュメモリにおいては、外部キャッシュメ
モリで更新されたエントリと対応しているエントリを全
部無効化してから新しいブロックを読み込んでいる。こ
の様子を第４区と同様な表記で表したのが第５図である
。

第５図において５１から５４（第５図（ａ）、　（ｂ）
）までは第４図の場合と同じである。この状態において
ブロックＣが参照されたとする。外部キャッシュメモリ
の動作は第４図で説明した場合と全く同様でありミスヒ
ツトした結果ブロックＢが置換されて５６に示すような
状態になる。一方、内蔵キャッシュメモリにおいてはミ
スヒツトした結果そのセットの内容が一旦全て無効化さ
れ５５に示すようになった後にブロックＣが読み込まれ
、５７に示すような状態となる（第５図（Ｃ））。

第５図（ｃ）の５６．５７に着目すると、内蔵キャッシ
ュメモリに存在するブロックは必ず外部キャッシュメモ
リにも存在するという条件が満たされるため、内蔵キャ
ッシュメモリと外部キャッシュメモリとてバス監視回路
を共有することができる。

しかしながら、この方法を用いた場合、内蔵キャッシュ
メモリにおいて本来は無効化する必要がないブロックＡ
まで無効化されてしまう。セットアソシアティブ方式の
キャッシュメモリの一般的な特性として容量が同じであ
ればウェイ数を増やしたほうがヒツトする確立が高くな
る傾向があるため、外部キャッシュを設ける場７合にも
出来るだけウェイ数が大きい構成のものを設けるほうが
システムの性能を大きくすることができる。しかし、こ
こで説明したような無駄な無効化が発生しやすい状況に
おいては、ウェイ数を増やすほど無駄な無効化による被
害が増えるため思ったように性能が向上しない。

本発明の目的は、外部キャッシュメモリのエントリが更
新された場合に発生する内蔵キャッシュメモリにおける
無駄な無効化操作を減少させることが可能なキャッシュ
メモリ制御方式を提供することにある。

［課題を解決するための手段］ 本発明のキャッシュメモリ制御方式は、キャッシュメモ
リを内蔵したマイクロプロセッサの外部に外部キャッシ
ュメモリか設けられ、主記憶装置の各ブロックに対応す
るキャッシュメモリ上のブロックが複数個あるようにし
たセットアソシアティブ方式を取るキャッシュメモリ制
御方式において、外部キャッシュメモリに上記ｔ！装置
に対する書き込みを検出するバス監視手段を備え、ミス
ヒツト時に、バス監視手段の検出結果に応じて外部キャ
ッシュメモリから内蔵キャッシュメモリに制御信号を供
給して、内蔵キャッシュメモリの置換されるエントリが
格納されているウェイを外部キャッシュメモリと整合す
るように外部から指定するようにしたものである。

［作用コ 内蔵キャッシュメモリにも外部キャッシュメモリにもな
いブロックの参照が行なわれてミスヒツトすると、ミス
ヒツトに伴うエントリの置換が行なわれるが、その際、
置換の対象となる内蔵キャッシュメモリ（こおけるウェ
イの選択が、ＬＲＵアルゴリズムやＦＩＦＯアルゴリズ
ム等の置換方式に拘束されることとなる内部からではな
く、そのような方式に拘束されないように外部キャッシ
ュメモリから外部指示される。

外部キャッシュメモリから指示するということは、外部
キャッシュメモリを基準とした指示に基づいて置換の対
象となるウェイの選択を行なうことが可能となる。即ち
、外部キャッシュメモリは内部キャッシュメモリの全て
の状態を把握しているわけではないが、少なくとも、バ
ス監視手段による主記憶装置書き込み情報を持っており
、この情報に基づいて内部キャッシュメモリの置換結果
を外部キャッシュメモリの置換結果に合わすように指示
することが可能となる。

従って、そのような外部指示に基づいてなされた置換は
、無効化する必要のないブロックまで無効化することが
なく、また、内蔵キャッシュメモリ上に存在するフロッ
クについては、必ず同じものが外部キャッシュメモリに
も存在するというバス監視機構共有条件が成立するので
、バス監視手段は外部キャッシュメモリに設けるだけで
足り、バス監視手段を共有することができる。

［実施例コ 本発明の実施例によ、る２ウエイセツトアソシアテイブ
キヤツシユメモリの構成を第６図に示す。

６００から６１６の各構成要素については、第３図にお
ける２００から２１６と同様である。ただし、ウェイ＃
０アレイ６０３、ウェイアレイ６０４には第３図で説明
した基本的な機能に加えて主記憶装置との内容の整合を
ハードウェアによって確保する際に必要なセット単位の
無効化を行うための入力が設けられている。これらは、
無効化用セットインデックス入力６２０に接続される。

本実施例の特徴は構成要素６２１から６２４を付加シタ
ことである。６２１はセレクタであり、外部選択信号イ
ネーブル信号６２４によって制御され、内蔵のウェイ選
択信号発生回路６０５の出力６０６．６０７と、外部か
らのウェイ＃０選択信号６２２、ウェイ＃１選択信号６
２３とを切り換えて、ウェイ＃０選択信号６２６．ウェ
イ＃１選択信号６２７を出力するために用いられる。

外部キャッシュメモリを付加しない場合には、内蔵のウ
ェイ選択信号発生回路６０５の指示にしたがってエント
リの更新を行うが、外部キャッシュメモリを付加した場
合には外部キャッシュメモリのウェイ選択信号発生回路
の指示にしたがってエントリを更新する。その制御を行
うために外部選択信号イネーブル信号６２４を設けであ
る。

第６図に示したような構成の内蔵キャッシュメモリを持
つマイクロプロセッサに２ウ工イセツトアソシアテイブ
方式の外部キャッシュメモリを付加した例を第１図に示
す。図中で破線で囲まれた部分１１がマイクロプロセッ
サである。マイクロプロセッサ１１は処理装置１２の他
に内蔵キャッシュメモリ１３を同一チップ上に含む。内
蔵キャッシュメモリ１３は第６図に示したような構成を
取る。

外部キャッシュメモリ１５は、従来技術の問題点の説明
の（２）コこ述へたような機能に加えて、本発明の実施
に必要な内蔵キャッシュメモリ１３に対するウェイ選択
信号を発生する機能を備える。

（２）に述べたような外部キャッシュメモリ機能を簡略
化して繰返すと、それはセットアソシアティブ方式であ
り、かつ、共有することになるバス監視回路１９を備え
、このバス監視回路１９はブロックのコピーが存在する
場合には整合を取り、存在しない場合には内蔵キャッシ
ュメモリ上に存在するコピーを無効化するというもので
ある。

外部キャッシュメモリ１５から内蔵キャッシュメモリ１
３に供給される信号線１８は内蔵キャッシュメモリ制御
信号をまとめて表現したものであり、無効化を行う際に
セットインデックスを指定するための信号線６２０及び
置換を行う際にウェイを指定するための信号線６２２〜
６２４からなる。この置換を行なう際にウェイを指定す
るための信号線６２２〜６２４に乗る信号は、バス監視
回路１９の監視結果に基づいて送出される。

主記憶装置６７は第２図（ａ）、第２図（ｂ）に示Ｕた
ものと同様である。

第７図は、本実施例における内蔵キャッシュメモリと外
部キャッシュメモリとの対応するエントリの状態を第４
図、第５図と同様な表記法に従って表したものである。

第７図において７１．７２（第７図（ａ））は初期状態
を表している。

次にＢが参照されると内蔵キャッシュメモリでヒツトし
て７３．７４に示す状態になる（第７図（ｂ））。

ここまでは、第４図、第５図の場合と同じである。

ざらにＣが参照されると内蔵キャッシュメモリ、外部キ
ャッシュメモリ共にミスヒツトするのでエントリの更新
が行われる。このとき、第４図の場合には両方のキャッ
シュメモリは独自の判断に基づいてエントリを更新した
ため、バス監視回路を共有するための条件が満たされな
くなってしまった。さらに、第５図の場合には条件は満
たされたが本来無効化する必要がないＡまて無効化され
てしまった。第５図では一旦全てのウェイの内容を無効
化したが、本実施例においては無効化は行ｉツずに外部
からのウェイ選択信号にし・たがってＢを置換する（第
７図（Ｃ乃。

すなわち、ブロックの置換動作の際に、外部キャッシュ
メモリ１５に設けたバス監視回路１９の監視結果に基づ
き、外部キャッシュメモリ１５から内蔵キャッシュメモ
リ１３に内蔵キャッシュメモリ制御信号１８が出力され
る。外部選択信号イネーブル６２４によってセレクタ６
２１から出力されるウェイ選択信号６２６．６２７が、
内部から外部のウェイ選択信号６２２．Ｅ３２３に切り
換えられる。このとき外部のウェイ＃Ｏ選択信号６２２
は非選択値を取り、ウェイ＃１選択信号６２３が選択値
を取っている。このため、内蔵キャッシュメモリにおい
ては、ウェイ＃１アし・イ６０４はセレクタ６２１から
出力される外部ウェイ＃１選択信号６２７に従って動作
し、次にミスヒツトした場合に置換されるべきブロック
がウェイ＃０に属するＡであるにも関わらず、ウェイ＃
１に属するエントリのブロックＢの更新が行なわれて、
ブロックＣに置換される。外部キャッシュメモリにおい
ては、次にミスヒツトした場合に置換されるべきブロッ
クＢがブロックＣに置換される。この結果、内部キャッ
シュメモリの内容が外部キャッシュメモリの内容に合せ
られ、第７図（Ｃ）の７５．７６に示した状態となり無
駄な無効化は行われない。このようにして、本実施例に
よれば内部キャッシュメモリを外部キャッシュメモリに
整合させるので、バス監視回路１９は外部キャッシュメ
モリにあれば足りる。

同様に内部キャッシュメモリは２ウエイで、外部キャッ
シュメモリが４ウ工イセツトアソシアテイブ方式である
場合の動作を示したのが第８図である。

８１．８２（第８図（ａ））はそれぞれ内蔵キャッシュ
メモリ、外部キャッシュメモリの初期状態を示している
。８１については７１と同様である。

今度は外部キャッシュメモリのウェイ数は４なのて８１
に示した内蔵キャッシュメモリのセットに対応する外部
キャッシュメモリのセットには４個のエントリが存在し
ウェイ＃０から順にＡ、Ｂ、Ｃ，Ｄというようにブロッ
クが格納されている。

８２において、次に外部キャッシュメモリでミスヒツト
した場合にはＤが置換されることになっているものとす
る。

ここで、処理装置がＢを参照したとする。このとき、内
蔵キャッシュメモリはヒツトし外部キャッシュメモリは
参照されないので８３．８４に示すような状態になる（
第８図（ｂ））。

次に、処理装置が内蔵キャッシュメモリにも含まれない
ブロックＥを参照したとする。このとき、外部キャッシ
ュにおいてはウェイ＃３に存在するブロックＤが置換さ
れる。ところが内蔵キャッシュメモリは２ウ工イセツト
アソシアテイブ方式でありウェイ＃１までしかない。そ
こで外部キャッシュメモリの偶数ウェイを内蔵キャッシ
ュメモリのウェイ＃０に対応させ、外部キャッシュメモ
リの奇数ウェイを内蔵キャッシュメモリのウェイ＃１に
対応させることにする。このようにすると、外部キャッ
シュメモリ上てウェイ＃３に存在するブロックＤが置換
されると同時に、外部キャッシュメモリからの指示によ
って内蔵キャッシュメモリにおいてはウェイ＃１に存在
するＢが置換され、８５．８６に示すような状態となる
（第８図（Ｃ））。

この状態はバス監視回路を共有するための条件を満たし
ている。一般の内蔵キャッシュメモリのセット数がｎ、
外部キャッシュメモリのウェイ数がｍ（ｍ≧ｎ）の場合
には、ｍからｎへの多数対１の対応間係を適当に決定す
ることによって本発明の実施が可能である。

以上述べたように本実施例によれば、外部キャッシュメ
モリに共有のバス監視回路を設け、このバス監視回路の
検出結果に応じてウェイ選択信号を内部から外部のウェ
イ選択信号に切り換えることにより、マイクロプロセッ
サに内蔵されているセットアソシアティブ方式の内蔵キ
ャッシュメモリに、ミスヒツトに伴うエントリの置換に
際して、置換の対象となるウェイの選択を、外部キャッ
シュメモリを基準としたチップ外からの指示に従って行
うようにしたので、内部キャッシュメモリをチップ外の
外部キャッシュメモリに容易に整合させることかでき、
従ってバス監視回路を両方のキャッシュメモリに独立に
設ける必要も、また、本来は無効化する必要のないブロ
ックまで無効化するということもない。

なお、上記実施例において主記憶とキャッシュメモリの
マツピング方式をセットアソシアティブ方式とした場合
について述べているが、このセットアソシアティブ方式
には、その特殊例であるダイレクトマツピング方式も含
まれる。

［発明の効果コ 本発明によれば、キャッシュメモリを内蔵しているマイ
クロプロセッサと外部キャッシュメモリとを組み合わせ
て用いた場合に発生する、内蔵キャッシュメモリの無駄
な無効化動作を減少させることができると共に、バス監
視手段を共有化することができる。

【図面の簡単な説明】

第１図は本実施例によるキャッシュメモリ制御方式を示
すブロック図、第２図は従来例によるキャッシュメモリ
制御方式を示すブロック図、第３図は従来例によるセッ
トアソシアティブ方式のキャッシュメモリを示すブロッ
ク図、第４図は一般的な内蔵キャッシュメモリと外部キ
ャッシュメモリのエントリ状態図、第５図は従来例によ
る内蔵キャッシュメモリと外部キャッシュメモリのエン
トリ状態図、第６図は本実施例によるセットアソシアテ
ィブ方式のキャッシュメモリを示すブロック図、第７図
は本実施例による２ウ工イセツトアソシアテイブ方式の
内蔵キャッシュメモリと外部キャッシュメモリのエント
リ状態図、第８図は本実施例による４ウ工イセツトアソ
シアテイブ方式の内蔵キャッシュメモリと外部キャッシ
ュメモリのエントリ状態図である。 １１はマイクロプロセッサ、１２は処理装置、１３は内
蔵キャッシュメモリ、１５は外部キャッシュメモリ、１
７は主記憶装置、１８は内部キャッシュメモリ制御信号
、１９はバス監視回路である。 ゝ１ｚ〜 、１〕フイタｏ７°０セフ量 本実施例による７゛ロフ’）図 第１図 内臓４！フシ１メモリの状態 外部４ｔｙシ１メモリの状東整 一脅費的なｈフシ】メモリのｌントリ状態第４図 内臓ｈフシスメモリの状態 外部ｈツシスメモリの状態 （Ｃ）処理装置がＣを参照 従来例による’＋ｔ７ゾ１メモリのエントリ状態第５図 内臓４ｔフノスメモリの状態 外部ｈフシ２メモリの状態 本実施例１こよる２つ１イセフト７１ン７ティブ方式の
エントリ状態第７図 内臓キｔ１シスメモリの状態 外部ｈｙノヱメモリの状態 （ｂ）処理装置がＢを参照 （ｃ）処理装置が［を参照 本実施例による４つｌイセ７）７ソンアテ４７゛方式の
エノトリ状態第８図 ６、補正の内容 図面第４図を別紙の通り補正する。 １、事件の表示 平成２年特許願第１８２５９６号 ２、発明の名称 キャッシュメモリ制御方式 ３、補正をする者 事件との関係　　特許出願人 住所（〒１０５）東京都港区虎ノ門１丁目７番１名称（
０２９）　　　沖電気工業株式会社代表者小杉信光 ２号 ４、代理人 住所（〒１０８）東京都港区芝浦４丁目１０番３号内Ｉ
ＩＩキｔフシ１メモリの状態 外部４ｔツシ２メモリの状態 １的なｈ丁シヱメモリのエントリ状態 第４図

Claims (1)

1. 【特許請求の範囲】 キャッシュメモリを内蔵したマイクロプロセッサの外部
   に外部キャッシュメモリが設けられ、主記憶装置と両キ
   ャッシュメモリのブロックの対応づけに、主記憶装置の
   各ブロックに対応するキャッシュメモリ上のブロックが
   複数個あるようにしたセットアソシアティブ方式を取る
   キャッシュメモリ制御方式において、 外部キャッシュメモリに主記憶装置に対する書き込みを
   検出するバス監視手段を備え、 ミスヒット時に、バス監視手段の検出結果に応じて外部
   キャッシュメモリから内蔵キャッシュメモリに制御信号
   を供給して、内蔵キャッシュメモリの置換されるエント
   リが格納されているウェイを外部キャッシュメモリと整
   合するように外部から指定する ようにしたことを特徴とするキャッシュメモリ制御方式
   。