JPH06301589A

JPH06301589A - メモリ制御装置

Info

Publication number: JPH06301589A
Application number: JP8826293A
Authority: JP
Inventors: Tatsuo Owada; 達男大和田; Yoshiaki Tangezaka; 義敬丹下坂
Original assignee: NEC Corp; NEC Data Terminal Ltd
Current assignee: NEC Corp; NEC Data Terminal Ltd
Priority date: 1993-04-15
Filing date: 1993-04-15
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】メモリにプログラムの動作に影響がない命令コ
ードを格納するだけで、メモリのアクセスタイムが認識
できマイクロプロセッサに対して最適なウエイトを挿入
することが出来る。【構成】このメモリ制御装置は、マイクロプロセッサ２
と、データの読み出し専用のメモリ４と、このメモリ４
の読み出しを制御するメモリ制御部３と、メモリ４のア
クセスタイムを識別するメモリアクセスタイム識別制御
部５とを備える。また、メモリ４のアクセスタイムに合
わせてマイクロプロセッサ２にウエイトを挿入するウエ
イト制御部６と、マイクロプロセッサ２にはシステムク
ロックを、メモリアクセスタイム識別制御部５およびウ
エイト制御部６にはシステムクロックの２倍の周期のク
ロックを供給するクロックパルスジェネレータ１とを備
える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ制御装置に関し、
特に記憶手段からデータを読み出すメモリ制御装置に関
する。

【０００２】

【従来の技術】従来、この種のメモリ制御装置は、図１
０に示すように、マイクロプロセッサ２と、データの読
みだし専用メモリ４と、メモリ４の読み出しを制御する
メモリ制御部３と、マイクロプロセッサ２にはシステム
クロックをメモリ制御部３にはフリップフロップのラッ
チ用のクロックを供給するクロックパルスジェネレータ
１とで構成される。

【０００３】図１１は、この従来例のメモリ制御装置詳
細図である。図１１を参照すると、使用するメモリ４
が、アドレス入力が１６ビット（Ｓ０〜Ｓ１５）、デー
タ出力が１６ビット（Ｔ０〜Ｔ１５）、制御信号が２本
（ＣＳ、ＯＥ）、および、容量が１，０４８，５７６ビ
ットの読み出し専用メモリ（ＲｅａｄＯｎｌｙＭｅ
ｍｏｒｙ以後ＲＯＭと呼ぶ）である場合、６５，５３６
ワードで出力データ１６ビットつまり１，３１，０７２
バイトで出力データ１６ビットのＲＯＭとなる。ＲＯＭ
４を制御するマイクロプロセッサ２が、１６ビットのマ
イクロプロセッサであるとすると、マイクロプロセッサ
２がアクセスできるメモリ空間は、０００００（１６進
表現）からＦＦＦＦＦ（１６進表現）の１Ｍ（１×１０
⁶）バイトとなる。

【０００４】マイクロプロセッサ２が１Ｍバイトのメモ
リ空間の中で、アドレスＥ００００（１６進表現）にＲ
ＯＭ４を割り当てた場合、マイクロプロセッサ２は、ま
ずＲＯＭ４のフェッチ（命令読みとり動作）サイクルの
時にＦＣＹ信号をＬＯＷレベルにする。２入力および４
出力のデコーダ７８のイネーブル端子Ｅ０にマイクロプ
ロセッサ２のＦＣＹ信号が接続されているので、ＲＯＭ
４のフェッチサイクルではデコーダ７８がイネーブル状
態になる。デコーダ７８の入力端子Ｓ０およびＳ１に
は、アドレスＡＤ１９および１８が接続されているの
で、出力端子Ｆ３は、アドレスＡＤ１９および１８がＨ
ＩＧＨレベルになった時ＬＯＷレベルとなる。デコーダ
７８の出力端子Ｆ３は、デコーダ７９のイネーブル端子
Ｅ０に接続されているので、アドレスＡＤ１９および１
８がＨＩＧＨレベルのときデコーダ７９はイネーブル状
態となる。また、デコーダ７９の入力端子には、アドレ
スＡＤ１７および１６が接続されているので、デコーダ
７９の出力端子Ｆ２はアドレスＡＤ１７がＨＩＧＨレベ
ル、アドレスＡＤ１６がＬＯＷレベルのとき、出力端子
Ｆ３はアドレスＡＤ１７および１８がともにＨＩＧＨレ
ベルのときＬＯＷレベルとのる。デコーダ７９のイネー
ブル条件から、デコーダ７９のＦ２端子は、アドレスＡ
Ｄ１９、１８および１７がＨＩＧＨレベル、アドレスＡ
Ｄ１６がＬＯＷレベルのとき、つまりマイクロプロセッ
サ２がメモリ空間のＥ００００（１６進表現）からＥＦ
ＦＦＦ（１６進表現）のフェッチサイクルでＬＯＭレベ
ルとなる。また、デコーダ７９のＦ３端子は、アドレス
ＡＤ１９、１８、１７および１６がＨＩＧＨレベルのと
き、メモリ空間のＦ００００（１６進表現）からＦＦＦ
Ｆ（１６進表現）でＬＯＷレベルとなる。デコーダ７９
の出力端子Ｆ２およびＦ３は、２入力のＡＮＤゲート８
９の入力に接続されているので、ＡＮＤゲート８９の出
力は、メモリ空間のＥ００００（１６進表現）かＦＦＦ
ＦＦ（１６進表現）でＬＯＷレベルとなる。メモリ４の
チップセレクト端子ＣＳは、ＡＮＤゲート８９の出力端
子に接続されているので、メモリ４は、マイクロプロセ
ッサ２のメモリ空間Ｅ００００（１６進表現）からＦＦ
ＦＦＦ（１６進表現）で選択されることになる。メモリ
４のアウトプット端子ＯＥには、マイクロプロセッサ２
のメモリリード信号ＭＲＤが接続されているので、メモ
リ空間Ｅ００００（１６進表現）からＦＦＦＦＦ（１６
進表現）のフェッチサイクルで、ＭＲＤ信号がＬＯＷレ
ベルとなりメモリ４からデータが読み出される。メモリ
４が選択されるときのアドレスは、マイクロプロセッサ
２のアドレス端子ＡＤ０〜ＡＤ１５から出力され、メモ
リ４のＳ０〜Ｓ１５端子に入力される。また、フェッチ
したときのデータ（命令コード）はメモリ４のＴ０〜Ｔ
１５端子から出力され、マイクロプロセッサ２のＤＡ０
〜ＤＡ１５端子に入力される。通常、電源投入時にマイ
クロプロセッサ２が、最初にフェッチを行うアドレスは
決まっていて、仮にアドレスＦＦＦＦ０（１６進表現）
とすると、メモリ４に格納されるプログラムは、ＦＦＦ
Ｆ０（１６進表現）に、プログラムのスタートするアド
レスを決定づける命令コードを格納する。メモリ４の場
合、アドレス空間Ｅ００００（１６進表現）からＦＦＦ
ＦＦ（１６進表現）でフェッチされるので、通常プログ
ラムのスタートアドレスは、Ｅ００００（１６進表現）
となる。

【０００５】図１２は、マイクロプロセッサ２がメモリ
４をリード（フェッチ）するときのタイムチャートであ
り、ＣＬＫ１は、マイクロプロセッサ２のシステムクロ
ックである。システムクロックは、クロックパルスジェ
ネレータ１のＣＬＫ１端子から供給され、ＣＬＫ２端子
には、システムクロックの２倍の周期のクロックが出力
され、メモリ制御部２のフリップフロップ８３〜８７の
ラッチ端子ＣＰに接続される。ここで、システムクロッ
クが、１０Ｍ（１０×１０⁶）Ｈｚとすると、タイムチ
ャート図１２のＴ１（マイクロプロセッサの１サイク
ル）は、１００ｎ（１００×１０^-9）ｓｅｃとなり、Ｃ
ＬＫ２の１周期は、５０ｎｓｅｃとなる。

【０００６】ここで、メモリ４のアクセスタイムが２０
０ｎｓｅｃのＲＯＭであるとすると、タイムチャート図
１２に示すように、ＣＳ信号から２００ｎｓｅｃ後にデ
ータＤＡ０〜ＤＡ１５が、メモリ４から出力されること
になる。マイクロプロセッサ２の１バスサイクルＴ１お
よびＴ２は１００ｎｓｅｃ×２＝２００ｎｓｅｃとな
る。メモリ４のアクセスタイムが、２００ｎｓｅｃの場
合、１バスサイクルではデータの読み込みが出来ないた
め（Ｔ２の立ち下がりでマイクロプロセッサはデータの
取り込みを行う）、バスサイクルの延長が必要となる。
バスサイクルの延長は、Ｔ２の立ち上がりでＲＤＹ端子
がＨＩＧＨレベルであることが確認できると、１ウエイ
ト延長され１バスサイクルは、Ｔ１、Ｔ２およびＴＷと
なる。また、ＴＷの立ち上がりでＲＤＹ信号がＬＯＷレ
ベルであることが確認出来ると、マイクロプロセッサ２
はバスサイクルの延長を中止する。１ウエイト延長され
た結果マイクロプロセッサは、ＴＷの立ち下がりでデー
タを読み込むことになる。

【０００７】ＲＤＹ信号は、図１１のフリップフロップ
８３〜８７で生成される。プリップフロップ８３のデー
タ端子には、メモリリード信号ＭＲＤがＮＯＴゲート８
１で反転された信号と、ＦＣＹ信号とがＮＯＲゲート８
０に入力され、出力信号はタイムチャート図１２に示す
となる。この出力信号をＣＬＫ２の立ち下がりでラッ
チ（ＮＯＴゲート８２でＣＬＫ２を反転させフリップフ
ロップのラッチ端子ＣＰに入力）させフリップフロップ
８３〜８７でシフトさせた結果、フリップフロップ８７
の出力端子Ｆ０には、タイムチャート図１２で示すＲＤ
Ｙ信号となりＯＲゲート８８に入力される。ＯＲゲート
８８の入力には、ＡＮＤゲート８９の出力が入力される
ことからメモリ４をマイクロプロセッサ２がアクセスす
るときは必ず、ＲＤＹ端子にタイムチャート図１２で示
すＲＤＹ信号が入力され、バスサイクルが１ウエイト延
長されることとなる。

【０００８】

【発明が解決しようとする課題】上述した従来のメモリ
制御装置は、マイクロプロセッサがアクセスするメモリ
空間に対し、構成されるメモリのアクセスタイムに合わ
せて、バスサイクルの延長を制御しなければならない。

【０００９】本発明は、このような欠点を除去し、構成
されるメモリのアクセスタイムがいかなる場合でも、バ
スサイクルの延長を制御できるメモリ制御装置を提供す
ることにある。

【００１０】

【課題を解決するための手段】本発明のメモリ制御装置
は、マイクロプロセッサと、データの読み出し専用のメ
モリと、このメモリの読み出しを制御するメモリ制御部
と、前記メモリのアクセスタイムを識別するメモリアク
セスタイム識別制御部と、前記メモリのアクセスタイム
に合わせて前記マイクロプロセッサにウエイトを挿入す
るウエイト制御部と、前記マイクロプロセッサにはシス
テムクロックを、前記メモリアクセスタイム識別制御部
および前記ウエイト制御部には前記システムクロックの
２倍の周期のクロックを供給するクロックパルスジェネ
レータとを備える。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。本発明の一実施例をブロックで示す図１を参照する
と、この実施例のメモリ制御装置は、マイクロプロセッ
サ２と、データの読み出しを制御するメモリ制御部３
と、データの読み出し専用メモリ４と、メモリ４のアク
セスタイムを識別するメモリアクセスタイム識別制御部
５と、メモリ４のアクセスタイムに対応したウエイトを
マイクロプロセッサ２に挿入するウエイト制御部６と、
マイクロプロセッサ２にはシステムクロックを、メモリ
アクセスタイム識別制御部５およびウエイト制御部６に
はシステムクロックの２倍の周期のクロックを供給する
クロックパルスジェネレータ１とから構成される。

【００１２】次に、本実施例の動作について説明する。
図２はメモリ制御部３の詳細図であり、図３はメモリ４
の詳細図である。図２および図３を参照すると、マイク
ロプロセッサ２が１Ｍバイトのメモリ空間のアドレスＥ
００００（１６進表現）からＦＦＦＦＦ（１６進表現）
にメモリ４を割り当てた場合、ＡＮＤゲート１８の出力
ＲＣＳＯ信号は、マイクロプロセッサ２がアドレスＥ０
０００（１６進表現）からＦＦＦＦＦ（１６進表現）の
フェッチサイクル（命令読みとり動作）でＬＯＷレベル
となりメモリ４のＣＳ端子に接続される。メモリ４のＯ
Ｅ端子にはマイクロプロセッサ２のリード信号（ＭＲＤ
信号）が接続される。フェッチサイクルでのアドレス
は、マイクロプロセッサ２のＡＤ０〜ＡＤ１５端子に出
力されメモリ４のＳ０〜Ｓ１５端子に入力される。ま
た、フェッチされたデータ（命令コード）は、メモリ４
のＴ０〜Ｔ１５端子から出力され、マイクロプロセッサ
２のＤＡ０〜ＤＡ１５端子に入力される。

【００１３】図４および図５はメモリアクセスタイム識
別制御部５の詳細図である。図４および図５を参照する
と、ＮＯＲゲート２０の出力信号は、図８のタイムチャ
ートで示すＷＴＳ０信号となる。デコーダ２２〜３１
は、マイクロプロセッサ２が電源投入時の最初にフェッ
チするアドレスＦＦＦＦ０（１６進表現）をデコードし
ていて、ＦＦＦＦ０（１６進表現）をフェッチしたとき
に、デコーダ３１の出力Ｆ３端子がＬＯＷレベルとな
る。デコーダ３１のＦ３端子の出力は、ＮＯＴゲート１
９が反転してＭＳ０信号としてフリップフロップ５５の
マスターセット端子ＭＳに接続される。また、ＭＳ０信
号はＡＮＤゲート４４の入力にも接続され、ＡＮＤゲー
ト４４の出力はＡＮＤゲート４５の入力に、同様にＡＮ
Ｄゲート４６〜５４に接続される。つまり、アドレスＦ
ＦＦＦ０（１６進表現）をフェッチしているときは、フ
リップフロップ５５〜６５のＭＳ端子がＨＩＧＨレベル
となりフリップフロップは有効な状態となる。アドレス
ＦＦＦＦ０（１６進表現）以外のフェッチサイクルで
は、フリップフロップ５５〜６５のマスターセット端子
ＭＳは、ＬＯＷレベルとなりフリップフロップ５５〜６
５はマスターセット状態となる。次にフリップフロップ
３３のデータ端子ＤＡには図８で示すＷＴＳ０信号が入
力され、ラッチ端子ＣＰにはクロックパルスジェネレー
タ１から供給されるＣＬＫ２（システムクロックの２倍
周期の５０ｎｓｅｃ）が、ＮＯＴゲート３２によって反
転したクロックでラッチされるので、出力Ｔ０端子は図
８のタイムチャートで示すＳＰ１０信号を出力する。Ｓ
Ｐ１０信号は、フリップフロップ３４のＤＡ端子に入力
されＣＰ端子にはＣＬＫ２が入力されラッチするので、
フリップフロップ３４の出力のＴ０端子は図８のタイム
チャートで示すＳＰ２０信号を出力する。同様に、フリ
ップフロップ３５〜４３の出力信号ＳＰ３０〜ＳＰ１１
０のタイムチャートを図８に示す。

【００１４】ここで、メモリ４に格納されるデータとし
て、アドレスＦＦＦＦ０（１６進表現）に最下位ビット
が“０”でプログラムの動作に影響が出ない命令コー
ド、例えばＮＯＰ（ＮｏＯｐｅｒａｔｉｏｎ）命令コ
ード１００１００００（２進表現）を格納して、次のス
テップから実際の制御ログラムを格納する。マイクロプ
ロセッサ２が、電源投入時アドレスＦＦＦＦ０（１６進
表現）をフェッチしたとき、メモリ４からは命令コード
９０（１６進表現）が出力される。このとき、ＤＡ０信
号はデータの最下位ビットであるからデータ“０”が入
力される。メモリ４はアクセス状態でないときは、ハイ
インピーダンス状態となるが図３に示すように、データ
信号ＤＡ０〜ＤＡ１５は＋５Ｖでプルアップしてあるの
でＨＩＧＨレベルとなる。つまり、アドレスＦＦＦＦ０
（１６進表現）をフェッチしたときのＤＡ０信号は、Ｈ
ＩＧＨからＬＯＷレベルに変化することになる。ＤＡ０
信号は、フリップフロップ５５〜６５のＤＡ端子に入力
され，各各のフリップフロップは、ＳＰ１０〜ＳＰ１１
０信号にてラッチされるので、ＷＴ１０信号がＬＯＷレ
ベルになるのは、ＤＡ０信号の変化点がＳＰ１０信号の
立ち上がりよりも前の時となる。同様に、ＷＴ２０〜Ｗ
Ｔ１１０信号がＬＯＷレベルになるのは、対応するＳＰ
２０〜ＳＰ１１０信号の立ち上がりより前にＤＡ０信号
が変化したときとなる。

【００１５】ここで、マイクロプロセッサ２のリード
（フェッチ）のタイミングの例を図７に示す。図７を参
照すると、１バスサイクルは、Ｔ１およびＴ２となりデ
ータの取り込みはＴ２の立ち下がりで行われる（図７
（ａ））。メモリ４のアクセスタイムが、Ｔ２の立ち下
がりに間に合わないときは、バスサイクルの延長が必要
となる。バスサイクルの延長は、ＲＤＹ信号がＴ２の立
ち上がりでＨＩＧＨレベルのときバスサイクルは延長さ
れ、次のＴＷの立ち上がりでＬＯＷレベルになるとバス
サイクルの延長は中止される（図７（ｂ））。図８のタ
イムチャートにおいて、マイクロプロセッサ２がウエイ
トなし（バスサイクルの延長なし）でデータをラッチす
るのはＴ２の立ち下がりであるから、ＳＰ１０〜ＳＰ７
０信号でＤＡ０信号の変化（ＨＩＧＨレベルからＬＯＷ
レベル）をとらえられたときが、バスサイクルの延長な
しにメモリ４をリードできることとなる。同様に、１ウ
エイト（１バスサイクルの延長）のときは、ＴＷの立ち
下がりでデータをラッチするので、ＳＰ８０〜ＳＰ１１
０信号でＤＡ０信号の変化をとらえたときとなる。ま
た、２ウエイト（２バスサイクルの延長）のとき（図７
（ｃ））は、ＴＷ２の立ち下がりでデータをラッチする
ので、ＳＰ１２０〜ＳＰ１５０でＤＡ０信号の変化をと
らえたときとなる。図５において、ＳＰ１０〜ＳＰ１１
０信号はフリップフロップ５５〜６５のラッチ端子ＣＰ
に入力されるので、ＤＡ０信号の変化をとらえた結果は
ＷＴ１０信号からＷＴ１１０信号に出力される（ＨＩＧ
ＨからＬＯＷレベルに変化）。

【００１６】図６はウエイト制御部６の詳細図である。
図６を参照すると、ＮＡＮＤゲート６６の入力にはＷＴ
１０〜ＷＴ７０信号が入力されているので、ＮＡＮＤゲ
ート６６の出力は、ＷＴ１０〜ＷＴ７０信号のどれかが
ＬＯＷレベルに変化したとき出力はＨＩＧＨレベルとな
る。ＮＡＮＤゲートの出力はフリップフロップ６９のラ
ッチ端子ＣＰに入力させるので、このとき出力のＦ０端
子はＬＯＷレベルとなる。このＦ０端子は、ＯＲゲート
７２に入力され、もう一方の入力にはメモリアクセスタ
イム識別制御部５から出力されるＳＰ５００信号が入力
される。つまりＷＴ１０〜ＷＴ７０信号のどれかがＬＯ
Ｗレベルとなったとき、ＳＰ５００信号がＯＲゲート７
２から出力され、ＡＮＤゲート７５の出力となる。図５
においてＳＰ５００信号は、ＳＰ５０信号の反転である
からタイムチャート図８より、マイクロプロセッサ２が
ウエイトなしでメモリ４をアクセスするときのＲＤＹ信
号となる（タイムチャート図７を参照）。

【００１７】同様に、ＷＴ８０〜ＷＴ１１０信号のどれ
かがＬＯＷレベルとなったとき、フリップフロップ７０
のＦ０端子がＬＯＷレベルとなり、ＯＲゲート７３から
ＳＰ９００信号が出力されＡＮＤゲート７５の出力とな
る。このＳＰ９００信号は、マイクロプロセッサ２が１
ウエイトでメモリ４をアクセスするときのＲＤＹ信号で
ある。また、ＷＴ１２０〜ＷＴ１５０信号のどれかがＬ
ＯＷレベルとなったとき、フリップフロップ７１のＦ０
端子がＬＯＷレベルとなり、ＯＲゲート７４からＳＰ１
３００信号が出力されＡＮＤゲート７５の出力となる。
このＳＰ１３００信号は、マイクロプロセッサ２が２ウ
エイトでメモリ４をアクセスするときのＲＤＹ信号であ
る。

【００１８】実際に、タイムチャート図９に示すような
ＤＡ０信号の場合、ＳＰ６０信号の次のＳＰ７０信号
で、ＤＡ０信号の変化点がとらえられＯＲゲート７２か
らＳＰ５００信号が出力されることになる。しかしＳＰ
５００信号は、タイムチャート図７に示すように、ＬＯ
ＷレベルのタイミングがＳＰ７０の信号の立ち上がりよ
り前なので、ＳＰ７０信号がＤＡ０信号の変化点をとら
えた時点では無効となる。そこで、最初にウエイト数を
判断するときは、ＮＡＮＤゲート６６の出力をＮＯＲゲ
ート７６に入力することによって、ＮＯＲゲート７６の
出力からはＷＴ７０と同一の信号が出力され、ＡＮＤゲ
ート７５からはタイムチャート図９に示すようなＲＤＹ
信号が出力される。ＷＴ７０信号はマイクロプロセッサ
２が、アドレスＦＦＦＦ０（１６進表現）をフェッチし
ているときしか出力されないから、このアドレス以降
は、フリップフロップ６９の出力がＬＯＷレベルにラッ
チされているので、ＳＰ５００信号がＲＤＹ信号とな
り、自動的にウエイトなしでメモリ４をアクセスでき
る。

【００１９】図４に示すデコーダ２２〜３１は、マイク
ロプロセッサ２が最初にフェッチするアドレスＦＦＦＦ
０（１６進表現）をデコードしているが、このデコーダ
２２〜３１をプログラムの動作に影響がでないアドレス
とし、そのアドレスに最下位ビットが“０”でプログラ
ムに影響がでない命令コードとすれば、プログラムが周
期的にこのアドレスを通過することで、メモリのアクセ
スタイムが自動的に判断でき、マイクロプロセッサ２は
最適なウエイト数でメモリ４をアクセスできることにな
る。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
マイクロプロセッサと、データの読み出し専用のメモリ
と、このメモリの読み出しを制御するメモリ制御部と、
このメモリのアクセスタイムを識別するメモリアクセス
タイム識別制御部と、このメモリのアクセスタイムに合
わせてマイクロプロセッサにウエイトを挿入するウエイ
ト制御部と、マイクロプロセッサにはシステムクロック
を、メモリアクセスタイム識別制御部およびウエイト制
御部にはシステムクロックの２倍の周期のクロックを供
給するクロックパルスジェネレータとを備えることによ
り、メモリにプログラムの動作に影響がない命令コード
を格納するだけで、メモリのアクセスタイムが認識でき
マイクロプロセッサに対して最適なウエイトを挿入する
ことが出来る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】メモリ制御部の詳細回路図である。

【図３】メモリの詳細回路図である。

【図４】メモリアクセスタイム識別制御部の詳細回路図
である。

【図５】メモリアクセスタイム識別制御部の詳細回路図
である。

【図６】ウエイト制御部の詳細回路図である。

【図７】マイクロプロセッサのタイムチャートである。

【図８】メモリアクセスタイム識別制御部のタイムチャ
ートである。

【図９】ウエイト制御部のタイムチャートである。

【図１０】従来のメモリ制御装置の一例を示す回路図で
ある。

【図１１】従来のメモリ制御装置の詳細回路図である。

【図１２】従来のメモリ制御装置のタイムチャートであ
る。

【符号の説明】

１クロックパルスジェネレータ２マイクロプロセッサ３メモリ制部部４メモリ５メモリアクセスタイム識別制御部６ウエイト制御部１６，１７デコーダ１８ＡＮＤゲート１９ＮＯＴゲート２０ＮＯＲゲート２１ＮＯＴゲート２２〜３１デコーダ３２ＮＯＴゲート３３〜４３フリップフロップ４４〜５４ＡＮＤゲート５５〜６５フリップフロップ６６〜６８ＮＡＮＤゲート６９〜７１フリップフロップ７２〜７４ＯＲゲート７５ＡＮＤゲート７６ＮＯＲゲート

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサと、データの読み出
し専用のメモリと、このメモリの読み出しを制御するメ
モリ制御部と、前記メモリのアクセスタイムを識別する
メモリアクセスタイム識別制御部と、前記メモリのアク
セスタイムに合わせて前記マイクロプロセッサにウエイ
トを挿入するウエイト制御部と、前記マイクロプロセッ
サにはシステムクロックを、前記メモリアクセスタイム
識別制御部および前記ウエイト制御部には前記システム
クロックの２倍の周期のクロックを供給するクロックパ
ルスジェネレータとを備えることを特徴とするメモリ制
御装置。