JPH06268071A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06268071A JPH06268071A JP5277893A JP5277893A JPH06268071A JP H06268071 A JPH06268071 A JP H06268071A JP 5277893 A JP5277893 A JP 5277893A JP 5277893 A JP5277893 A JP 5277893A JP H06268071 A JPH06268071 A JP H06268071A
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- silicon thin
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 非晶質シリコンのアンチヒューズの製造に関
し，非晶質シリコン端面段差部からの汚染を防止しリー
ク電流の減少を目的とする。 【構成】 基板１上に下層配線３を形成する工程と，下
層配線を覆う絶縁層４を該基板１上に形成する工程と，
該絶縁層４に該下層配線３を表出するコンタクトホール
５を開設する工程と，該コンタクトホール５の少なくと
も底面を覆う非晶質シリコン薄膜６を形成する工程と，
該非晶質シリコン薄膜６の表出する表面を覆う拡散防止
層１０を堆積する工程と，該コンタクトホール５を埋め
こむ上層配線１１を形成する工程とを有する，該非晶質
シリコン薄膜６をアンチヒューズとする半導体装置の製
造方法において， 該拡散防止層１０の堆積に先立ち，
予め該非晶質シリコン薄膜６の端面を酸化する工程を有
して構成する。
し，非晶質シリコン端面段差部からの汚染を防止しリー
ク電流の減少を目的とする。 【構成】 基板１上に下層配線３を形成する工程と，下
層配線を覆う絶縁層４を該基板１上に形成する工程と，
該絶縁層４に該下層配線３を表出するコンタクトホール
５を開設する工程と，該コンタクトホール５の少なくと
も底面を覆う非晶質シリコン薄膜６を形成する工程と，
該非晶質シリコン薄膜６の表出する表面を覆う拡散防止
層１０を堆積する工程と，該コンタクトホール５を埋め
こむ上層配線１１を形成する工程とを有する，該非晶質
シリコン薄膜６をアンチヒューズとする半導体装置の製
造方法において， 該拡散防止層１０の堆積に先立ち，
予め該非晶質シリコン薄膜６の端面を酸化する工程を有
して構成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方法
に関し，とくにリーク電流が少ない非晶質シリコンのア
ンチヒューズの製造に関する。
に関し，とくにリーク電流が少ない非晶質シリコンのア
ンチヒューズの製造に関する。
【０００２】近年，半導体装置の使用者自身が設計した
半導体回路を短期間に製作したいという要請が強まって
いる。この要請を満たすため, 多様な論理回路を使用者
が自由に製作できるＦＰＧＡ（Ｆield Programable Gat
e Alley)及びＦＰＲＯＭ（Ｆield Programable ROM) の
使用が増加している。
半導体回路を短期間に製作したいという要請が強まって
いる。この要請を満たすため, 多様な論理回路を使用者
が自由に製作できるＦＰＧＡ（Ｆield Programable Gat
e Alley)及びＦＰＲＯＭ（Ｆield Programable ROM) の
使用が増加している。
【０００３】これらFPGAあるいはFPROM では, 一つの配
線に多数のアンチヒューズ部が接続されているため, 個
々のアンチヒューズ部のリーク電流が多いと配線に流れ
る全リーク電流が大きくなり読出電流の検出を誤ること
がある。
線に多数のアンチヒューズ部が接続されているため, 個
々のアンチヒューズ部のリーク電流が多いと配線に流れ
る全リーク電流が大きくなり読出電流の検出を誤ること
がある。
【０００４】このため, リーク電流の少ないアンチヒュ
ーズが要望されている。
ーズが要望されている。
【０００５】
【従来の技術】アンチヒューズは, 互いに交叉する配線
をそれぞれ非晶質シリコン薄膜の上下に設けたもので，
その配線間に高電圧を印加して絶縁性の非晶質シリコン
薄膜を導電性に変換することで，シリコン薄膜の上下に
設けられた電極間を接続する素子であり，アンチヒュー
ズを用いた半導体装置は，外部のパルス電圧により必要
に応じて素子間配線を行うことができる。
をそれぞれ非晶質シリコン薄膜の上下に設けたもので，
その配線間に高電圧を印加して絶縁性の非晶質シリコン
薄膜を導電性に変換することで，シリコン薄膜の上下に
設けられた電極間を接続する素子であり，アンチヒュー
ズを用いた半導体装置は，外部のパルス電圧により必要
に応じて素子間配線を行うことができる。
【０００６】かかるアンチヒーズの従来の製造方法を以
下に説明する。図３は従来の実施例断面工程図であり，
ＦＰＧＡ内部の２種のアンチヒューズ部分を下層配線に
沿う縦断面で表している。
下に説明する。図３は従来の実施例断面工程図であり，
ＦＰＧＡ内部の２種のアンチヒューズ部分を下層配線に
沿う縦断面で表している。
【０００７】先ず，図３（ａ）を参照して，シリコン基
板（図示されていない。）上に，上面に拡散防止層３ｄ
を有するＡｌ配線３ｃからなる下層配線３を形成する。
この拡散防止層３ｄは，下がＴｉ層及び上がＴｉＮ層の
積層からなる。図３（ａ）は，この下層配線３が紙面内
水平方向に延在するように描かれている。
板（図示されていない。）上に，上面に拡散防止層３ｄ
を有するＡｌ配線３ｃからなる下層配線３を形成する。
この拡散防止層３ｄは，下がＴｉ層及び上がＴｉＮ層の
積層からなる。図３（ａ）は，この下層配線３が紙面内
水平方向に延在するように描かれている。
【０００８】次いで，絶縁層４を堆積し，アンチヒュー
ズ形成部に絶縁層４を貫通し下層配線３を表出するコン
タクトホール５を設ける。その後，非晶質シリコン薄膜
６及びＴｉＮ層７を順次堆積する。次いでフォトエッチ
ングにより，コンタクトホール５内面を覆い，かつコン
タクトホール５開口部周辺の絶縁層４上に鍔状に延在す
る領域を残して，絶縁層４上の非晶質シリコン薄膜６及
びＴｉＮ層７を除去する。
ズ形成部に絶縁層４を貫通し下層配線３を表出するコン
タクトホール５を設ける。その後，非晶質シリコン薄膜
６及びＴｉＮ層７を順次堆積する。次いでフォトエッチ
ングにより，コンタクトホール５内面を覆い，かつコン
タクトホール５開口部周辺の絶縁層４上に鍔状に延在す
る領域を残して，絶縁層４上の非晶質シリコン薄膜６及
びＴｉＮ層７を除去する。
【０００９】次いで，図３（ｂ）を参照して，後に絶縁
層４上に設けられる上層配線１１（図３（ｃ）を参照）
と，下層配線３とを直接接続するためのコンタクトホー
ル９を絶縁層４に開設する。さらに，基板全面にＴｉ及
びＴｉＮの積層からなる拡散防止層１０を堆積する。即
ち，この拡散防止層１０は，上下層配線接続のためのコ
ンタクトホール９内面を覆い，アンチヒューズ形成部に
開設されたコンタクトホール５の内面を覆う非晶質シリ
コン薄膜６及びＴｉＮ層７を覆い，かつ絶縁膜４の表出
面を覆い形成される。
層４上に設けられる上層配線１１（図３（ｃ）を参照）
と，下層配線３とを直接接続するためのコンタクトホー
ル９を絶縁層４に開設する。さらに，基板全面にＴｉ及
びＴｉＮの積層からなる拡散防止層１０を堆積する。即
ち，この拡散防止層１０は，上下層配線接続のためのコ
ンタクトホール９内面を覆い，アンチヒューズ形成部に
開設されたコンタクトホール５の内面を覆う非晶質シリ
コン薄膜６及びＴｉＮ層７を覆い，かつ絶縁膜４の表出
面を覆い形成される。
【００１０】次いで，図３（ｃ）を参照して，上記二つ
のコンタクトホール５，９を埋め込むＡｌ層を堆積し，
そのＡｌ層をフォトエッチングして，下層配線３と直交
しかつそれぞれ上記コンタクトホール５，９上を通る上
層配線１１を形成する。
のコンタクトホール５，９を埋め込むＡｌ層を堆積し，
そのＡｌ層をフォトエッチングして，下層配線３と直交
しかつそれぞれ上記コンタクトホール５，９上を通る上
層配線１１を形成する。
【００１１】上記工程により, 下層配線３と，その上に
堆積された絶縁層４を挟み下層配線3 と直交する上層配
線１１とが配設される。また, 上層配線３と下層配線１
１との交叉部に設けられたコンタクトホール５内に, 非
晶質シリコン薄膜６をアンチヒューズとするＦＰＧＡの
アンチヒューズ部が形成される。さらに, 上層配線３と
下層配線１１とを直接接続するコンタクトホール９が形
成され，これは固定ロジック又は論理回路の入出力端と
して使用される。
堆積された絶縁層４を挟み下層配線3 と直交する上層配
線１１とが配設される。また, 上層配線３と下層配線１
１との交叉部に設けられたコンタクトホール５内に, 非
晶質シリコン薄膜６をアンチヒューズとするＦＰＧＡの
アンチヒューズ部が形成される。さらに, 上層配線３と
下層配線１１とを直接接続するコンタクトホール９が形
成され，これは固定ロジック又は論理回路の入出力端と
して使用される。
【００１２】上記ＦＰＧＡにおいて, アンチヒューズと
しての作用は, 非晶質シリコン薄膜６のコンタクトホー
ル５底面の部分が機能する。即ち, 下層配線3 と上層配
線11との間に高電圧を印加したとき, コンタクトホール
5 底面の非晶質シリコン薄膜６中の電界が大きいため,
この部分に電流が流れ, 絶縁性であった非晶質シリコン
を導電性に転換するのである。他方, 高電圧が印加され
ない非晶質シリコン薄膜は絶縁性のまま保持され, 下層
配線3 と上層配線11とを絶縁する。従って，非晶質シリ
コン薄膜の絶縁性が劣化すると，本来は絶縁されている
べき下層配線3と上層配線11との間にリーク電流がなが
れ，半導体装置の誤動作を招来する。
しての作用は, 非晶質シリコン薄膜６のコンタクトホー
ル５底面の部分が機能する。即ち, 下層配線3 と上層配
線11との間に高電圧を印加したとき, コンタクトホール
5 底面の非晶質シリコン薄膜６中の電界が大きいため,
この部分に電流が流れ, 絶縁性であった非晶質シリコン
を導電性に転換するのである。他方, 高電圧が印加され
ない非晶質シリコン薄膜は絶縁性のまま保持され, 下層
配線3 と上層配線11とを絶縁する。従って，非晶質シリ
コン薄膜の絶縁性が劣化すると，本来は絶縁されている
べき下層配線3と上層配線11との間にリーク電流がなが
れ，半導体装置の誤動作を招来する。
【００１３】かかる非晶質シリコンの劣化は，非晶質シ
リコン上に堆積された層，例えば金属配線層から不純物
元素が拡散することにより引き起こされる。このためア
ンチヒューズ製造工程では通常，図３（ｂ）を参照し
て，非晶質シリコン薄膜６を覆う拡散防止層１０を設け
て不純物元素が非晶質シリコン薄膜６に侵入することを
防止している。
リコン上に堆積された層，例えば金属配線層から不純物
元素が拡散することにより引き起こされる。このためア
ンチヒューズ製造工程では通常，図３（ｂ）を参照し
て，非晶質シリコン薄膜６を覆う拡散防止層１０を設け
て不純物元素が非晶質シリコン薄膜６に侵入することを
防止している。
【００１４】ところが，上述したアンチヒューズ部の従
来の製造方法では，図３（ａ）に示すように，コンタク
トホール５内面を覆う非晶質シリコン薄膜６の一部が鍔
状に絶縁層上に延在する。この鍔状の非晶質シリコン薄
膜６の外周端はフォトエッチングにより急峻な段差が形
成されている。しかし，拡散防止層１０は急峻な凹凸を
均一に被覆できる程の優れた被覆性を有しないため，こ
の段差部に堆積された拡散防止層１０は，段差の下端で
薄くなるのである。このため，その上に堆積された上層
配線１１中の不純物が，段差部の薄い拡散防止層を通り
非晶質シリコン薄膜へ拡散し，非晶質シリコン薄膜の特
に外周端の絶縁抵抗を低下させアンチヒューズ部のリー
ク電流を増加させていた。
来の製造方法では，図３（ａ）に示すように，コンタク
トホール５内面を覆う非晶質シリコン薄膜６の一部が鍔
状に絶縁層上に延在する。この鍔状の非晶質シリコン薄
膜６の外周端はフォトエッチングにより急峻な段差が形
成されている。しかし，拡散防止層１０は急峻な凹凸を
均一に被覆できる程の優れた被覆性を有しないため，こ
の段差部に堆積された拡散防止層１０は，段差の下端で
薄くなるのである。このため，その上に堆積された上層
配線１１中の不純物が，段差部の薄い拡散防止層を通り
非晶質シリコン薄膜へ拡散し，非晶質シリコン薄膜の特
に外周端の絶縁抵抗を低下させアンチヒューズ部のリー
ク電流を増加させていた。
【００１５】
【発明が解決しようとする課題】上述したように，アン
チヒューズ部を有する従来の半導体装置の製造方法で
は，アンチヒューズを構成する非晶質シリコン薄膜を覆
う拡散防止層が，非晶質シリコン薄膜の外周端面では薄
く堆積するため，ここから不純物が非晶質シリコン薄膜
の外周端に拡散しアンチヒューズ部のリーク電流増加の
原因となるという問題があった。
チヒューズ部を有する従来の半導体装置の製造方法で
は，アンチヒューズを構成する非晶質シリコン薄膜を覆
う拡散防止層が，非晶質シリコン薄膜の外周端面では薄
く堆積するため，ここから不純物が非晶質シリコン薄膜
の外周端に拡散しアンチヒューズ部のリーク電流増加の
原因となるという問題があった。
【００１６】本発明は，非晶質シリコン薄膜の外周端面
を酸化して端面酸化膜を形成することにより，端面上の
拡散防止層が薄い場合でも不純物拡散を端面酸化膜で阻
止し非晶質シリコン薄膜内への不純物の拡散を防止する
ことで，アンチヒューズ部の絶縁性の劣化を防止し，リ
ーク電流の僅少なアンチヒューズを有する半導体装置の
製造方法を提供することを目的とする。
を酸化して端面酸化膜を形成することにより，端面上の
拡散防止層が薄い場合でも不純物拡散を端面酸化膜で阻
止し非晶質シリコン薄膜内への不純物の拡散を防止する
ことで，アンチヒューズ部の絶縁性の劣化を防止し，リ
ーク電流の僅少なアンチヒューズを有する半導体装置の
製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】図１及び図２は本発明の
実施例断面工程図であり，半導体装置のアンチヒューズ
部を表している。なお，図２は図１に示す工程の後の工
程を表している。
実施例断面工程図であり，半導体装置のアンチヒューズ
部を表している。なお，図２は図１に示す工程の後の工
程を表している。
【００１８】上記課題を解決するために，本発明の第一
の構成は，図１及び図２を参照して，基板１上に下層配
線３を形成する工程と，該下層配線３を覆う絶縁層４を
該基板１上に形成する工程と，該絶縁層４に該下層配線
３を表出するコンタクトホール５を開設する工程と，該
コンタクトホール５の少なくとも底面を覆う非晶質シリ
コン薄膜６を形成する工程と，該非晶質シリコン薄膜６
の表出する表面を覆う拡散防止層１０を堆積する工程
と，該コンタクトホール５を埋めこむ上層配線１１を形
成する工程とを有する，該非晶質シリコン薄膜６をアン
チヒューズとする半導体装置の製造方法において，該拡
散防止層１０の堆積に先立ち，予め該非晶質シリコン薄
膜６の端面を酸化する工程を有することを特徴として構
成し，及び，第二の構成は，第一の構成の半導体装置の
製造方法において，該非晶質シリコン薄膜は，上表面に
窒化チタン層１０ｂ（ＴｉＮ層）が積層された非晶質シ
リコン層から形成されることを特徴として構成し，及
び，第三の構成は，第一又は第二の構成の半導体装置の
製造方法において，該非晶質シリコン薄膜６を，該コン
タクトホール５の内面を覆い外周部分が該絶縁層４上に
鍔状に延在するように形成することを特徴として構成
し，及び，第四の構成は，第三の構成の半導体装置の製
造方法において，該非晶質シリコン薄膜６の端面を酸化
する工程に代えて，該非晶質シリコン薄膜６の端面を覆
う絶縁物の層を形成する工程を有することを特徴として
構成する。
の構成は，図１及び図２を参照して，基板１上に下層配
線３を形成する工程と，該下層配線３を覆う絶縁層４を
該基板１上に形成する工程と，該絶縁層４に該下層配線
３を表出するコンタクトホール５を開設する工程と，該
コンタクトホール５の少なくとも底面を覆う非晶質シリ
コン薄膜６を形成する工程と，該非晶質シリコン薄膜６
の表出する表面を覆う拡散防止層１０を堆積する工程
と，該コンタクトホール５を埋めこむ上層配線１１を形
成する工程とを有する，該非晶質シリコン薄膜６をアン
チヒューズとする半導体装置の製造方法において，該拡
散防止層１０の堆積に先立ち，予め該非晶質シリコン薄
膜６の端面を酸化する工程を有することを特徴として構
成し，及び，第二の構成は，第一の構成の半導体装置の
製造方法において，該非晶質シリコン薄膜は，上表面に
窒化チタン層１０ｂ（ＴｉＮ層）が積層された非晶質シ
リコン層から形成されることを特徴として構成し，及
び，第三の構成は，第一又は第二の構成の半導体装置の
製造方法において，該非晶質シリコン薄膜６を，該コン
タクトホール５の内面を覆い外周部分が該絶縁層４上に
鍔状に延在するように形成することを特徴として構成
し，及び，第四の構成は，第三の構成の半導体装置の製
造方法において，該非晶質シリコン薄膜６の端面を酸化
する工程に代えて，該非晶質シリコン薄膜６の端面を覆
う絶縁物の層を形成する工程を有することを特徴として
構成する。
【００１９】
【作用】本発明の構成では，図１（ｃ）を参照して，非
晶質シリコン薄膜６の端面を酸化してＳｉＯ2 からなる
端面酸化膜６ａを形成したのち，図２（ｅ）を参照し
て，拡散防止層１０を堆積する。
晶質シリコン薄膜６の端面を酸化してＳｉＯ2 からなる
端面酸化膜６ａを形成したのち，図２（ｅ）を参照し
て，拡散防止層１０を堆積する。
【００２０】この構成では，非晶質シリコン薄膜６の端
面に生ずる段差のため，堆積された拡散防止層１０が端
面上で薄くなり不純物が端面上の薄い拡散防止層１０を
透過しても，その不純物は端面酸化膜６ａにより拡散が
阻止され，非晶質シリコン薄膜６には到達しない。
面に生ずる段差のため，堆積された拡散防止層１０が端
面上で薄くなり不純物が端面上の薄い拡散防止層１０を
透過しても，その不純物は端面酸化膜６ａにより拡散が
阻止され，非晶質シリコン薄膜６には到達しない。
【００２１】このため，非晶質シリコン薄膜６は常に高
純度に保たれ，高い絶縁抵抗を維持することができる。
従って，アンチヒューズ部のリーク電流が小さな半導体
装置を容易に製造することができる。
純度に保たれ，高い絶縁抵抗を維持することができる。
従って，アンチヒューズ部のリーク電流が小さな半導体
装置を容易に製造することができる。
【００２２】かかる非晶質シリコン薄膜６端面の酸化
は，例えば，酸素中又は窒素と水素の混合ガス中で熱酸
化によりなされる。また，開管式の横型炉では，例えば
４５０℃に加熱することで，意図しなくとも炉内に混入
する空気により酸化することができる。
は，例えば，酸素中又は窒素と水素の混合ガス中で熱酸
化によりなされる。また，開管式の横型炉では，例えば
４５０℃に加熱することで，意図しなくとも炉内に混入
する空気により酸化することができる。
【００２３】なお，非晶質シリコン薄膜６上にＴｉＮ層
７を有する場合は，特にマスクを用いることなく端面の
みを酸化することができる。即ち，非晶質シリコン薄膜
６上表面はＴｉＮ層７で覆われ，非晶質シリコン薄膜６
が表出するのは端面のみだからである。このＴｉＮ層７
の表面は，上記酸化の際には殆ど酸化されず，上層配線
１１との接触抵抗が増加することはない。また，端面酸
化膜６ａの膜厚は極めて薄いので，非晶質シリコン薄膜
６表面をマスクを用いず酸化して，酸化膜が形成された
上面に拡散防止層１０を堆積しても，接触抵抗の増加は
僅少であり通常の半導体装置においては問題とならな
い。
７を有する場合は，特にマスクを用いることなく端面の
みを酸化することができる。即ち，非晶質シリコン薄膜
６上表面はＴｉＮ層７で覆われ，非晶質シリコン薄膜６
が表出するのは端面のみだからである。このＴｉＮ層７
の表面は，上記酸化の際には殆ど酸化されず，上層配線
１１との接触抵抗が増加することはない。また，端面酸
化膜６ａの膜厚は極めて薄いので，非晶質シリコン薄膜
６表面をマスクを用いず酸化して，酸化膜が形成された
上面に拡散防止層１０を堆積しても，接触抵抗の増加は
僅少であり通常の半導体装置においては問題とならな
い。
【００２４】さらに，上記端面酸化膜６ａに代えて，不
純物拡散のバリアとなる絶縁物を非晶質シリコン薄膜６
端面上に，例えばサイドウォールとして形成することで
同様の効果を得ることができる。この方法によれば，酸
化のための熱処理を必要としないので，拡散防止層１０
の材料の選択幅が広いという利点がある。
純物拡散のバリアとなる絶縁物を非晶質シリコン薄膜６
端面上に，例えばサイドウォールとして形成することで
同様の効果を得ることができる。この方法によれば，酸
化のための熱処理を必要としないので，拡散防止層１０
の材料の選択幅が広いという利点がある。
【００２５】
【実施例】本発明をＦＰＧＡに適用した第一実施例を参
照して説明する。図１（ａ）を参照して，先ず，表面に
半導体回路が形成されたシリコン基板１上に絶縁のため
に厚さ８００nmの酸化膜１ａを堆積する。次いで，厚さ
２０nmのＴｉ層２ａとその上の厚さ１５０nmのＴｉＮ層
２ｂとからなる拡散防止層２を堆積する。続いてＡｌ配
線３ｃとなる厚さ４５０nmのＡｌ層，厚さ２０nmのＴｉ
層３ａ，及び厚さ１００nmのＴｉＮ層３ｂを順次堆積し
たのち，この堆積されたＡｌ層，Ｔｉ層，及びＴｉＮ層
を同時にフォトエッチングして下層配線３を形成する。
照して説明する。図１（ａ）を参照して，先ず，表面に
半導体回路が形成されたシリコン基板１上に絶縁のため
に厚さ８００nmの酸化膜１ａを堆積する。次いで，厚さ
２０nmのＴｉ層２ａとその上の厚さ１５０nmのＴｉＮ層
２ｂとからなる拡散防止層２を堆積する。続いてＡｌ配
線３ｃとなる厚さ４５０nmのＡｌ層，厚さ２０nmのＴｉ
層３ａ，及び厚さ１００nmのＴｉＮ層３ｂを順次堆積し
たのち，この堆積されたＡｌ層，Ｔｉ層，及びＴｉＮ層
を同時にフォトエッチングして下層配線３を形成する。
【００２６】次いで，基板１上全面に，層間絶縁層４と
なる厚さ１μｍのＳｉＯ2 を例えばＣＶＤにより下層配
線３を覆い堆積する。その後，アンチヒューズ形成領域
に絶縁層４を貫通し下層配線３表面を表出する辺長０．
８μｍの矩形のコンタクトホール５を開口する。
なる厚さ１μｍのＳｉＯ2 を例えばＣＶＤにより下層配
線３を覆い堆積する。その後，アンチヒューズ形成領域
に絶縁層４を貫通し下層配線３表面を表出する辺長０．
８μｍの矩形のコンタクトホール５を開口する。
【００２７】次いで，図１（ｂ）を参照して，厚さ１０
００nmの非晶質シリコン薄膜６及び厚さ５０nmのＴｉＮ
層７を，コンタクトホール５内面及び絶縁層４表面を覆
い順次堆積する。非晶質シリコン薄膜６の堆積は，例え
ば堆積温度４５０℃，ジシランを原材料とする通常の熱
ＣＶＤにより行うことができる。また，ＴｉＮ層７は，
基板１を２００℃に加熱する前処理工程の後，続けてＡ
ｒ及びＮの混合ガスを用いたスパッタにより堆積するこ
とができる。
００nmの非晶質シリコン薄膜６及び厚さ５０nmのＴｉＮ
層７を，コンタクトホール５内面及び絶縁層４表面を覆
い順次堆積する。非晶質シリコン薄膜６の堆積は，例え
ば堆積温度４５０℃，ジシランを原材料とする通常の熱
ＣＶＤにより行うことができる。また，ＴｉＮ層７は，
基板１を２００℃に加熱する前処理工程の後，続けてＡ
ｒ及びＮの混合ガスを用いたスパッタにより堆積するこ
とができる。
【００２８】次いで，絶縁層４上のＴｉＮ層７及び非晶
質シリコン薄膜６を選択的にエッチングして，コンタク
トホール内及びその開口周辺部を幅０．５μｍの鍔状に
残してその他を除去する。
質シリコン薄膜６を選択的にエッチングして，コンタク
トホール内及びその開口周辺部を幅０．５μｍの鍔状に
残してその他を除去する。
【００２９】次いで，図１（ｃ）を参照して，非晶質シ
リコン薄膜６の表出する端面を酸化し端面酸化膜６ａを
形成する。この酸化は，開管水平管状炉で窒素雰囲気
中，基板温度を４５０°で３０分間保持することでなさ
れた。既述のように，酸化のため必要な酸素は炉の開口
部から自然に混入する空気により供給される。
リコン薄膜６の表出する端面を酸化し端面酸化膜６ａを
形成する。この酸化は，開管水平管状炉で窒素雰囲気
中，基板温度を４５０°で３０分間保持することでなさ
れた。既述のように，酸化のため必要な酸素は炉の開口
部から自然に混入する空気により供給される。
【００３０】次いで，図２（ｄ）を参照して，基板１上
全面にレジスト８を塗布し，下層配線３と上層配線１１
とを直接に接続するためのコンタクトホール９を画定す
る開口を設ける。その後，レジスト８をマスクとするエ
ッチングにより絶縁層４に下層配線３を表出するコンタ
クトホール９を開設する。次いで，レジスト８を除去す
る。
全面にレジスト８を塗布し，下層配線３と上層配線１１
とを直接に接続するためのコンタクトホール９を画定す
る開口を設ける。その後，レジスト８をマスクとするエ
ッチングにより絶縁層４に下層配線３を表出するコンタ
クトホール９を開設する。次いで，レジスト８を除去す
る。
【００３１】次いで，図２（ｅ）を参照して，基板１上
全面に厚さ２０nmのＴｉ層１０ａ，及び厚さ１００nmの
ＴｉＮ層１０ｂをスパッタにより堆積して拡散防止層１
０を形成する。堆積条件は，前述したＴｉ層３ａ，Ｔｉ
Ｎ層３ｂの堆積条件と同じである。この拡散防止層１０
は，２種のコンタクトホール５，９の内面を覆い，かつ
絶縁層４表面上をも覆い堆積して，その上に堆積される
Ａｌからの不純物拡散を防止する。
全面に厚さ２０nmのＴｉ層１０ａ，及び厚さ１００nmの
ＴｉＮ層１０ｂをスパッタにより堆積して拡散防止層１
０を形成する。堆積条件は，前述したＴｉ層３ａ，Ｔｉ
Ｎ層３ｂの堆積条件と同じである。この拡散防止層１０
は，２種のコンタクトホール５，９の内面を覆い，かつ
絶縁層４表面上をも覆い堆積して，その上に堆積される
Ａｌからの不純物拡散を防止する。
【００３２】次いで，コンタクトホール５，９を埋込
み，基板１上全面に厚さ７００nmのＡｌ層１１ａをスパ
ッタにより堆積する。次いで，図２（ｆ）を参照して，
Ａｌ層１１ａをフォトエッチングして下層配線３に直交
し，それぞれコンタクトホール５，９上を通る互いに平
行な一群の上層配線１１を形成する。上層配線１１は，
例えばコンタクトホール５，９上で線幅２．８μｍ，コ
ンタクトホール間で２．０μｍとすることができる。
み，基板１上全面に厚さ７００nmのＡｌ層１１ａをスパ
ッタにより堆積する。次いで，図２（ｆ）を参照して，
Ａｌ層１１ａをフォトエッチングして下層配線３に直交
し，それぞれコンタクトホール５，９上を通る互いに平
行な一群の上層配線１１を形成する。上層配線１１は，
例えばコンタクトホール５，９上で線幅２．８μｍ，コ
ンタクトホール間で２．０μｍとすることができる。
【００３３】この後，通常の半導体装置の製造方法に従
い，ＦＰＧＡを製造する。本発明の第二実施例は，上記
端面酸化膜（６ａ）の形成に代えて，サイドウォールを
形成する方法に関する。
い，ＦＰＧＡを製造する。本発明の第二実施例は，上記
端面酸化膜（６ａ）の形成に代えて，サイドウォールを
形成する方法に関する。
【００３４】先ず，第一実施例と同一工程により，図１
（ｂ）を参照して，下層配線３上に堆積された絶縁層４
に設けられたコンタクトホール５内を覆い，その開口周
辺部の絶縁層４上に幅０．５μｍの鍔状に延在するＴｉ
Ｎ層７及び非晶質シリコン薄膜６をパターンニングす
る。
（ｂ）を参照して，下層配線３上に堆積された絶縁層４
に設けられたコンタクトホール５内を覆い，その開口周
辺部の絶縁層４上に幅０．５μｍの鍔状に延在するＴｉ
Ｎ層７及び非晶質シリコン薄膜６をパターンニングす
る。
【００３５】次いで，ＴｉＮ層７及び非晶質シリコン薄
膜６を覆い，絶縁物の層，例えばＣＶＤ法により堆積さ
れたＳｉＯ2 の層を，絶縁層４上に堆積する。次いで，
この絶縁物の層をイオンエッチングによりエッチバック
して，非晶質シリコン薄膜６の端面に絶縁物からなるサ
イドウォールを形成すると同時に，他の領域上の絶縁物
の層を除去する。
膜６を覆い，絶縁物の層，例えばＣＶＤ法により堆積さ
れたＳｉＯ2 の層を，絶縁層４上に堆積する。次いで，
この絶縁物の層をイオンエッチングによりエッチバック
して，非晶質シリコン薄膜６の端面に絶縁物からなるサ
イドウォールを形成すると同時に，他の領域上の絶縁物
の層を除去する。
【００３６】次いで，図１（ｄ）を参照して，基板１上
全面にレジスト８を塗布し，下層配線３と上層配線１１
とを直接に接続するためのコンタクトホール９を画定す
る開口を設ける。以下，第一実施例と同様の工程を経て
ＦＰＧＡを製造する。
全面にレジスト８を塗布し，下層配線３と上層配線１１
とを直接に接続するためのコンタクトホール９を画定す
る開口を設ける。以下，第一実施例と同様の工程を経て
ＦＰＧＡを製造する。
【００３７】
【発明の効果】本発明によれば，非晶質シリコン薄膜の
外周端面に端面酸化膜が形成されるため，段差により端
面上の拡散防止層が薄くなっている場合でも非晶質シリ
コン薄膜内への不純物の拡散を防止することができ，ア
ンチヒューズ部の絶縁性の劣化が防止され，リーク電流
の少ないアンチヒューズを有する半導体装置を容易に製
造することができるので，半導体装置の性能向上に寄与
するところが大きい。
外周端面に端面酸化膜が形成されるため，段差により端
面上の拡散防止層が薄くなっている場合でも非晶質シリ
コン薄膜内への不純物の拡散を防止することができ，ア
ンチヒューズ部の絶縁性の劣化が防止され，リーク電流
の少ないアンチヒューズを有する半導体装置を容易に製
造することができるので，半導体装置の性能向上に寄与
するところが大きい。
【図１】 本発明の実施例断面工程図（その１）
【図２】 本発明の実施例断面工程図（その２）
【図３】 従来の実施例断面工程図
１ 基板 １ａ 酸化膜 ２，１０ 拡散防止層 ２ａ Ｔｉ層 ２ｂ ＴｉＮ層 ３ 下層配線 ３ａ Ｔｉ層 ３ｂ ＴｉＮ層 ３ｃ Ａｌ配線 ４ 絶縁層 ５，９ コンタクトホール ６ 非晶質シリコン薄膜 ６ａ 端面酸化膜 ７ Ｔｉ層 ８ レジスト １１ 上層配線 １１ａ Ａｌ層
Claims (4)
- 【請求項１】 基板（１）上に下層配線（３）を形成す
る工程と，該下層配線（３）を覆う絶縁層（４）を該基
板（１）上に形成する工程と，該絶縁層（４）に該下層
配線（３）を表出するコンタクトホール（５）を開設す
る工程と，該コンタクトホール（５）の少なくとも底面
を覆う非晶質シリコン薄膜（６）を形成する工程と，該
非晶質シリコン薄膜（６）の表出する表面を覆う拡散防
止層（１０）を堆積する工程と，該コンタクトホール
（５）を埋めこむ上層配線（１１）を形成する工程とを
有する，該非晶質シリコン薄膜（６）をアンチヒューズ
とする半導体装置の製造方法において，該拡散防止層
（１０）の堆積に先立ち，予め該非晶質シリコン薄膜
（６）の端面を酸化する工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて，該非晶質シリコン薄膜は，上表面に窒化チタン
層（１０ｂ）（ＴｉＮ層）が積層された非晶質シリコン
層から形成されることを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１又は請求項２記載の半導体装置
の製造方法において，該非晶質シリコン薄膜（６）を，
該コンタクトホール（５）の内面を覆い外周部分が該絶
縁層（４）上に鍔状に延在するように形成することを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて，該非晶質シリコン薄膜（６）の端面を酸化する
工程に代えて，該非晶質シリコン薄膜（６）の端面を覆
う絶縁物の層を形成する工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277893A JPH06268071A (ja) | 1993-03-15 | 1993-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277893A JPH06268071A (ja) | 1993-03-15 | 1993-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268071A true JPH06268071A (ja) | 1994-09-22 |
Family
ID=12924316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5277893A Withdrawn JPH06268071A (ja) | 1993-03-15 | 1993-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100355075C (zh) * | 1998-09-24 | 2007-12-12 | 张国飙 | 三维掩模编程只读存储器之只读存储元 |
-
1993
- 1993-03-15 JP JP5277893A patent/JPH06268071A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100355075C (zh) * | 1998-09-24 | 2007-12-12 | 张国飙 | 三维掩模编程只读存储器之只读存储元 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |