JPH06266554A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】本発明は、pack処理, pnpack処理を著しく高速
化することができるグラフイックス・システムに適した
マイクロプロセッサ、及びそれを適用したグラフイック
ス・システムを提供することを目的としている。 【構成】前記目的を達成するために、本発明のグラフィ
ックス・システムの幾何処理を行うマイクロプロセッサ
は、floating（浮動小数点実数）演算ユニット内に、fl
oatingレジスタと、加算器と、乗算器と、bit 演算処理
を行うＡＬＵを有する。これにより、本発明のマイクロ
プロセッサは、floatingレジスタ間でbit 演算処理を行
うことができるので、pack処理，unpack処理をfloating
レジスタ間で高速に行うことが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、グラフィックス・シス
テムに適したマイクロプロセッサ、及びそれを適用した
グラフィックス・システムに関する。更に詳細にいえ
ば、グラフィックス・システムにおける画素データのpa
ck処理とunpack処理、即ち、（１）１画素のデータを構
成する各成分を示す複数のfloating型のデータをintege
r 型へ変換し、前記変換結果である各成分を示す複数の
データの有効なbit 部分を１つの画素データに変換する
処理と、（２）複数の成分から構成される１つの画素デ
ータを各成分を示す複数のデータに変換するbit 演算処
理と、前記変換結果である各成分を示す複数のinteger
型のデータをfloating型へ変換する処理の高速化に関す
る。

【０００２】

【従来の技術】コンピュータ・グラフィックス・システ
ムは、コンピュータの出力を図形として表示するもので
ある。従来のグラフィックス・システムの図形表示方法
は、「PEX Introduction and Overview (M.I.T., 1988,
pp51−72)」に詳細が記載されている。

【０００３】グラフィックス・システムは、図形の基準
点の座標変換と、図形，光源，視点の位置，色などの情
報より図形がどの様に見えるか光源計算を行い図形の基
準点の色を算出する幾何処理と、図形の基準点の情報か
らその図形の内部の画素を内挿補間により１画素ずつ展
開して描画するレンダリング処理を行い、ディスプレイ
に表示する内容をビットマップ形式で保持する画像メモ
リに書き込む。グラフィックス・システムは、一般に、
画素データを図形の座標データＸＹＺと色データＲＧＢ
(Red, Green, Blue)で表現し、前記幾何処理ではfloati
ng（浮動小数点実数）型で計算し、前記レンダリング処
理ではinteger （整数）型で計算する。ここでは、説明
を簡単にするために、画像メモリの画素データの色デー
タＲＧＢの各成分が各８bit 、合計２４bit であるグラ
フィックス・システムについて説明する。

【０００４】前記の様に、floating型のｒ，ｇ，ｂをin
teger 型のＩｒ，Ｉｇ，Ｉｂに変換し、各成分別々なＩ
ｒ，Ｉｇ，Ｉｂの有効な各８bit を１つの２４bit のデ
ータに変換して画像メモリの画素データを表現するた
め、グラフィックス・システムでは、ＲＧＢ各成分を示
す複数のfloating型のデータｒ，ｇ，ｂを、ＲＧＢ各成
分を示す複数のinteger 型のデータＩｒ，Ｉｇ，Ｉｂに
変換するデータ型の変換処理と、前記変換結果であるＩ
ｒ，Ｉｇ，Ｉｂの有効な各８bit 部分を１つの画素デー
タに変換するbit 演算処理が画像メモリ書き込み時に必
ず発生する。ここでは、この一連の処理をpack処理と呼
ぶ。又、その逆変換処理、即ち、１つの画素データをＲ
ＧＢ各成分を示す複数のinteger 型のデータＩｒ，Ｉ
ｇ，Ｉｂに変換するbit 演算処理を行い、前記変換結果
であるＩｒ，Ｉｇ，ＩｂをＲＧＢ各成分を示す複数のfl
oating型のデータｒ，ｇ，ｂに変換するデータ型の変換
処理も発生する。ここでは、この一連の処理をunpack処
理と呼ぶ。

【０００５】次に、従来のpack処理とunpack処理につい
て説明する。

【０００６】まず、従来のpack処理について説明する。

【０００７】図４に、従来のpack処理のアセンブリ言語
によるプログラムとレジスタの状態の例を示す。

【０００８】但し、％grはinteger 演算を行うためのge
neral（汎用）レジスタ，％frはfloating演算を行うた
めのfloatingレジスタ，／＊…＊／はコメント（注釈）
である。

【０００９】（１）初めに、Ｌ４０２，４０３，４０４
では、初期状態として、ＲＧＢの各成分を示す複数のfl
oating型のデータｒ，ｇ，ｂがfloatingレジスタ１６，
１７，１８番にある（４０２，４０３，４０４）。

【００１０】（ｒ，ｇ，ｂはfloating型，０.０≦ｒ，
ｇ，ｂ≦２５５.０） （２）そして、Ｌ４０６，４０７，４０８では、floati
ng型のデータをinteger型のデータに変換する命令fcnvf
xにより、前記データｒ，ｇ，ｂをinteger 型のデータ
Ｉｒ，Ｉｇ，Ｉｂへ変換するデータ型の変換処理を順次
３回行う（４０６，４０７，４０８）。

【００１１】（Ｉｒ，Ｉｇ，Ｉｂはinteger 型，０≦Ｉ
ｒ，Ｉｇ，Ｉｂ≦２５５） （３）次に、bit 演算処理を行うわけだが、一般にfloa
tingレジスタではbit 演算処理を行うことができない。
そこで、bit 演算処理を行うために、Ｌ４１０，４１
１，４１２では、floatingレジスタからgeneral レジス
タへデータを転送する命令frtogrにより、前記データＩ
ｒ，Ｉｇ，Ｉｂをfloatingレジスタ１６，１７，１８番
からbit 演算処理が可能なgeneral レジスタ１６，１
７，１８番へ転送するデータ転送処理を順次３回行う
(４１０，４１１，４１２)。 （４）最後に、前記データＩｒ，Ｉｇ，Ｉｂの有効な各
８bit を１つの画素データに変換するために、Ｌ４１
４，４１５，４１６ではbit 演算処理を行う命令dep に
より、general レジスタ１６，１７，１８番にある前記
Ｉｒ，Ｉｇ，Ｉｂの有効な各８bit をgeneral レジスタ
１９番の各８bit の部分に設定するbit 演算処理を順次
３回行う（４１４，４１５，４１６）。

【００１２】前記の様に従来のpack処理では、floating
レジスタでfloating型のデータｒ，ｇ，ｂをinteger 型
のデータＩｒ，Ｉｇ，Ｉｂへ変換した後、floatingレジ
スタでは一般にbit 演算処理を行えないので、floating
レジスタからbit 演算処理が可能なgeneral レジスタへ
転送し、general レジスタでbit 演算処理を行い１つの
画素データに変換する。このため、floatingレジスタか
らgeneral レジスタへのデータ転送処理と、更に、順次
３回のbit 演算処理が必要となり、pack処理に多大な時
間を要するという問題を有する。

【００１３】次に、従来のunpack処理について説明す
る。

【００１４】図５に、従来のunpack処理のアセンブリ言
語によるプログラムとレジスタの状態の例を示す。

【００１５】（１）初めに、Ｌ５０２では、初期状態と
して、ＲＧＢの各成分Ｉｒ，Ｉｇ，Ｉｂの各８bit を既
にpack処理した画素データがgeneral レジスタ１９番に
ある(５０２)。

【００１６】（Ｉｒ，Ｉｇ，Ｉｂはinteger 型，０≦Ｉ
ｒ，Ｉｇ，Ｉｂ≦２５５） （２）そして、Ｌ５０４，５０５，５０６ではbit 演算
処理を行う命令extru により、前記Ｉｒ，Ｉｇ，Ｉｂ各
８bit をそれぞれgeneral レジスタ1６，1７，1８番に
設定するbit 演算処理を順次３回行う（５０４，５０
５，５０６）。 （３）次に、データ型の変換処理を行うわけだが、一般
にgeneral レジスタではデータ型の変換処理を行うこと
ができない。そこで、データ型の変換処理を行うため
に、Ｌ５０８，５０９，５１０ではgeneral レジスタか
らfloatingレジスタへデータを転送する命令grtofrによ
り、前記データＩｒ，Ｉｇ，Ｉｂをgeneral レジスタ１
６，１７，１８番からデータ型の変換処理が可能なfloa
tingレジスタ１６，１７，１８番へ転送するデータ転送
処理を順次３回行う（５０８，５０９，５１０）。

【００１７】（４）最後に、Ｌ５１２，５１３，５１４
ではinteger 型のデータをfloating型のデータに変換す
る命令fcnvxfにより、floatingレジスタ１６，１７，１
８番にある前記データＩｒ，Ｉｇ，Ｉｂをfloating型の
データｒ，ｇ，ｂへ変換するデータ型の変換処理を順次
３回行う（５１２，５１３，５１４）。

【００１８】（ｒ，ｇ，ｂはfloating型，０.０≦ｒ，
ｇ，ｂ≦２５５.０） 前記の様に従来のunpack処理では、１つの画素データを
generalレジスタでbit演算処理した後、general レジス
タからデータ型の変換処理が可能なfloatingレジスタへ
転送し、floatingレジスタでinteger 型のデータをfloa
ting型のデータへ変換する。このため、general レジス
タからfloatingレジスタへのデータ転送処理と、更に、
順次３回のbit 演算処理を必要となり、unpack処理に多
大な時間を要するという問題を有する。

【００１９】

【発明が解決しようとする課題】前記の様に従来のpack
処理では、floatingレジスタからgeneral レジスタへの
データ転送処理と、更に、順次３回のbit 演算処理を必
要とし、pack処理に多大な時間を要するという問題を有
する。

【００２０】又、従来のunpack処理では、general レジ
スタからfloatingレジスタへのデータ転送処理と、更
に、順次３回のbit 演算処理を必要とし、unpack処理に
多大な時間を要するという問題を有する。

【００２１】従って、本発明は、前記問題点を解決し
て、pack処理，unpack処理を著しく高速化することがで
きるグラフィックス・システムに適したマイクロプロセ
ッサ、及びそれを適用したグラフィックス・システムを
提供することを目的としている。

【００２２】

【課題を解決するための手段】前記目的を達成するため
に、本発明のグラフィックス・システムの幾何処理を行
うマイクロプロセッサは、floating（浮動小数点実数）
演算ユニット内に、floatingレジスタと、加算器と、乗
算器と、bit 演算処理を行うＡＬＵを有する。これによ
り、本発明のマイクロプロセッサは、floatingレジスタ
間でbit 演算処理を行うことができるので、floatingレ
ジスタ間でpack処理，unpack処理を高速に行うことが可
能となる。

【００２３】以上の様に構成すれば、グラフィックス・
システムにおける画素データのpack処理，unpack処理を
高速に行うことができるグラフィックス・システムに適
したマイクロプロセッサを構成できる。又、それをグラ
フィックス・システムに適用することにより、画素デー
タのpack処理，unpack処理を著しく高速に行うことがで
きるグラフィックス・システムを構成できる。

【００２４】

【作用】本発明のグラフィックス・システムの幾何処理
を行うマイクロプロセッサは、pack処理において、floa
tingレジスタにあるfloating型のデータを加算器により
integer 型のデータへ変換し、前記変換結果であるinte
ger 型のデータの有効なbit 部分をＡＬＵによりそのま
まfloatingレジスタでbit 演算処理を行い１つの画素デ
ータに変換する。この様に、本発明のマイクロプロセッ
サは、floatingレジスタからgeneral レジスタへのデー
タ転送処理を行わないので、pack処理を著しく高速化す
ることが可能となる。

【００２５】又、本発明のグラフィックス・システムの
幾何処理を行うマイクロプロセッサは、unpack処理にお
いて、floatingレジスタにある複数の成分から構成され
る１つの画素データをＡＬＵによりそのままfloatingレ
ジスタで各成分を示す複数のinteger 型のデータに変換
するbit演算処理を行い、前記変換結果であるinteger型
のデータを加算器によりfloating型のデータへ変換す
る。この様に、本発明のマイクロプロセッサは、genera
l レジスタからfloatingレジスタへのデータ転送処理を
行わないので、unpack処理を著しく高速化することが可
能となる。

【００２６】以上の様に、本発明のマイクロプロセッサ
は、グラフィックス・システムにおける画素データのpa
ck処理，unpack処理を著しく高速化することができる。
又、それを適用したグラフィックス・システムは、グラ
フィックス・システムにおける画素データのpack処理，
unpack処理を著しく高速化することが可能となる。

【００２７】

【実施例】以下、実施例を図面によって詳細に説明す
る。

【００２８】図１０は、本発明のグラフィックス・シス
テムの一実施例を示す構成図である。

【００２９】本発明のグラフィックス・システムは、幾
何処理を行うマイクロプロセッサＣＰＵ（１０１），メ
モリ（１０３）等を制御するコントローラ（１０２），
レンダリング処理を行う描画プロセッサ（１０４），描
画した画像を保持する画像メモリ（１０５），画像を表
示するディスプレイ（１０６）から構成される。

【００３０】ＣＰＵ（１０１）は、アプリケ−ションを
実行し幾何処理を行い図形の基準点の画素データとグラ
フィックス・コマンド（描画コマンド）を発行し、コン
トローラ（１０２）を通して描画プロセッサ（１０４）
に送出する。描画プロセッサ（１０４）は、図形の基準
点の画素データとグラフィックス・コマンドから図形の
内部の画素を内挿補間により１画素ずつ展開して描画す
るレンダリング処理を行い、ディスプレイに表示する内
容をビットマップ形式で保持する画像メモリ（１０５）
に書き込み、画像をディスプレイ（１０６）に表示す
る。

【００３１】グラフィックス・システムは、画素データ
を、幾何処理ではfloating（浮動小数点実数）型で計算
し、レンダリング処理ではinteger （整数）型で計算す
る。ここでは、説明を簡単にするために、画像メモリの
画素データの色データＲＧＢの各成分が各８bit ，合計
２４bit であるグラフィックス・システムについて説明
する。

【００３２】まず、幾何処理を行うマイクロプロセッサ
ＣＰＵ（１０１）について説明する。

【００３３】図２は、本発明のマイクロプロセッサの一
実施例を示す構成図である。

【００３４】本発明のマイクロプロセッサは、マイクロ
プロセッサと外部を接続するSystem Interface（２
１），命令キャッシュＩＣ（２２），データキャッシュ
ＤＣ（２３），マイクロプロセッサの各ユニットを制御
するControler（２４），integer 演算を行うためのgen
eral レジスタＧＲｓ（２５），integer 演算を実際に
行うinteger 演算ユニットＩＵ（２６），floating演算
を行うためのfloatingレジスタＦＲｓ（２７），floati
ng演算を実際に行うfloating演算ユニットＦＵ（２８）
から構成される。

【００３５】本発明のマイクロプロセッサは、System I
nterface（２１）を介して、命令とデータを読み込み、
命令キャッシュＩＣ（２２），データキャッシュＤＣ
(２３)に格納し、命令に従ってControler がマイクロプ
ロセッサの各ユニットを制御し、必要なデータがＧＲｓ
（２５），ＦＲｓ（２７）に格納され、ＩＵ（２６），
ＦＵ（２８）が命令の処理を実行する。

【００３６】次に、ＦＵ（２８）の構成について詳細に
説明する。

【００３７】図１は、本発明のマイクロプロセッサのＦ
ＵとＦＲｓの一実施例を示す構成図である。

【００３８】ＦＵ（１０）は、加減算やデータ型の変換
などの演算を行う加算器（１１），乗除算や平方根など
の演算を行う乗算器（１２），pack処理，unpack処理で
必要なbit 演算処理を行うＡＬＵ（１３）から構成され
る。ＦＵ（１０）は、命令に従って、ＦＲｓ（１４）の
データを読み込み、加算器（１１），乗算器（１２),Ａ
ＬＵ（１３）で演算を行い、その結果のデータをＦＲｓ
（１４）に書き込む。次に、本発明のマイクロプロセッ
サにおける高速なpack処理とunpack処理について詳細に
説明する。

【００３９】まず、pack処理について説明する。

【００４０】図６に、本発明のマイクロプロセッサにお
ける高速なpack処理のアセンブリ言語によるプログラム
とレジスタの状態の例を示す。

【００４１】（１）初めに、Ｌ６０２，６０３，６０４
では、初期状態として、ＲＧＢの各成分を示す複数のfl
oating型のデータｒ，ｇ，ｂがfloatingレジスタ１６，
１７，１８番にある（６０２，６０３，６０４）。

【００４２】（ｒ，ｇ，ｂはfloating型，０.０≦ｒ，
ｇ，ｂ≦２５５.０） （２）次に、Ｌ６０７では、floating型のデータをinte
ger 型のデータへ変換してbit 演算処理を行う命令fcnv
fxdep により、前記floatingレジスタ１６番にあるデー
タｒをinteger 型のデータＩｒへ変換するデータ型の変
換処理を前記加算器（１１）で行い、更に、前記データ
Ｉｒの有効な８bit をfloatingレジスタ１９番の所定の
８bit の部分に設定するbit 演算処理を前記ＡＬＵ(１
３）で行う（６０７）。同様に、Ｌ６０８，６０９で
は、前記データｇ，ｂについて同様な処理を行う（６０
８，６０９）。この様にして、ｆｌｏａｔｉｎｇ型のデ
ータｒ，ｇ，ｂをinteger 型のデータＩｒ，Ｉｇ，Ｉｂ
に変換し、integer 型のデータＩｒ，Ｉｇ，Ｉｂの有効
な各８bit を１つの画素データに変換する。

【００４３】（Ｉｒ，Ｉｇ，Ｉｂはinteger 型，０≦Ｉ
ｒ，Ｉｇ，Ｉｂ≦２５５） 前記の様に本発明のマイクロプロセッサにおける高速な
pack処理では、floatingレジスタでfloating型のデータ
をinteger 型のデータへ変換し、従来のpack処理では必
要としていたfloatingレジスタからgeneral レジスタへ
のデータ転送処理を行わずに、そのままfloatingレジス
タでbit 演算処理を行い画素データに変換する。これに
より、floatingレジスタからgeneral レジスタへのデー
タ転送処理が不要となり、pack処理を著しく高速化する
ことができる。

【００４４】次に、unpack処理について説明する。

【００４５】図７に、本発明のマイクロプロセッサにお
ける高速なunpack処理のアセンブリ言語によるプログラ
ムとレジスタの状態の例を示す。

【００４６】（１）初めに、Ｌ７０２では、初期状態と
して、ＲＧＢの各成分Ｉｒ，Ｉｇ，Ｉｂ各８bit を既に
pack処理した画素データがfloatingレジスタ１９番にあ
る（７０２）。

【００４７】（Ｉｒ，Ｉｇ，Ｉｂはinteger 型，０≦Ｉ
ｒ，Ｉｇ，Ｉｂ≦２５５） （２）次に、Ｌ７０５では、bit演算処理を行ってinteg
er型のデータをfloating型のデータへ変換する命令fext
rucnvxfにより、前記floating レジスタ１９番にある画
素データのデータＩｒの８bit をfloatingレジスタ１６
番に設定するbit 演算処理を前記ＡＬＵ（１３）で行
い、更に、前記データＩｒをfloating型のデータｒへ変
換するデータ型の変換処理を前記加算器(１１)で行う(7
05）。同様に、Ｌ７０６，７０７では、前記データＩ
ｇ，Ｉｂについて同様な処理を行う（７０６，７０
７）。この様にして、前記画素データの各成分Ｉｒ，Ｉ
ｇ，Ｉｂの各８bit を、各成分を示す複数のfloating型
のデータｒ，ｇ，ｂへ変換する。

【００４８】（ｒ，ｇ，ｂはfloating型，０.０≦ｒ，
ｇ，ｂ≦２５５.０） 前記の様に本発明のマイクロプロセッサにおける高速な
unpack処理では、従来のunpack処理では必要としていた
general レジスタからfloatingレジスタへのデータ転送
処理を行わずに、そのままfloatingレジスタで画素デー
タのbit 演算処理を行い、integer 型のデータをfloati
ng型のデータへ変換する。これにより、general レジス
タからfloatingレジスタへのデータ転送処理が不要とな
り、unpack処理を著しく高速化することができる。

【００４９】次に、別のＦＵ（２８）の構成について詳
細に説明する。

【００５０】図１に示した本発明のマイクロプロセッサ
のＦＵ（１０）は、加算器（１１),乗算器（１２），Ａ
ＬＵ（１３）を１組ずつ有しているが、図３に示したよ
うに複数組有しても良い。

【００５１】図３は、加算器，乗算器，ＡＬＵを３組有
する本発明のマイクロプロセッサのＦＵとＦＲｓの一実
施例を示す構成図である。

【００５２】ＦＵ（３１０）は、加減算やデータ型の変
換などの演算を行う加算器（３０１，３０２，３０
３），乗除算や平方根などの演算を行う乗算器（３０
４，３０５，３０６），pack処理，unpack処理で必要な
bit 演算処理を行うＡＬＵ（３０７，３０８，３０９）
から構成される。ＦＵ（３１０）は、命令に従って、Ｆ
Ｒｓ（３１１）のデータを読み込み、加算器（３０１，
３０２，３０３），乗算器（３０４，３０５，３０
６），ＡＬＵ（３０７，３０８，３０９）で演算を行
い、その結果のデータをＦＲｓ（３１１）に書き込む。

【００５３】次に、本発明のマイクロプロセッサの別の
ＦＵの構成における高速なpack処理とunpack処理につい
て詳細に説明する。

【００５４】図８に、本発明のマイクロプロセッサにお
ける高速なpack処理のアセンブリ言語によるプログラム
とレジスタの状態の例を示す。

【００５５】（１）初めに、Ｌ８０２，８０３，８０４
では、初期状態として、ＲＧＢの各成分を示す複数のfl
oating型のデータｒ，ｇ，ｂがfloatingレジスタ１６，
１７，１８番にある（８０２，８０３，８０４）。

【００５６】（ｒ，ｇ，ｂはfloating型，０.０≦ｒ，
ｇ，ｂ≦２５５.０） （２）次に、L８０７では、３つのfloating型のデータ
をinteger型のデータへ変換してbit 演算処理を行う命
令fcnvfxpack３により、前記floatingレジスタ１６，１
７，１８番にあるデータｒ，ｇ，ｂをinteger 型のデー
タＩｒ，Ｉｇ，Ｉｂへ変換するデータ型の変換処理を前
記加算器(３０１，３０２，３０３)で行い、更に、前記
データＩｒ，Ｉｇ，Ｉｂの有効な各８bit をfloatingレ
ジスタ１９番の所定の８bit の部分に設定するbit 演算
処理を前記ＡＬＵ (307,３０８，３０９）で行う（６０
７）。この様にして、floating型のデータｒ，ｇ，ｂを
integer 型のデータＩｒ，Ｉｇ，Ｉｂに変換し、intege
r 型のデータＩｒ，Ｉｇ，Ｉｂの有効な各８bit を１つ
の画素データに変換する。

【００５７】（Ｉｒ，Ｉｇ，Ｉｂはinteger 型，０≦Ｉ
ｒ，Ｉｇ，Ｉｂ≦２５５） 前記の様に本発明のマイクロプロセッサにおける高速な
pack処理では、floatingレジスタでfloating型のデータ
をinteger 型のデータへ変換し、従来のpack処理では必
要としていたfloatingレジスタからgeneral レジスタへ
のデータ転送処理を行わずに、更に、前記実施例ではそ
のままfloatingレジスタで順次３回必要としていたbit
演算処理を１回のbit 演算処理で行い画素データに変換
する。これにより、floatingレジスタからgeneral レジ
スタへのデータ転送処理が不要となり、更に、bit 演算
処理を１回に削減しているので、pack処理を著しく高速
化することができる。

【００５８】図９に、本発明のマイクロプロセッサにお
ける高速なunpack処理のアセンブリ言語によるプログラ
ムとレジスタの状態の例を示す。

【００５９】（１）初めに、Ｌ９０２では、初期状態と
して、ＲＧＢの各成分Ｉｒ，Ｉｇ，Ｉｂ各８bit を既に
pack処理した画素データがfloatingレジスタ１９番にあ
る（９０２）。

【００６０】（Ｉｒ，Ｉｇ，Ｉｂはinteger 型，０≦Ｉ
ｒ，Ｉｇ，Ｉｂ≦２５５） （２）次に、Ｌ９０５では、３回分のbit 演算処理を行
ってfloating型のデータをinteger 型のデータへ変換す
る命令funpack３cnvxfにより、前記floatingレジスタ１
９番にある画素データのデータＩｒ，Ｉｇ，Ｉｂの各８
bit をfloatingレジスタ１６，１７，１８番に設定する
bit 演算処理を前記ＡＬＵ（３０７，３０８，３０９）
で行い、更に、前記データＩｒ，Ｉｇ，Ｉｂをfloating
型のデータｒ，ｇ，ｂへ変換するデータ型の変換処理を
前記加算器（３０１，３０２，３０３）で行う（９０
６，９０７，９０８）。この様にして、前記画素データ
の各成分Ｉｒ，Ｉｇ，Ｉｂの各８bit を、各成分を示す
複数のfloating型のデータｒ，ｇ，ｂへ変換する。

【００６１】（ｒ，ｇ，ｂはfloating型，０.０≦ｒ，
ｇ，ｂ≦２５５.０） 前記の様に本発明のマイクロプロセッサにおける高速な
unpack処理では、従来のunpack処理では必要としていた
general レジスタからfloatingレジスタへのデータ転送
処理を行わずに、更に、前記実施例ではそのままfloati
ngレジスタで順次３回必要としていたbit 演算処理を１
回のbit 演算処理で画素データのbit 演算処理を行い、
integer 型のデータをfloating型のデータへ変換する。
これにより、general レジスタからfloatingレジスタへ
のデータ転送処理が不要となり、更に、bit 演算処理を
１回に削減しているので、unpack処理を著しく高速化す
ることができる。

【００６２】以上、詳細に説明した様に、本発明のマイ
クロプロセッサは、グラフィックス・システムにおける
画素データのpack処理，unpack処理において、floating
レジスタとgeneral レジスタ間のデータ転送処理を不要
にし、更に、３回分のbit 演算処理を１回のbit 演算処
理に削減している。これにより、本発明のマイクロプロ
セッサは、pack処理，unpack処理を著しく高速化するこ
とができる。

【００６３】又、本発明のマイクロプロセッサをＣＰＵ
に用いたグラフィックス・システムも、グラフィックス
・システムにおける画素データのpack処理，unpack処理
を著しく高速化することができる。

【００６４】

【発明の効果】以上、詳細に説明した様に、本発明のグ
ラフィックス・システムに適したマイクロプロセッサ、
及びそれを適用したグラフィックス・システムによれ
ば、グラフィックス・システムにおける画素データに関
するpack処理，unpack処理を著しく高速化することがで
きるという特有の効果を奏する。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサのＦＵとＦＲｓの
一実施例を示す構成図である。

【図２】本発明のマイクロプロセッサの一実施例を示す
構成図である。

【図３】本発明のマイクロプロセッサの一実施例を示す
構成図である。

【図４】従来のpack処理のアセンブリ言語によるプログ
ラムとレジスタの状態を示す図である。

【図５】従来のunpack処理のアセンブリ言語によるプロ
グラムとレジスタの状態を示す図である。

【図６】本発明のマイクロプロセッサにおける高速なpa
ck処理のアセンブリ言語によるプログラムとレジスタの
状態を示す図である。

【図７】本発明のマイクロプロセッサにおける高速なun
pack処理のアセンブリ言語によるプログラムとレジスタ
の状態を示す図である。

【図８】本発明のマイクロプロセッサにおける高速なpa
ck処理のアセンブリ言語によるプログラムとレジスタの
状態を示す図である。

【図９】本発明のマイクロプロセッサにおける高速なun
pack処理のアセンブリ言語によるプログラムとレジスタ
の状態を示す図である。

【図１０】本発明のグラフィックス・システムの一実施
例を示す構成図である。

【符号の説明】

１０…ＦＵ、１１…加算器、１２…乗算器、１３…ＡＬ
Ｕ、１４，２７，311…ＦＲｓ、２１…System Interfac
e、２２…ＩＣ、２３…ＤＣ、２４…Controler 、２５
…ＧＲｓ、２６…ＩＵ、２８，３１０…ＦＵ、３０１，
３０２，３０３…加算器、３０４，３０５，３０６…乗
算器、３０７，３０８，３０９…ＡＬＵ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 秀樹 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (4)

【特許請求の範囲】
1. 【請求項１】グラフィックス・システムの幾何処理を行
   うマイクロプロセッサにおいて、 floating（浮動小数点実数）演算ユニット内に、floati
   ngレジスタと、加算器と、乗算器と、bit演算処理を行
   うＡＬＵを有し、（１）floatingレジスタにある１画素
   のデータを構成する各成分を示す複数のfloating型のデ
   ータを加算器によりfloating型からinteger(整数）型へ
   変換し、（２）前記変換結果である各成分を示す複数の
   integer型のデータの有効なbit部分をＡＬＵにより１つ
   の画素データに変換するpack処理をfloatingレジスタ間
   で行うことを特徴とするマイクロプロセッサ。
2. 【請求項２】グラフィックス・システムの幾何処理を行
   うマイクロプロセッサにおいて、 floating（浮動小数点実数）演算ユニット内に、floati
   ngレジスタと、加算器と、乗算器と、bit 演算処理を行
   うＡＬＵを有し、（１）floatingレジスタにある複数の
   成分から構成される１つの画素データをＡＬＵにより各
   成分を示す複数のinteger 型のデータに変換し、（２）
   前記変換結果である各成分を示す複数のinteger 型のデ
   ータを加算器によりinteger 型からfloating型へ変換す
   るunpack処理をfloatingレジスタ間で行うことを特徴と
   するマイクロプロセッサ。
3. 【請求項３】グラフィックス・システムの幾何処理を行
   うマイクロプロセッサにおいて、 floating（浮動小数点実数）演算ユニット内に、floati
   ngレジスタと、加算器と、乗算器と、bit 演算処理を行
   うＡＬＵを有し、（１）floatingレジスタにある１画素
   のデータを構成する各成分を示す複数のfloating型のデ
   ータを加算器によりfloating型からinteger （整数）型
   へ変換し、（２）前記変換結果である各成分を示す複数
   のinteger 型のデータの有効なbit部分をＡＬＵにより
   １つの画素データに変換するpack処理をfloatingレジス
   タ間で行う命令を有することを特徴とするマイクロプロ
   セッサ。
4. 【請求項４】グラフィックス・システムの幾何処理を行
   うマイクロプロセッサにおいて、 floating（浮動小数点実数）演算ユニット内に、floati
   ngレジスタと、加算器と、乗算器と、bit 演算処理を行
   うＡＬＵを有し、（１）floatingレジスタにある複数の
   成分から構成される１つの画素データをＡＬＵにより各
   成分を示す複数のinteger 型のデータに変換し、（２）
   前記変換結果である各成分を示す複数のinteger 型のデ
   ータを加算器によりinteger 型からfloating型へ変換す
   るunpack処理をfloatingレジスタ間で行う命令を有する
   ことを特徴とするマイクロプロセッサ。