JPH06260956A - Ｐｌｌシンセサイザー受信機 - Google Patents
Ｐｌｌシンセサイザー受信機Info
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- JPH06260956A JPH06260956A JP5043808A JP4380893A JPH06260956A JP H06260956 A JPH06260956 A JP H06260956A JP 5043808 A JP5043808 A JP 5043808A JP 4380893 A JP4380893 A JP 4380893A JP H06260956 A JPH06260956 A JP H06260956A
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- JP
- Japan
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- time
- frequency
- receiver
- time constant
- circuit
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【目的】簡単な構成によって、ロックアップタイムを短
くし、周波数スキャンの高速化や間欠受信動作時の平均
消費電力の軽減を実現するＰＬＬシンセサイザー受信機
を提供する。 【構成】ＰＬＬシンセサイザー受信機１のＰＬＬ回路に
おいて、所定の周波数にロックさせる過程で、抵抗Ｒ１
をスイッチング回路３によって短絡しループフィルタ２
の時定数を小さくし、ロックアップタイムを短くする。
そのため、ＰＬＬシンセサイザー受信機１が周波数スキ
ャンを行う時、ＣＰＵ４が設定した複数の周波数に高速
で次々にロックアップし、そこに電波が入感した場合に
のみ、受信部５から受信検出信号をＣＰＵ４に送り、ス
イッチング回路３をオフにすると共にスキャンを一時停
止する。受信検出信号が検出されなくなれば、ループフ
ィルタ２の時定数は小さいものに切り換わり、高速スキ
ャンを再開する。
くし、周波数スキャンの高速化や間欠受信動作時の平均
消費電力の軽減を実現するＰＬＬシンセサイザー受信機
を提供する。 【構成】ＰＬＬシンセサイザー受信機１のＰＬＬ回路に
おいて、所定の周波数にロックさせる過程で、抵抗Ｒ１
をスイッチング回路３によって短絡しループフィルタ２
の時定数を小さくし、ロックアップタイムを短くする。
そのため、ＰＬＬシンセサイザー受信機１が周波数スキ
ャンを行う時、ＣＰＵ４が設定した複数の周波数に高速
で次々にロックアップし、そこに電波が入感した場合に
のみ、受信部５から受信検出信号をＣＰＵ４に送り、ス
イッチング回路３をオフにすると共にスキャンを一時停
止する。受信検出信号が検出されなくなれば、ループフ
ィルタ２の時定数は小さいものに切り換わり、高速スキ
ャンを再開する。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬシンセサイザー
受信機の周波数高速スキャン、間欠受信動作に関するも
のである。
受信機の周波数高速スキャン、間欠受信動作に関するも
のである。
【０００２】
【従来の技術】ＰＬＬ周波数シンセサイズ方式を用いた
通信機および受信機で、受信周波数を変えながら電波を
探すスキャン動作をさせる時、１つの周波数で電波の有
無をチェックするのに必要な時間は、可変分周器をセッ
トしてから目的周波数にロックされるまでの時間ｔ１
と、電波の有無を検出する時間ｔ２を加えたものであ
る。言い換えると、１秒当たりでは１／（ｔ１＋ｔ２）
チャンネルをスキャンするのが限度である。
通信機および受信機で、受信周波数を変えながら電波を
探すスキャン動作をさせる時、１つの周波数で電波の有
無をチェックするのに必要な時間は、可変分周器をセッ
トしてから目的周波数にロックされるまでの時間ｔ１
と、電波の有無を検出する時間ｔ２を加えたものであ
る。言い換えると、１秒当たりでは１／（ｔ１＋ｔ２）
チャンネルをスキャンするのが限度である。
【０００３】また、受信機，通信機の１機能として、特
に電池を使用するものにおいては、相手方からの連絡を
長時間待ち受ける場合、電池の無用な消耗を防ぐため
に、連続受信でなく間欠受信、すなわち受信のスタンバ
イ動作と受信動作を、電波を受信するまで交互に繰り返
し行うパワーセーブ動作がある。
に電池を使用するものにおいては、相手方からの連絡を
長時間待ち受ける場合、電池の無用な消耗を防ぐため
に、連続受信でなく間欠受信、すなわち受信のスタンバ
イ動作と受信動作を、電波を受信するまで交互に繰り返
し行うパワーセーブ動作がある。
【０００４】パワーセーブ動作を行っている場合、受信
を休んでいるスタンバイ動作から受信動作に移った時、
従来はその周波数にロックされるまでに時間がかかって
いたので、スタンバイ動作に比して受信動作が長くなっ
て平均消費電力が大きくなり、電池が長持ちしなかっ
た。
を休んでいるスタンバイ動作から受信動作に移った時、
従来はその周波数にロックされるまでに時間がかかって
いたので、スタンバイ動作に比して受信動作が長くなっ
て平均消費電力が大きくなり、電池が長持ちしなかっ
た。
【０００５】上記のように、周波数のスキャンスピード
を上げたり、パワーセーブ動作を省電力で行わせたりす
るために、ＰＬＬ回路のロックアップタイムの短縮が図
られてきた。
を上げたり、パワーセーブ動作を省電力で行わせたりす
るために、ＰＬＬ回路のロックアップタイムの短縮が図
られてきた。
【０００６】上記のロックアップタイムを短縮するひと
つの方法として、ＰＬＬ回路のループフィルタの回路定
数で決まる時定数を小さく設定する方法がある。しか
し、時定数をあまり小さくしすぎると、基準周波数の減
衰量が少なくなり、その結果、受信音に妨害を与えると
いう問題があった。
つの方法として、ＰＬＬ回路のループフィルタの回路定
数で決まる時定数を小さく設定する方法がある。しか
し、時定数をあまり小さくしすぎると、基準周波数の減
衰量が少なくなり、その結果、受信音に妨害を与えると
いう問題があった。
【０００７】そこで、このような問題を解決する方法の
ひとつとして、実開平１−６７８２９号公報に示される
方法が考案された。これは、通常のＰＬＬ回路に、周波
数制御信号を利用したスイッチング回路を付加し、それ
でループフィルタ内のコンデンサを瞬間的に充電し、ロ
ックアップタイムを短くするというものであった。
ひとつとして、実開平１−６７８２９号公報に示される
方法が考案された。これは、通常のＰＬＬ回路に、周波
数制御信号を利用したスイッチング回路を付加し、それ
でループフィルタ内のコンデンサを瞬間的に充電し、ロ
ックアップタイムを短くするというものであった。
【０００８】また、図４に示すようなＰＬＬ回路１１も
考案されている。このＰＬＬ回路１１は、時定数を一時
的に小さくしてロックアップタイムの時間短縮を図るも
のである。周波数スキャン動作時やパワーセーブ動作時
は、マイクロプロセッサ（以下ＣＰＵ）１４に制御され
るスイッチング回路１３でＲ１１はショートされている
ので、時定数は小さくなり、そのため周波数のロックは
速い。
考案されている。このＰＬＬ回路１１は、時定数を一時
的に小さくしてロックアップタイムの時間短縮を図るも
のである。周波数スキャン動作時やパワーセーブ動作時
は、マイクロプロセッサ（以下ＣＰＵ）１４に制御され
るスイッチング回路１３でＲ１１はショートされている
ので、時定数は小さくなり、そのため周波数のロックは
速い。
【０００９】図５は、上記のＰＬＬ回路１１のタイムチ
ャートで、（Ａ）は電圧制御発振器（以下ＶＣＯ）１８
の発振周波数を制御する位相比較器１７の出力信号，
（Ｂ）は位相比較器１７のアンロック状態を示すアンロ
ック信号，（Ｃ）はスイッチング回路１３を切り替える
切り換え信号を表すものである。タイムＴ１１におい
て、ＣＰＵ１４によって可変分周器１６の分周比が設定
される。同時にＣＰＵ１４からの切り換え信号Ｓ５でス
イッチング回路１３がオンになり、ループフィルタ１２
の時定数が小さくなる。可変分周器１６からの出力は、
位相比較器１７で基準信号と比較され、ループフィルタ
１２には信号Ｐ１１が、積分回路１５にはアンロック信
号Ｕ１１が加えられる。アンロック信号Ｕ１１は、積分
回路１５で積分された後、ＣＰＵ１４に送られ、予め決
められた閾値と比較される。それが閾値より大きい場合
は切り換え信号は出力されたままである。アンロック信
号Ｕ１２の積分値が、前記の閾値以下になったと判断さ
れると、タイムＴ１２の時点でＣＰＵ１４が、スイッチ
ング回路１３をオフにしてループフィルタ１２の抵抗Ｒ
１１を働かせ、時定数を大きくする。
ャートで、（Ａ）は電圧制御発振器（以下ＶＣＯ）１８
の発振周波数を制御する位相比較器１７の出力信号，
（Ｂ）は位相比較器１７のアンロック状態を示すアンロ
ック信号，（Ｃ）はスイッチング回路１３を切り替える
切り換え信号を表すものである。タイムＴ１１におい
て、ＣＰＵ１４によって可変分周器１６の分周比が設定
される。同時にＣＰＵ１４からの切り換え信号Ｓ５でス
イッチング回路１３がオンになり、ループフィルタ１２
の時定数が小さくなる。可変分周器１６からの出力は、
位相比較器１７で基準信号と比較され、ループフィルタ
１２には信号Ｐ１１が、積分回路１５にはアンロック信
号Ｕ１１が加えられる。アンロック信号Ｕ１１は、積分
回路１５で積分された後、ＣＰＵ１４に送られ、予め決
められた閾値と比較される。それが閾値より大きい場合
は切り換え信号は出力されたままである。アンロック信
号Ｕ１２の積分値が、前記の閾値以下になったと判断さ
れると、タイムＴ１２の時点でＣＰＵ１４が、スイッチ
ング回路１３をオフにしてループフィルタ１２の抵抗Ｒ
１１を働かせ、時定数を大きくする。
【００１０】
【発明が解決しようとする課題】しかし、上記のいずれ
の方法に関しても、周波数スキャンに利用した場合、受
信信号の有無に関係なく、すべての周波数に対してルー
プフィルタの時定数の切り換えを行うので、動作が非常
に煩雑になり、さらにその度ごとに時定数も大きくなる
ので、スキャンに時間がかかっていた。
の方法に関しても、周波数スキャンに利用した場合、受
信信号の有無に関係なく、すべての周波数に対してルー
プフィルタの時定数の切り換えを行うので、動作が非常
に煩雑になり、さらにその度ごとに時定数も大きくなる
ので、スキャンに時間がかかっていた。
【００１１】また、パワーセーブ動作中も同様で、受信
信号の有無に関係なく、スタンバイ動作から受信動作に
移るたびにループフィルタの時定数の切り換えを行い、
時定数を大きくするので、動作が煩雑になる上、受信時
間が長くなって、平均消費電力が大きくなっていた。さ
らに、図４に示すＰＬＬ回路では、ループフィルタの時
定数を切り換える閾値をどう設定するか、その切り換え
の時期の決定が非常に難しいという問題もあった。
信号の有無に関係なく、スタンバイ動作から受信動作に
移るたびにループフィルタの時定数の切り換えを行い、
時定数を大きくするので、動作が煩雑になる上、受信時
間が長くなって、平均消費電力が大きくなっていた。さ
らに、図４に示すＰＬＬ回路では、ループフィルタの時
定数を切り換える閾値をどう設定するか、その切り換え
の時期の決定が非常に難しいという問題もあった。
【００１２】本発明は、上記の問題点にかんがみて提案
されたもので、簡単な回路構成で、ロックアップタイム
を短くして、周波数スキャンの高速化や間欠受信動作時
の平均消費電力の軽減を実現するＰＬＬシンセサイザー
受信機を提供することを目的とする。
されたもので、簡単な回路構成で、ロックアップタイム
を短くして、周波数スキャンの高速化や間欠受信動作時
の平均消費電力の軽減を実現するＰＬＬシンセサイザー
受信機を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＰＬＬシンセサイザー受信機においては、
少なくとも位相比較器とループフィルタと電圧制御発振
器とを備えたＰＬＬシンセサイザー受信機において、電
波を受信した時に受信検出信号を出力する受信検出信号
発生手段と、前記受信検出信号によってループフィルタ
の時定数を切り換える切り換え手段とを備えるという手
段を講じた。
に、本発明のＰＬＬシンセサイザー受信機においては、
少なくとも位相比較器とループフィルタと電圧制御発振
器とを備えたＰＬＬシンセサイザー受信機において、電
波を受信した時に受信検出信号を出力する受信検出信号
発生手段と、前記受信検出信号によってループフィルタ
の時定数を切り換える切り換え手段とを備えるという手
段を講じた。
【００１４】
【作用】ＰＬＬシンセサイザー受信機のＰＬＬ回路にお
いて、ループフィルタの時定数を小さく設定してロック
アップタイムを短くし、高速で所定の周波数にロックア
ップさせる過程で電波が入感すると、受信検出信号発生
手段から受信検出信号が切り換え手段に送られる。切り
換え手段は、その信号を受けてループフィルタの時定数
を小さいものから大きいものに切り換える。受信検出信
号が検出されなくなれば、ループフィルタの時定数は、
切り換え手段によって再び小さいものに切り換えられ
る。
いて、ループフィルタの時定数を小さく設定してロック
アップタイムを短くし、高速で所定の周波数にロックア
ップさせる過程で電波が入感すると、受信検出信号発生
手段から受信検出信号が切り換え手段に送られる。切り
換え手段は、その信号を受けてループフィルタの時定数
を小さいものから大きいものに切り換える。受信検出信
号が検出されなくなれば、ループフィルタの時定数は、
切り換え手段によって再び小さいものに切り換えられ
る。
【００１５】
【実施例】以下に本発明を、実施例を示した図面に基づ
いて、詳細に説明する。図１は、本発明のＰＬＬシンセ
サイザー受信機１のブロック図である。図中、２はルー
プフィルタで、その中に時定数を切り換えるスイッチン
グ回路３を持っている。そのスイッチング回路３は、Ｃ
ＰＵ４の切り換え信号によって制御されている。その切
り換え信号は、後述する受信部からの受信検出信号を、
ＣＰＵ４が受け取ることによって出力される。また、Ｃ
ＰＵ４は、別に設けられているメモリー９の周波数のデ
ータによって、可変分周器６も制御している。上記の受
信検出信号は、一般にスケルチ信号またはキャリアセン
ス信号と呼ばれるものである。
いて、詳細に説明する。図１は、本発明のＰＬＬシンセ
サイザー受信機１のブロック図である。図中、２はルー
プフィルタで、その中に時定数を切り換えるスイッチン
グ回路３を持っている。そのスイッチング回路３は、Ｃ
ＰＵ４の切り換え信号によって制御されている。その切
り換え信号は、後述する受信部からの受信検出信号を、
ＣＰＵ４が受け取ることによって出力される。また、Ｃ
ＰＵ４は、別に設けられているメモリー９の周波数のデ
ータによって、可変分周器６も制御している。上記の受
信検出信号は、一般にスケルチ信号またはキャリアセン
ス信号と呼ばれるものである。
【００１６】なお、スイッチング回路３とＣＰＵ４が切
り換え手段に、受信部５が受信検出信号発生手段に対応
している。
り換え手段に、受信部５が受信検出信号発生手段に対応
している。
【００１７】本発明のＰＬＬシンセサイザー受信機１の
ＰＬＬ回路はこの可変分周器６と位相比較器７，ループ
フィルタ２，ＶＣＯ８によって構成され、ＶＣＯ８の発
振周波数が、受信部５の局部発振周波数になっている。
受信部５は、高周波増幅部，低周波増幅部を含む、本受
信機の大部分を占めており、決められた以上の強さの電
波を受信したときに、受信検出信号を出力する。
ＰＬＬ回路はこの可変分周器６と位相比較器７，ループ
フィルタ２，ＶＣＯ８によって構成され、ＶＣＯ８の発
振周波数が、受信部５の局部発振周波数になっている。
受信部５は、高周波増幅部，低周波増幅部を含む、本受
信機の大部分を占めており、決められた以上の強さの電
波を受信したときに、受信検出信号を出力する。
【００１８】図２は、本発明のＰＬＬシンセサイザー受
信機１が周波数スキャン動作をしている時のタイムチャ
ートで、（Ａ）は位相比較器７の出力，（Ｂ）は受信部
５からの受信検出信号，（Ｃ）はＣＰＵ４からの切り換
え信号，（Ｄ）は時定数を表すものである。
信機１が周波数スキャン動作をしている時のタイムチャ
ートで、（Ａ）は位相比較器７の出力，（Ｂ）は受信部
５からの受信検出信号，（Ｃ）はＣＰＵ４からの切り換
え信号，（Ｄ）は時定数を表すものである。
【００１９】タイムＴ１において、ＣＰＵ４が周波数の
データをメモリーから読み取って、可変分周器６の分周
比を設定し、スキャン動作が開始される。同時に、ＣＰ
Ｕ４からスイッチング回路３へも切り換え信号Ｓ２が送
られ、抵抗Ｒ１がショートされてループフィルタ２の時
定数は小さくなっているので、ロックアップタイムが短
くなり、高速スキャンが実行される。この時、位相比較
器７からＶＣＯ８への制御のための信号Ｐ１が出力され
る。この状態ではＰＬＬ回路はロックしていない。
データをメモリーから読み取って、可変分周器６の分周
比を設定し、スキャン動作が開始される。同時に、ＣＰ
Ｕ４からスイッチング回路３へも切り換え信号Ｓ２が送
られ、抵抗Ｒ１がショートされてループフィルタ２の時
定数は小さくなっているので、ロックアップタイムが短
くなり、高速スキャンが実行される。この時、位相比較
器７からＶＣＯ８への制御のための信号Ｐ１が出力され
る。この状態ではＰＬＬ回路はロックしていない。
【００２０】タイムＴ２で最初の周波数がロックされ、
その周波数で電波の入感を待つ。もし、その間に電波の
入感が検出できなければ、次の周波数に移る。そしてタ
イムＴ３で、可変分周器６の分周比が次の周波数用に設
定される。電波の入感をチェックする時間は、ＣＰＵ４
によって制御されるので必要に応じて決める。
その周波数で電波の入感を待つ。もし、その間に電波の
入感が検出できなければ、次の周波数に移る。そしてタ
イムＴ３で、可変分周器６の分周比が次の周波数用に設
定される。電波の入感をチェックする時間は、ＣＰＵ４
によって制御されるので必要に応じて決める。
【００２１】タイムＴ３で、次の周波数に設定されたＰ
ＬＬ回路は、アンロック状態なので、位相比較器７から
は信号Ｐ２が出力される。続いて、タイムＴ４でその周
波数を受信できる範囲にＶＣＯ８の発振周波数が安定し
てくる。この時点で電波の存在を検出できるので、受信
部５が電波を受信すれば、受信検出信号Ｓ１をＣＰＵ４
に向けて出力し、それを受けてＣＰＵ４は切り換え信号
Ｓ２をオフにする。するとループフィルタ２の回路定数
が抵抗Ｒ１だけ増え、時定数が大きくなる。そのため、
ロックアップするまでに時間がかかるようになるが、受
信した電波の復調音は異常のないものとなる。その後、
Ｔ５でその周波数はロックされ、ＣＰＵ４がスキャンを
一時停止する。
ＬＬ回路は、アンロック状態なので、位相比較器７から
は信号Ｐ２が出力される。続いて、タイムＴ４でその周
波数を受信できる範囲にＶＣＯ８の発振周波数が安定し
てくる。この時点で電波の存在を検出できるので、受信
部５が電波を受信すれば、受信検出信号Ｓ１をＣＰＵ４
に向けて出力し、それを受けてＣＰＵ４は切り換え信号
Ｓ２をオフにする。するとループフィルタ２の回路定数
が抵抗Ｒ１だけ増え、時定数が大きくなる。そのため、
ロックアップするまでに時間がかかるようになるが、受
信した電波の復調音は異常のないものとなる。その後、
Ｔ５でその周波数はロックされ、ＣＰＵ４がスキャンを
一時停止する。
【００２２】その後、電波が入感しなくなれば、受信検
出信号はなくなるので、ＣＰＵ４から再び切り換え信号
が出力され、スイッチング回路３が働いて時定数が小さ
くなり、同時にスキャンが再開される。以後、電波が入
感するたびに、ループフィルタ２の時定数が切り替えら
れ、同時にスキャンが一時停止する。
出信号はなくなるので、ＣＰＵ４から再び切り換え信号
が出力され、スイッチング回路３が働いて時定数が小さ
くなり、同時にスキャンが再開される。以後、電波が入
感するたびに、ループフィルタ２の時定数が切り替えら
れ、同時にスキャンが一時停止する。
【００２３】図３は本発明のＰＬＬシンセサイザー受信
機が間欠受信をするパワーセーブ時のタイムチャートで
ある。パワーセーブ機能は、図３の（Ａ）受信動作に示
すように、周期的に受信動作とスタンバイ動作を繰り返
すもので、その切り換えは、ＣＰＵ４によって制御す
る。同（Ｂ）は受信検出信号の出力，（Ｃ）は切り換え
信号の出力，（Ｄ）は時定数の大きさを表すものであ
る。
機が間欠受信をするパワーセーブ時のタイムチャートで
ある。パワーセーブ機能は、図３の（Ａ）受信動作に示
すように、周期的に受信動作とスタンバイ動作を繰り返
すもので、その切り換えは、ＣＰＵ４によって制御す
る。同（Ｂ）は受信検出信号の出力，（Ｃ）は切り換え
信号の出力，（Ｄ）は時定数の大きさを表すものであ
る。
【００２４】動作Ｆ１は通常の連続受信動作である。そ
の時、切り換え信号はオフで、ループフィルタ２の時定
数は大きくなっているので、この状態で電波が入感して
それを復調しても、受信音には不都合はない。
の時、切り換え信号はオフで、ループフィルタ２の時定
数は大きくなっているので、この状態で電波が入感して
それを復調しても、受信音には不都合はない。
【００２５】タイムＴ６でパワーセーブの状態にする。
すると、受信はスタンバイＥ１の状態になり、同時に切
り換え信号Ｓ４によってスイッチング回路３が働いて、
ループフィルタ２の時定数は小さくなる。スタンバイＥ
１の後、タイムＴ７でＣＰＵ４が、可変分周器６の分周
比を設定し、受信の動作Ｆ２に入る。ループフィルタ２
の時定数は小さいので、周波数は素早くロックされ、そ
れから、タイムＴ８で受信がオフになるまでの間に電波
の入感を待つ。
すると、受信はスタンバイＥ１の状態になり、同時に切
り換え信号Ｓ４によってスイッチング回路３が働いて、
ループフィルタ２の時定数は小さくなる。スタンバイＥ
１の後、タイムＴ７でＣＰＵ４が、可変分周器６の分周
比を設定し、受信の動作Ｆ２に入る。ループフィルタ２
の時定数は小さいので、周波数は素早くロックされ、そ
れから、タイムＴ８で受信がオフになるまでの間に電波
の入感を待つ。
【００２６】その間に何も入感しなかったら、スタンバ
イＥ２の状態になる。動作Ｆ３，スタンバイＥ３も動作
Ｆ２，スタンバイＥ２と同様である。動作Ｆ２と動作Ｆ
３の詳細な作用は、図２においてタイムＴ１からタイム
Ｔ２の間の作用で述べた通りである。
イＥ２の状態になる。動作Ｆ３，スタンバイＥ３も動作
Ｆ２，スタンバイＥ２と同様である。動作Ｆ２と動作Ｆ
３の詳細な作用は、図２においてタイムＴ１からタイム
Ｔ２の間の作用で述べた通りである。
【００２７】タイムＴ９で３回目の受信の動作Ｆ４に入
る。その後、電波を受信したので、Ｔ１０で受信検出信
号Ｓ３が出力され、ＣＰＵ４が切り換え信号をオフにす
る。ここで、ループフィルタ２の時定数は大きくなり、
受信音に不都合はない。Ｔ９からＴ１０の間の作用は、
図２におけるＴ３からＴ５までの作用と同様である。
る。その後、電波を受信したので、Ｔ１０で受信検出信
号Ｓ３が出力され、ＣＰＵ４が切り換え信号をオフにす
る。ここで、ループフィルタ２の時定数は大きくなり、
受信音に不都合はない。Ｔ９からＴ１０の間の作用は、
図２におけるＴ３からＴ５までの作用と同様である。
【００２８】ここで、ループフィルタの時定数は２つに
限定されず、３つ以上の時定数の値を必要に応じて切り
換えてもよい。また、スイッチング回路を含むループフ
ィルタは上記の実施例に限定されず、時定数が切り換え
られるならどのような形式でもよい。さらに、ここでは
切り換え手段にスイッチング回路とＣＰＵを用いたが、
ＯＰアンプ等を利用した比較回路を使ってもよく、また
受信検出信号を微分して得たパルスでフリップフロップ
回路を働かせてもよい。
限定されず、３つ以上の時定数の値を必要に応じて切り
換えてもよい。また、スイッチング回路を含むループフ
ィルタは上記の実施例に限定されず、時定数が切り換え
られるならどのような形式でもよい。さらに、ここでは
切り換え手段にスイッチング回路とＣＰＵを用いたが、
ＯＰアンプ等を利用した比較回路を使ってもよく、また
受信検出信号を微分して得たパルスでフリップフロップ
回路を働かせてもよい。
【００２９】
【発明の効果】本発明のＰＬＬシンセサイザー受信機に
おいては、ループフィルタの時定数を通常より小さく設
定したため短時間に目的の周波数にロックアップし、ロ
ックアップ後は電波を受信した時のみ、時定数を通常状
態に戻すので、複数の周波数をスキャンする際は、電波
の入感しない周波数は短時間で通過し、高速スキャンが
できる。
おいては、ループフィルタの時定数を通常より小さく設
定したため短時間に目的の周波数にロックアップし、ロ
ックアップ後は電波を受信した時のみ、時定数を通常状
態に戻すので、複数の周波数をスキャンする際は、電波
の入感しない周波数は短時間で通過し、高速スキャンが
できる。
【００３０】また、間欠受信の際も、目的の電波を受信
した時のみ時定数を通常の状態にするので、目的周波数
へのロックアップが速く、電波を受信しない時に受信に
かける時間が少なくて済み、平均消費電力を軽減でき
る。さらに、回路構成が簡単になり、調整箇所も減るの
で、設計製作が容易になる。
した時のみ時定数を通常の状態にするので、目的周波数
へのロックアップが速く、電波を受信しない時に受信に
かける時間が少なくて済み、平均消費電力を軽減でき
る。さらに、回路構成が簡単になり、調整箇所も減るの
で、設計製作が容易になる。
【図１】本発明のＰＬＬシンセサイザー受信機のブロッ
ク図である。
ク図である。
【図２】本発明のＰＬＬシンセサイザー受信機が周波数
スキャン動作をしている時のタイムチャートである。
スキャン動作をしている時のタイムチャートである。
【図３】本発明のＰＬＬシンセサイザー受信機が間欠受
信動作をしている時のタイムチャートである。
信動作をしている時のタイムチャートである。
【図４】従来のＰＬＬシンセサイザー受信機のＰＬＬ回
路のブロック図である。
路のブロック図である。
【図５】従来のＰＬＬシンセサイザー受信機のＰＬＬ回
路のロックアップ時のタイムチャートである。
路のロックアップ時のタイムチャートである。
１ ＰＬＬシンセサイザー受信機 ２ ループフィルタ ３ スイッチング回路（切り換え手段） ４ ＣＰＵ（切り換え手段） ５ 受信部（受信検出信号発生手段） ７ 位相比較器 ８ 電圧制御発振器（ＶＣＯ）
Claims (1)
- 【請求項１】少なくとも位相比較器とループフィルタと
電圧制御発振器とを備えたＰＬＬシンセサイザー受信機
において、 電波を受信した時に受信検出信号を出力する受信検出信
号発生手段と、 前記受信検出信号によって前記ループフィルタの時定数
を切り換える切り換え手段とを備えたことを特徴とする
ＰＬＬシンセサイザー受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5043808A JPH06260956A (ja) | 1993-03-04 | 1993-03-04 | Ｐｌｌシンセサイザー受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5043808A JPH06260956A (ja) | 1993-03-04 | 1993-03-04 | Ｐｌｌシンセサイザー受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260956A true JPH06260956A (ja) | 1994-09-16 |
Family
ID=12674050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5043808A Pending JPH06260956A (ja) | 1993-03-04 | 1993-03-04 | Ｐｌｌシンセサイザー受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761617A (en) * | 1994-06-30 | 1998-06-02 | Nec Corporation | PLL synthesizer radio paging receiver capable of reducing an average power consumption |
-
1993
- 1993-03-04 JP JP5043808A patent/JPH06260956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761617A (en) * | 1994-06-30 | 1998-06-02 | Nec Corporation | PLL synthesizer radio paging receiver capable of reducing an average power consumption |
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