JPH06260564A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06260564A
JPH06260564A JP5041648A JP4164893A JPH06260564A JP H06260564 A JPH06260564 A JP H06260564A JP 5041648 A JP5041648 A JP 5041648A JP 4164893 A JP4164893 A JP 4164893A JP H06260564 A JPH06260564 A JP H06260564A
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JP
Japan
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semiconductor device
wiring pattern
wiring
insulating film
film
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Rokuro Honma
六郎 本間
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 予め平坦に保った絶縁性フィルム上に各素子
を搭載して絶縁性樹脂で埋め、絶縁性フィルム上から一
括配線パターンを形成するようにした優れた半導体装置
の製造方法を提供する。 【構成】 高さが異なる搭載部品を一括して配線接続す
る半導体装置の製造方法において、平坦面を保った絶縁
性フィルム４上に配線面が対向するように高さが異なる
搭載部品１，２を一括して搭載し、搭載部品１，２を絶
縁性樹脂３で充填、硬化、固定し、絶縁性フィルム４上
に配線パターンに対応した溝８を形成し、溝８に導体材
料１１を埋め込んで配線パターンとなし、同時に搭載部
品１，２のボンディングパッド６との接続を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、実
装高さの異なる部品を一括して配線接続するようにした
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば「特願平３−１２３３６８号」に開示されるよう
なものがあり、絶縁基板、または絶縁物で形成した一方
の面とＩＣのボンディングパッド面とで平坦面を形成
し、前記ＩＣのボンディングパッドと接続される配線パ
ターンを印刷、ホトリソ等で一括して形成するようにし
ていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置では、複数の実装高さの異なるＩＣ
等を接続する配線パターンを形成する場合、またはそれ
ぞれ実装高さの異なるＩＣ、コンデンサ素子、抵抗素子
等の実装部品を接続する配線パターンを形成する場合、
各素子の配置に応じた凹部深さを持つ基板を準備しなけ
ればならない。
【０００４】このことは、各素子の変更、配置替え等の
度に、異なる凹部深さを持つ絶縁基板が必要となり不経
済であった。また、絶縁基板上に各素子を搭載して樹脂
で平面を形成する方法では、各素子の配置変更は簡単と
なるが、各素子の実装高さが異なる場合は、一括配線パ
ターンを形成するための平面が形成できないという欠点
があった。
【０００５】さらには、高密度配線面を樹脂の充填によ
って平坦性を確保することは、かなり難しく、工程歩留
まり低下の原因となっていた。本発明は、以上述べた各
々実装高さの異なる実装部品を配置する際の不経済性
と、実装高さが異なると配線パターンを形成する平面の
形成ができないという欠点と、樹脂による平坦面の確保
が難しいという問題点を除去するため、予め平坦に保っ
た絶縁性フィルム上に各素子を搭載して絶縁性樹脂で埋
め、絶縁性フィルム上から一括配線パターンを形成する
ようにした優れた半導体装置の製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、高さが異なる搭載部品を一括して配線接
続する半導体装置の製造方法において、平坦に保った絶
縁性フィルム上に配線面が対向するように高さが異なる
搭載部品を一括して搭載し、前記搭載部品を絶縁性樹脂
で充填、硬化、固定し、前記絶縁性フィルム上に配線パ
ターンに対応した溝を形成し、該溝に導体材料を埋め込
んで配線パターンとなし、同時に前記搭載部品のボンデ
ィングパッドとの接続を行うようにしたものである。
【０００７】
【作用】本発明によれば、上記のように、平坦性を保っ
た状態の絶縁性フィルム上に、ボンディングパッド面が
対向するように配置した実装部品の各部品間の隙間を絶
縁性樹脂で埋めて硬化、固定し、その後、該絶縁性フィ
ルム上から印刷、またはホトリソ、エッチング等による
配線パターンを形成するようにしたものである。
【０００８】したがって、搭載部品の高さに応じた凹部
をもつ絶縁基板を必要としないため、経済的で小形、低
コストの半導体装置を得ることができる。更に、配線パ
ターンが平面に形成されるので、接続の信頼性確認が容
易にでき、配線パターンの配線長も短くすることができ
るため、高速動作が可能な半導体装置を得ることができ
る。また、ＩＣや部品を樹脂で充填するため、放熱性が
良好となり、その分高密度実装が可能である。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す半
導体装置の製造工程断面図、図２は半導体装置の平面
図、図３は図２の半導体装置のＡ−Ａ線断面図である。
図２及び図３に示すように、本発明の半導体装置は、Ｉ
Ｃ（集積回路装置）１と、これと実装高さの異なるコン
デンサ素子、または抵抗素子等の部品２とを配線面が同
一平面となるよう配置し、これらを絶縁性樹脂３で充
填、硬化、固定したものである。
【００１０】ＩＣ１及び部品２の配線面上には、絶縁性
フィルム４が配置されており、配線パターン５が各部品
のボンディングパッド６と接続されている。７は曲げ等
に抗するための補強板である。配線パターン５は絶縁性
フィルム４上の溝８の中に埋め込まれており、溝８はホ
トリソ、エッチング等で形成される。次に、本発明の半
導体装置の製造方法を図１を参照しながら説明する。
【００１１】まず、図１（ａ）に示すように、ＩＣ１及
び部品２を平坦に保った絶縁性フィルム４上にそのボン
ディングパッド６が接するように配置する。次に、図１
（ｂ）に示すように、絶縁性樹脂３を充填して硬化し、
ＩＣ１及び部品２を固定する。次に、図１（ｃ）に示す
ように、絶縁性樹脂３上に補強板７を取り付けて接着、
固定する。なお、補強板７は絶縁性樹脂３の硬化前に取
り付けて、その後、硬化することにより、補強板７の接
着、固定を絶縁性樹脂３の硬化と同時に行うことも可能
である。
【００１２】次に、図１（ｄ）に示すように、絶縁性フ
ィルム４上にホトレジスト９を塗布する。次に、図１
（ｅ）に示すように、パターンマスク１０を通してホト
レジスト９を露光し、配線パターンに必要な部分をエッ
チングして取り去る。更に、ホトレジスト９のエッチン
グパターンに基づいて、絶縁性フィルム４をエッチング
して溝を形成する。
【００１３】次いで、図１（ｆ）に示すように、パター
ニングされたホトレジスト９の上にＡｌ（アルミニウ
ム）等の導体材料１１を蒸着、またはスパッタリングで
全面に形成する。ただし、導体材料１１の膜厚は絶縁性
フィルム４の溝８の深さより小さくなるように設定す
る。このように形成したものを、ホトレジスト剥離液に
つけてホトレジスト９を剥離すれば、ホトレジスト９上
に形成された余分の導体材料１１も同時に剥離される
（この方法は、いわゆるリフトオフ法である）。
【００１４】結局、絶縁性フィルム４の溝８に埋め込ま
れた導体材料１１のみが残ることになり、この導体材料
１１がＩＣ１及び部品２のボンディングパッド６と電気
的に接続されて、図２及び図３のような配線パターンを
形成することができる。なお、この配線パターン上に更
にパッシベーション膜（表面安定化膜）を形成すること
により、一層信頼性に優れた半導体装置を得ることがで
きることは言うまでもない。
【００１５】また、導体材料１１を蒸着、スパッタリン
グ、及びエッチングにて形成する代わりに、絶縁性フィ
ルム４の溝８を形成後、導体材料１１を印刷等の方法に
よって配線パターンを形成するようにしてもよい。ま
た、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づいて種々の変形が可能であり、これら
を本発明の範囲から排除するものではない。
【００１６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、実装高さの異なる搭載部品を接続する配線パタ
ーンを一括配線接続できるようにしたので、搭載部品の
高さに応じた凹部をもつ絶縁基板を必要としないため、
経済的で小形、低コストの半導体装置を得ることができ
る。
【００１７】更に、配線パターンが平面に形成されるの
で、接続の信頼性確認が容易にでき、配線パターンの配
線長も短くすることができるため、高速動作が可能な半
導体装置を得ることができる。また、ＩＣや部品を樹脂
で充填するため、放熱性が良好となり、その分高密度実
装が可能である。
【図面の簡単な説明】
【図１】本発明の実施例を示す半導体装置の製造工程断
面図である。
【図２】本発明の実施例を示す半導体装置の平面図であ
る。
【図３】本発明の実施例を示す半導体装置のＡ−Ａ線断
面図である。
【符号の説明】
１ ＩＣ（集積回路装置） ２ 部品 ３ 絶縁性樹脂 ４ 絶縁性フィルム ５ 配線パターン ６ ボンディングパッド ７ 補強板 ８ 溝 ９ ホトレジスト １０ パターンマスク １１ 導体材料
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/28 Ｚ 8617−4Ｍ Ｅ 8617−4Ｍ // Ｈ０１Ｌ 25/00 Ｂ 9355−4Ｍ Ｈ０１Ｌ 23/12 Ｈ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 高さが異なる搭載部品を一括して配線接
    続する半導体装置の製造方法において、 （ａ）平坦に保った絶縁性フィルム上に配線面が対向す
    るように高さが異なる搭載部品を一括して搭載し、 （ｂ）前記搭載部品を絶縁性樹脂で充填、硬化、固定
    し、 （ｃ）前記絶縁性フィルム上に配線パターンに対応した
    溝を形成し、 （ｄ）該溝に導体材料を埋め込んで配線パターンとな
    し、同時に前記搭載部品のボンディングパッドとの接続
    を行うことを特徴とする半導体装置の製造方法。
JP5041648A 1993-03-03 1993-03-03 半導体装置の製造方法 Withdrawn JPH06260564A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6836025B2 (en) 2002-05-31 2004-12-28 Fujitsu Limited Semiconductor device configured to be surface mountable
JP2011044587A (ja) * 2009-08-21 2011-03-03 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6836025B2 (en) 2002-05-31 2004-12-28 Fujitsu Limited Semiconductor device configured to be surface mountable
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