JPH06259984A

JPH06259984A - Ｅｅｐｒｏｍアレイ

Info

Publication number: JPH06259984A
Application number: JP25152392A
Authority: JP
Inventors: John F Schreck; エフ．スクレックジョン; David J Mcelroy; ジェイ．マックエルロイデビッド; Pradeep L Shah; エル．シャープラディープ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-09-20
Filing date: 1992-09-21
Publication date: 1994-09-16
Anticipated expiration: 2017-03-18
Also published as: JP3267339B2; US5313427A

Abstract

(57)【要約】【目的】不揮発性メモリにおいて、製造時の位置合わ
せのずれのために生ずるしきい値電圧の変動を補償する
方法を得る。【構成】本不揮発性メモリはセル１０の複数個の対を
有し、各セル１０は制御ゲート１４、浮遊ゲート１３、
そしてソース／ドレイン拡散１１／１２を含んでいる。
対の各々のうちの第１のセル１０は浮遊ゲート１３と拡
散１１／１２の間の容量の１つの値を有するように作製
でき、第２のセルは前記第１の値と異なる浮遊ゲート１
３と拡散１１／１２の間の容量の第２の値を有するよう
に作製できる。メモリは前記対の第１のセル１０のうち
の制御ゲート１４と拡散１１／１２へ第１の消去パルス
を供給するための第１の回路と、対の第２のセル１０の
うちの制御ゲート１４と拡散１１／１２へ第２の消去パ
ルスを供給するための第２の回路とを含んでいる。（図
９参照）第１の消去パルスは、消去されたしきい値電圧
のマージンを狭めて、それによって位置合わせずれを補
償するために、第２の消去パルスと異なる大きさを有す
るように調節できる。

Description

【発明の詳細な説明】

【０００１】

【関連特許へのクロスリファレンス】以下の同時譲渡さ
れた特許出願をここに参考のために引用する：１９９１
年６月２８日付けの米国特許出願第０７／７２３，０１
０号。

【０００２】

【産業上の利用分野】本発明は、電気的に消去可能で電
気的にプログラム可能な読み出し専用メモリ（ＥＥＰＲ
ＯＭ）のような不揮発性の集積回路メモリアレイに関す
るものであり、更に詳細にはメモリセルがファウラ・ノ
ルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネ
リングによって消去されるようなったＥＥＰＲＯＭアレ
イに関するものである。

【０００３】

【従来の技術】単一トランジスタのメモリセルを採用し
て、プログラミングのためにホットキャリア注入を用
い、消去のためにファウラ・ノルトハイムトンネリング
を用いるＥＥＰＲＯＭについては：（ａ）１９８５年の
ＩＥＤＭ（頁６１６−６１９）に発表されたＳ．ムクヘ
ルジー（Ｍｕｋｈｅｒｊｅｅ）等による“単一トランジ
スタＥＥＰＲＯＭと５１２ｋＣＭＯＳＥＥＰＲＯＭ
への組み込み（ＡＳｉｎｇｌｅＴｒａｎｓｉｓｔｏ
ｒＥＥＰＲＯＭｃｅｌｌａｎｄｉｔｓｉｍｐ
ｌｅｍｅｎｔａｔｉｏｎｉｎａ５１２ｋＣＭＯ
ＳＥＥＰＲＯＭ）”と、（ｂ）１９８９年のＩＳＳＣ
Ｃ（頁１４０−１４１）に発表された、Ｖ．カイネット
（Ｋｙｎｅｔｔ）等による“９０ナノ秒で消去／プログ
ラム・サイクル１００ｋのメガビット・フラッシュメモ
リ（Ａ９０ｎｓ１００ｋＥｒａｓｅ／Ｐｒｏｇｒ
ａｍＣｙｃｌｅＭｅｇａｂｉｔＦｌａｓｈＭｅ
ｍｏｒｙ）”に述べられている。文献（ａ）については
米国特許第４，６９８，７８７号にも述べられている。

【０００４】セルの消去時には、適当な消去電圧が制御
ゲート／ワードラインへ供給され、ソースラインが浮遊
ゲートからの選ばれた電荷の除去を許容する。通常は、
フラッシュＥＥＰＲＯＭの消去動作の間にはすべての制
御ゲートはアースへつながれるか、あるいはすべての制
御ゲートには同一の負の電圧が供給される。

【０００５】フラッシュＥＥＰＲＯＭの消去電圧しきい
値Ｖt のウインドウ（値の範囲）は、例えばソース側の
浮遊ゲートの下積み（ｕｎｄｅｒｌａｐ）になっている
ソース／ドレイン拡散の大きさによって影響される。フ
ィールド酸化物の丸み付け（ｒｏｕｎｄｉｎｇ）の結
果、フィールド酸化物の角を丸められた端部上にどれだ
けゲートが存在しているかに依存して、下積みの量は変
化してくる。上に挙げた参考文献に述べられた方法によ
って作製されたセルでは、位置合わせのずれのためにセ
ルの行毎に下積みの量は異なってくる。もしセル行すべ
ての消去を同一の消去パルスで行おうとすると、それな
りの幅のマージンを持った電圧しきい値Ｖt の双峰（ｂ
ｉｍｏｄａｌ）分布が生ずる。この双峰分布は不揮発性
メモリの読み出しおよびプログラム動作に良くない影響
を持つ。

【０００６】従って、位置合わせずれを持つ交番セル行
における異なる下積みの程度によって引き起こされる電
圧しきい値特性の双峰分布のマージンを修正もしくは狭
めることが回路に要求される。

【０００７】

【発明の概要】本発明の回路は、フィールド酸化物の丸
み付けと交番行での下積みの変動とによる良くない効果
を修正する。本回路は位置合わせずれのために細長くな
ったり、幅広くなったフラッシュＥＥＰＲＯＭの消去電
圧しきい値Ｖt のウインドウ（Ｖt の値の範囲）の大き
さを縮小する。用いられる方法は、消去動作の間に交番
行（例えば奇数番目の行または偶数番目の行）に対して
異なるワードライン消去電圧を供給して、位置合わせの
結果生じた浮遊ゲート電界領域へのソース拡散を補償す
るものである。

【０００８】本発明の不揮発性メモリは対になったセル
を含み、その中で各セルは制御ゲート、浮遊ゲート、そ
してソース／ドレイン拡散を含んでいる。対の各々の中
の第１のセルは、浮遊ゲートと拡散との間の容量の１つ
の値を有するように作製することができる。対の各々の
中の第２のセルは前記第１の値とは異なる第２の値の浮
遊ゲート・拡散間の容量を有するように作製することが
できる。本メモリは、対のうちの第１のセルの拡散と制
御ゲートとへ第１の消去パルスを供給するための第１の
回路手段と、対のうちの第２のセルの拡散と制御ゲート
とへ第２の消去パルスを供給するための第２の回路手段
とを含んでいる。消去されたしきい値電圧のマージンを
狭めるために、前記第１の消去パルスは前記第２の消去
パルスと異なる大きさを有するように調節することがで
きる。

【０００９】

【実施例】図１を参照すると、本発明の回路の使用例を
示す目的で、メモリチップの集積された一部分であるメ
モリセルのアレイ例が示されている。各セルはソース１
１、ドレイン１２、浮遊ゲート１３、制御ゲート１４、
そしてゲート酸化物２８を有する浮遊ゲートトランジス
タ１０である。セル１０の１つの行中の制御ゲート１４
は各々ワードライン１５へつながれ、ワードライン１５
はそれぞれワードラインデコーダ１６へつながれてい
る。セル１０の１つの行中のソース電極１１の各々はソ
ースライン１７へつながれている。セル１０の１つの列
中のドレイン電極１２は各々ドレイン列ライン１８へつ
ながれている。ソースライン１７の各々は列ライン１７
ａによって列デコーダ１９へつながれ、ドレイン列ライ
ン１８の各々は列デコーダ１９へつながれている。

【００１０】書き込みまたはプログラムモードにおい
て、ワードラインデコーダ１６はライン２０ｒ上のワー
ドライン番地信号と読み出し／書き込み／消去制御回路
２１（またはマイクロプロセッサ２１）からの信号とに
応答して機能し、予め選ばれた第１のプログラム電圧Ｖ
rw（約＋１２ボルト）を、選ばれた制御ゲート導体１４
を含む選ばれたワードライン１５へ供給する。列デコー
ダ１９もまた、第２のプログラム電圧Ｖpp（約＋５ボル
トないし＋１０ボルト）を選ばれたドレイン−列ライン
１８上へ、従って選ばれたセル１０のドレイン領域１２
へ供給するように機能する。ソースライン１７は基準電
位Ｖssへつながれる。選ばれなかったドレイン−列ライ
ン１８はすべて基準電位Ｖssへつながれるか、あるいは
浮遊状態におかれる。これらのプログラム電圧は選ばれ
たメモリセル１０のチャネル中に（ドレイン１２からソ
ース１１への）高電流状態を作りだし、その結果ドレイ
ン−チャネル接合付近にチャネルホット電子と電子なだ
れ降伏電子を生成し、それらはチャネル酸化物を通して
選ばれたセル１０の浮遊ゲート１３へ注入される。プロ
グラム時間は、チャネル領域に対して約−２ボルトから
−６ボルトの負のプログラム電荷でもって浮遊ゲート１
３をプログラムできるように十分長く選ばれる。好適実
施例に従って作製されるメモリセル１０に関して、制御
ゲート１４／ワードライン１５と浮遊ゲート１３との間
の結合係数は約０．６である。従って、例えば、選ばれ
た制御ゲート１４を含む選ばれたワードライン１５上の
１２ボルトのプログラム電圧Ｖrwは、約＋７．２ボルト
の電圧を、選ばれた浮遊ゲート１３上へ与える。浮遊ゲ
ート１３（約＋７．２ボルトにある）とアース（約０ボ
ルト）されたソースライン１７との間の電位差は、選ば
れたセル１０または選ばれなかったセル１０の浮遊ゲー
ト１３を充電するために、ソース１１と浮遊ゲート１３
との間にゲート酸化物２８を横切ってファウラ・ノルト
ハイムトンネリング電流を発生させるには不十分であ
る。選ばれたセル１０の浮遊ゲート１３はプログラミン
グの間に注入されたホット電子で充電され、その電子は
選ばれたセル１０の浮遊ゲート１３の下のソース−ドレ
イン経路を非導通状態にし、その状態は“０”ビットと
して読み出される。選ばれなかったセル１０は浮遊ゲー
ト１３下のソース−ドレイン経路を導通状態に保たれ、
それらのセル１０は“１”ビットとして読み出される。

【００１１】フラッシュ消去モードでは、列デコーダ１
９はすべてのドレイン−列ライン１８を浮遊状態のまま
にしておくように機能してもよい。ワードラインデコー
ダ１６はすべてのワードライン１５を基準電位Ｖssへつ
なぐように機能する。列デコーダ１９はまた、すべての
ソースライン１７へ（約＋１０ボルトないし＋１５ボル
トの）正の高電圧Ｖeeを供給するように機能する。これ
らの消去電圧は、ファウラ・ノルトハイムトンネリング
電流を発生させるのに十分な電界強度をゲート酸化物領
域を横切って生じ、それによって浮遊ゲート１３からの
電荷転送を引き起こし、そのメモリセル１０を消去す
る。ワードライン１５上の電位は０ボルトであるので、
セル１０は消去の間非導通状態に留まり、従ってチャネ
ルホットキャリアは発生しない。ソースライン接合のフ
ィールドプレート降伏電圧はホットキャリア注入を禁止
するのに十分高いものとされている。更に、消去動作の
間にソース接合はバンド間のトンネリングを最小化する
ように最適化されるべきである。

【００１２】読み出しモードでは、ワードラインデコー
ダ１６はライン２０ｒ上のワードライン番地信号および
読み出し／書き込み／消去制御回路２１からの信号に応
答して、選ばれたワードライン１５へ（約＋５ボルト
の）予め選ばれた正の電圧Ｖccを供給し、また選ばれな
かったワードライン１５へ（アースの、またはＶssの）
低電圧を供給するように機能する。列デコーダ１９は、
少なくとも選ばれたドレイン−列ライン１８へ（約＋１
ボルトの）予め選ばれた正の電圧Ｖsen を供給し、また
ソースライン１７へ（０ボルトの）低電圧を供給するよ
うに機能する。列デコーダ１９はまた、番地ライン２０
ｄ上の信号に応答して、選ばれたセル１０の選ばれたド
レイン−列ライン１８をデータ出力端子へつなぐように
機能する。選ばれたドレイン−列ライン１８および選ば
れたワードライン１５へつながれたセル１０の導通状態
または非導通状態はデータ出力端子へつながれたセンス
増幅器（図示されていない）によって検出される。メモ
リアレイへ供給される読み出し電圧は選ばれたセル１０
に関するチャネルインピーダンスを決定するためには十
分であるが、任意の浮遊ゲート１３の電荷状態を乱すよ
うなホットキャリア注入やファウラ・ノルトハイムトン
ネリングを生ずるには不十分である。

【００１３】便宜上、表１に読み出し、書き込み、そし
て消去の電圧を与えておいた。

【表１】読み出し書き込みフラッシュ消去選ばれたワードライン５ボルト 12ボルト０ボルト（すべて）選ばれなかったワードライン０ボルト０ボルト −−−− 選ばれたドレインライン 1.0 ボルト 5-10ボルト浮遊（すべて）選ばれなかったドレインライン浮遊浮遊 −−−− ソースライン０ボルト約０ボルト 10-15 ボルト（すべて）

【００１４】図２、図３、図４を参照すると、文献
（ａ）や（ｂ）に述べられた従来技術のメモリセルで
は、隣接するセル間に分離機能を提供することに加え
て、制御ゲートと浮遊ゲートとの間の容量結合エリアを
増大させることによって制御ゲート（ポリ２）と浮遊ゲ
ート（ポリ１）との間の容量性結合を改善するために、
フィールド酸化物分離領域２５が用いられている。ソー
スライン１７（拡散Ｎ＋）は本質的にワードライン１５
と平行に走っており、ワードライン１５対の間のフィー
ルド酸化物領域２５を分離している。ドレイン領域１２
はワードライン１５の各対で共用されている。１つの列
中のドレイン１２は金属の列ライン１７ａ（図２には示
されていない）によってつながれている。金属ライン１
８を備えた各ドレインコンタクト１２ａは隣接するコン
タクトからフィールド酸化物領域２５によって分離され
ている。

【００１５】このように、フィールド酸化物領域２５は
隣接するセル間の分離を与えると共に、優れた制御ゲー
ト／浮遊ゲート間の容量性結合を提供している。連続し
たソースライン１７によって分離されたフィールド酸化
物領域２５の存在はソース１１にコンタクトする金属ラ
インの必要性を排除し、貴重なシリコン財を節約してい
る。これらのフィールド酸化物領域２５は図３に示され
たような直線で構成されるマスクを用いて設計、製作さ
れる。しかし、フォトリソグラフィ処理とＬＯＣＯＳ工
程の後に、フィールド酸化物領域２５は図５および図７
に示されたように丸みを帯びたものとなる。これについ
ては後述する。この形状の理由は、角におけるフォトリ
ソグラフィに関する丸み付けと狭い領域と広い領域とで
フィールド酸化物の成長速度が異なることとに関連して
いる。言い替えると、フィールド酸化物領域２５の形状
は、他の出版物で述べられているような“犬の骨（ｄｏ
ｇｂｏｎｅ）”形状をしている。

【００１６】それぞれがメモリセルの１つの行を構成す
る複数の導電性ワードライン１５が基板２２の表面上に
形成される。Ｎ＋ソースライン１７はメモリセルのソー
ス領域１１を含んでいる。ソースライン１７には、コン
タクトのために必要とされるチップ面積を節約するため
に、８、１６、または３２セル毎に金属の導体（図示さ
れていない）がコンタクトしている。

【００１７】ワードライン１５は、そのワードライン１
５の行中のメモリセルのための制御ゲート導体１４を含
んでいる。浮遊ゲート導体１３は、ソース１１とドレイ
ン１２間のチャネルＣｈを覆って、メモリセル１０を横
切って（各々のワードライン／制御ゲートと揃って）広
がっている。ワードライン１５は実際には浮遊ゲート導
体１３と揃っている。図３、図５および図７に示された
わずかなオフセットは分かりやすくするためのものであ
る。

【００１８】各メモリセルに関してワードライン１５は
制御ゲート導体１４を含んでいる。下層の浮遊ゲート導
体１３は中間レベルの誘電体の絶縁体（例えば酸化物−
窒化物−酸化物）層２７によって制御ゲート導体１４か
ら絶縁され、またゲート絶縁体（例えば酸化物）層２８
によってチャネル領域Ｃｈから絶縁されている。

【００１９】浮遊ゲート１３は比較的薄いゲート絶縁体
２８（約８０−１５０オングストロームの酸化物）を介
してチャネル領域Ｃｈと容量結合している。制御ゲート
１４と浮遊ゲート１３との間の容量性結合は、隣接のセ
ル分離用の厚いフィールド絶縁体２５の一部を覆う制御
ゲート１４と浮遊ゲート１３の延長部によって強化され
ている。

【００２０】それぞれ消去とプログラミングの効率を最
適化するために、ソース／ドレイン拡散１１、１２の接
合を所望のものに作製するために各種の打ち込みプロセ
スを施すことが可能である。プログラミングの効率化の
ためには、ドレイン−チャネル接合はホットキャリアの
注入を容易にする急峻な分布を示すように作製される。
ゲートダイオードが降伏しない消去動作のためには、ソ
ース−チャネル接合は勾配を持った（傾斜した）分布を
示すものに作製される。

【００２１】図示された実施例のメモリセル対の構成は
本発明に特徴的なものではなく、日常的な設計段階での
選択の問題である。消去のためのファウラ・ノルトハイ
ムトンネリングや電子なだれ注入効率を高めるためのチ
ャネルおよび接合の分布等を含む本発明の各種の態様を
利用するために、別のメモリセル構成を採用することも
できる。

【００２２】フラッシュＥＥＰＲＯＭはファウラ・ノル
トハイムトンネリングによってメモリセル１０の浮遊ゲ
ート１３から電子を取り去ることによって消去される。
このことは、ドレイン１２を浮遊させながら、各セル１
０のソース１１の電圧を高電圧（１０ないし１５ボル
ト）に高め、そのセルの制御ゲート１４をアース電位に
保つことで行われる。別の方法は制御ゲート１４を負の
電位へつなぎ、ソース１１の電圧を５ボルト付近の値に
増加させることである。これらの方法はいずれも、ソー
ス１１拡散と浮遊ゲート１３との間に大きい電界を生じ
させ、浮遊ゲート１３がソース１１の電位よりも低電位
になるようにする。このことは図２に示され、そこには
電界を“Ｅ”で示してある。

【００２３】電界Ｅ_FSは数多くのパラメータで影響され
る。パラメータのうちの３つはｄ＝誘電体厚さ、ｌ_d＝
ドレイン拡散の下積み距離、そしてｌ_s＝ソース拡散の
下積み距離である。

【００２４】電界Ｅ_FSはまた、制御ゲート１４によって
覆われた浮遊ゲート１３エリアの、チャネルＣｈを覆う
浮遊ゲート１３エリアに対する比によっても影響され
る。後者のエリアはフィールド酸化物２５を覆う浮遊ゲ
ート１３エリアは含まない。

【００２５】図４の距離“ｄ”は図１のと同じ誘電体厚
さである。図３は設計者の図面を表しており、例えば、
計算機支援設計システムでの一対のセル１０のためのマ
スクを表している。実際には、セル１０の対は製造プロ
セスが完了した後では異なって見える。図５は図３のよ
うなマスクを使用して作製された後のセル１０の対を示
している。フィールド酸化物の端部はフィールド酸化物
のエンクローチメント（ｅｎｃｒｏａｃｈｍｅｎｔ）と
リソグラフィとによって丸まっている。

【００２６】図５の適正な位置合わせをされた例では、
ソース１１側のチャネルＣｈがドレイン１２側よりも広
いように示されている。更に、チャネルエリアＣｈは設
計時に意図されたものよりも大きいものであるように描
かれている。もしフィールド酸化物２５の丸み付けがチ
ャネルＣｈ中へ広がらなければ、ソース１１とドレイン
１２の寸法は違わず、チャネルＣｈは意図したものより
大きくならない。

【００２７】図６を参照すると、ソース１１と浮遊ゲー
ト１３との間の電界Ｅ_FSに影響する各種の成分容量が示
されている。すべての容量値は規格化されている。

【００２８】既に述べたように、特定の型のフラッシュ
ＥＥＰＲＯＭは、ソース１１とドレイン１２とが異なる
ようにドープされ、その結果ソース１１拡散がドレイン
１２拡散よりも遠くまで浮遊ゲート１３の下へ広がって
いるという事実によって特徴付けられる。このため、図
６の回路のソース１１とドレイン１２とで関係する容量
値は異なってくる。もし、例えばすべてのキャパシタが
すべてのノードと共に初期に０ボルトにあって、ソース
１１が１２ボルトへランプ状に立ち上がったとすると、
浮遊ゲート１３の電圧はランプ状に〔．１５／（．０５
＋．１５＋．２＋．６）〕×１２ボルト＝１．８ボルト
へ上昇する。このことはもし、（ソース１１を除いて）
すべての他のノードがＶssすなわち０ボルトに保たれて
いれば正しい。もし、ゲート誘電体２８が１００オング
ストロームの厚さであれば、ソース１１と浮遊ゲート１
３との間の電界Ｅ_FSはｃｍ当たり（１２−１．８）／１
００オングストローム＝１０．２メガボルトとなる。

【００２９】しかしもし、例えば、ソース１１容量が．
１５Ｃから．３Ｃへ変わると、電界Ｅ_FSはｃｍ当たり
（１２−３．６）／１００オングストローム＝８．４メ
ガボルトとなる。この電界の差は、もし同じ消去パルス
の幅またはパルス長を用いるとすれば、消去動作の後に
異なる浮遊ゲート１３電位をもたらすことになる。ファ
ウラ・ノルトハイムトンネリングの間、浮遊ゲート１３
の電位が基板に対して負でないようになって、それによ
って電界Ｅ_FSがトンネリングの起こらない、十分低い値
になるまで、浮遊ゲート１３から電子が排除される。

【００３０】図７は制御ゲート１３とフィールド酸化物
２５との間の位置合わせずれがどのようにメモリアレイ
に関する双峰的消去電圧しきい値をもたらすかを示して
いる。消去電圧しきい値Ｖｔはメモリチップがメモリセ
ルが消去されたことを検出する（論理“１”レベルを検
出する）最も高い制御ゲート電圧、または上限として定
義される。

【００３１】図７の制御ゲート１４はフィールド酸化物
２５端部に相対的に紙面の下の方向へずれている。９０
度になるように設計されたフィールド酸化物２５端部の
丸み付けのために、長さｌ₁は長さｌ₂よりも長い。長
さｌ₁とｌ₂はソース１１拡散を覆っている部分の浮遊
ゲート１３に沿っての距離を表している。既に述べたよ
うに、距離ｌ₁とｌ₂の違いは、長さｌ₁を有するメモ
リセルと長さｌ₂を有するメモリセル１０との間の電界
Ｅ_FSに大きな違いをもたらす。長さの大きな違いは、図
２のソース１１拡散下積み距離ｌ_sが図６で述べた全容
量へ大きく共重合体するために生ずる。

【００３２】位置合わせへの敏感さを軽減する１つの方
法はソース１１拡散に共通で制御ゲート１４に平行なフ
ィールド酸化物２５端部と制御ゲート１４との間隔を大
きくすることである。この方法の１つの明らかな欠点は
エリアが占有されることである。

【００３３】上の制御ゲートと下の制御ゲート１４とへ
異なる電位を使用することによって、各セル（上側対下
側、あるいはそれらが順番付けされていれば奇数対偶
数）に関する電界Ｅ_FSは一致するようにできる。そのよ
うにすることで、もし位置合わせずれが大きくてソース
１１と浮遊ゲート１３との間に別の容量項をもたらすよ
うな場合でも、各セル１０の消去された電圧しきい値Ｖ
ｔは一致もしくは同程度のものとなる。

【００３４】ここで図８を参照すると、例として規格化
された容量値が示されており、この規格化された値は図
７に示された位置合わせずれから生ずる典型的なもので
ある。

【００３５】再び、図７と図８の上側のセル１０がすべ
てのノードを０ボルトに初期化されていると仮定する。
もし、ソース１１が１２ボルトへランプ状に上昇する
と、他のノードがアースされていれば、結果の浮遊ゲー
ト１３電圧は既に述べたように１．８ボルトとなる。同
じ電圧条件に対して、下側のセルの浮遊ゲート１３は．
２（１２）＝２．４ボルトである。２．４−１．８＝．
６ボルトの差が上側と下側のセル１０の浮遊ゲート１３
間に存在する。補償するためには、上側のセル１０の制
御ゲート１４上の電圧を増大させる。必要な増大分は．
６ボルト／〔．６Ｃ／（．６Ｃ＋．０５Ｃ＋．１５Ｃ
＋．２Ｃ）〕＝１ボルトである。この必要とされるオフ
セットは、図３を一部とするアレイ全体に亘って不変で
あり、首尾一貫している。

【００３６】交番行の制御ゲート電圧の組み込み例が図
９に示されている。図９で、論理信号が奇数デコード端
子と偶数デコード端子へ供給される。ワードライン番地
信号２０ｒの少なくとも１つのビット、多分再下位ビッ
トは偶数および奇数のワードラインに対応しており、そ
のビットは奇数デコード端子と偶数デコード端子へ供給
される信号をデコードするために用いられる。トランジ
スタＴ１は分離の働きを持ち、比較的高電圧であるＶpp
が奇数デコード端子と偶数デコード端子へ到達するのを
妨げている。トランジスタＴ２は負荷トランジスタであ
る。トランジスタＴ３とＴ４はインバータを構成してい
る。Ｖss’ＯＤＤとＶss’ＥＶＥＮの両端子上の電圧
は、それらの電圧が、同じワードライン１５上のセルと
ドライバ（奇数）とにそれの直下または直上のドライバ
（偶数）とワードライン１５の上のセルと同じ電界Ｅ_FS
を持たせるような電位に設定される場合には、消去の間
を除いて電圧Ｖssにある。

【００３７】上の例で、図９の回路は図１のワードライ
ンデコーダ１６のワードラインドライバ回路に含まれて
いる。

【００３８】製造時の試験段階において、そして上に述
べた手続きによって、必要とされるオフセットが決定さ
れ、後の動作のために装置中へプログラムされる。メモ
リの製造バッチの間に位置合わせが変更される毎に、こ
のオフセットが測定され、永久的にメモリ中へプログラ
ムされる。

【００３９】上で述べた測定と永久的なプログラミング
は、２つの経路で消去を行う図９の回路を用いることに
よって避けることができる。２つの経路の各経路は一連
の着実に増加していく消去パルスを含んでいる。１つの
経路では、例えば、奇数行がＶssに等しい制御ゲート電
圧によって消去され、一方偶数行は過剰消去を避けるた
めに十分高い値の制御ゲート電圧でもって消去される。
各消去サイクルの後にセルのチェックが行われ、完全な
消去が行われたかが決定される。第２の経路ではこのプ
ロセスが逆方向に行われる。すなわち、Ｖssに等しい制
御ゲート電圧でもって偶数行が消去され、奇数行は過剰
消去を避けるために十分高い制御ゲート電圧でもって消
去される。過剰消去は、セル１０が選ばれなかった状態
において非導通状態であると仮定して、浮遊ゲート１３
からセル１０導通させるに十分な電子を取り除いた場合
に発生する。

【００４０】本発明はまた、仮想アース型のアレイでの
場合に見られるように、ｘ方向の位置合わせずれが異な
るＥ_FSをもたらすようなアレイにも適用できる。位置合
わせずれがセル１０の交番列間でドレイン１２から浮遊
ゲート１３への容量性結合に影響する場合には、ワード
ライン１５よりもむしろ列ラインへ、ビットライン電圧
の同様な奇数・偶数の組み合わせを供給する。そのよう
なアレイではドレイン１２は通常浮遊状態に残される。
しかし、ｘ方向の位置合わせずれの補償は、有効なフィ
ールドを奇数列ラインと偶数列ラインとで同じにする値
へドレイン１２を１つ置きに駆動することで行われる。
図９の回路に類似した回路が列デコーダ中に含まれてお
り、その列デコーダは図１の列デコーダ１９と同様のも
のであるが仮想アースアレイ用に設計されたものであ
る。

【００４１】本発明は特定の実施例に関して説明してき
たが、この説明は限定的な意図のものではない。本明細
書の説明を参照することで、本発明の別の実施例と共
に、本実施例についての各種の修正が可能であることは
当業者に明かであろう。従って、本発明の特許請求の範
囲は、そのような修正や実施例を本発明の範囲に含まれ
るものとして包含すると解釈されるべきである。

【００４２】以上の説明に関して更に以下の項を開示す
る。（１）セルの複数個の対を含む不揮発性メモリであっ
て、各セルが制御ゲート、浮遊ゲート、そしてソース／
ドレイン拡散を有し、前記対の各対の第１のセルが浮遊
ゲートと拡散の間の第１の容量値を有するように作製で
き、前記対の各対の第２のセルが前記第１の値と異な
る、浮遊ゲートと拡散の間の第２の容量値を有するよう
に作製でき：前記対のうちの前記第１のセルの前記制御
ゲートと前記拡散の各々へ第１の消去パルスを供給する
第１の回路手段、前記対のうちの前記第２のセルの前記
制御ゲートと前記拡散の各々へ第２の消去パルスを供給
する第２の回路手段、を含み、前記第１の消去パルスが
前記第２の消去パルスと異なる大きさを有するように調
節可能である、メモリ。

【００４３】（２）第１項記載のメモリであって、前記
第１と第２のセルがそれらの生産時の位置合わせずれの
ために生じた、浮遊ゲートと拡散の間の異なる容量を有
し、前記第１と第２の消去パルスの前記大きさが、消去
されたしきい値電圧の狭いマージンを与えるように調節
できるメモリ。

【００４４】（３）第１項記載のメモリであって、前記
対のうちの前記第１と第２のセルが別々のセル行中にあ
るメモリ。

【００４５】（４）第１項記載のメモリであって、前記
対のうちの前記第１と第２のセルが、別々のセル列中に
あるメモリ。

【００４６】（５）第１項記載のメモリであって、前記
第１のセルの各セルのうちの前記拡散が前記第１のセル
の各セルのうちの前記浮遊ゲートの下積みになっている
メモリ。

【００４７】（６）第１項記載のメモリであって、前記
第１と第２の回路手段のうち少なくとも１つが前記制御
ゲートと前記拡散のうちの１つへ供給される基準電位を
変化させるための入力を含んでいるメモリ。

【００４８】（７）第１項記載のメモリであって、前記
第１と第２の回路手段の各々が各前記対の各セルをデコ
ードするための入力を含んでいるメモリ。

【００４９】（８）第１項記載のメモリであって、前記
第１と第２の回路手段の各々が前記第１と第２の消去パ
ルスを供給するためのインバータを含んでいるメモリ。

【００５０】（９）第１項記載のメモリであって、前記
第１と第２の回路手段の各々が前記対の各セルをデコー
ドするための入力を含み、前記第１と第２の回路手段の
各々が前記デコード入力を前記第１と第２の消去パルス
から分離するための少なくとも１つの分離トランジスタ
を含んでいるメモリ。

【００５１】（１０）セルの複数個の対を含む不揮発性
メモリであって、各セルが制御ゲート、浮遊ゲート、そ
してソース／ドレイン拡散を有し、前記対の各対の第１
のセルが浮遊ゲートと拡散の間の第１の容量値を有する
ように作製でき、前記対の各対の第２のセルが前記第１
の値と異なる、浮遊ゲートと拡散の間の第２の容量値を
有するように作製でき：前記対の前記各々の前記１つの
前記セルの前記制御ゲートと前記拡散の各々へ第１の消
去パルスを供給する第１の回路手段、前記対の各対の前
記他方のうちの前記セルの前記制御ゲートと前記拡散の
各々へ第２の消去パルスを提供する第２の回路手段、を
含み、前記第１の消去パルスが前記第２の消去パルスと
異なる大きさを有するように調節可能であり、前記第１
と第２のセルがそれらの生産時の位置合わせずれのため
に生じた、浮遊ゲートと拡散の間の異なる容量を有し、
また第１と第２の消去パルスの前記大きさが、消去され
たしきい値電圧の狭いマージンを与えるように調節で
き、前記対の前記第１のセルと第２のセルとが別々のセ
ル行中にあり、前記第１のセルの各セルのうちの前記拡
散が前記第１のセルの各セルのうちの前記浮遊ゲートの
下積みになっており、前記第１と第２の回路手段の少な
くとも１つが、前記制御ゲートと前記拡散の１つへ供給
される基準電位を変化させるための入力を含んでおり、
前記第１と第２の回路手段の各々が各前記対の各セルを
デコードするための入力を含んでおり、前記第１と第２
の回路手段の各々が前記第１と第２の消去パルスを供給
するためのインバータ回路を含んでおり、前記第１と第
２の回路手段の各々が前記デコード入力を前記第１と第
２の消去パルスの１つから分離するための少なくとも１
つの分離トランジスタを含んでいる、メモリ。

【００５２】（１１）セルの複数個の対を有する不揮発
性メモリ中で電圧しきい値の狭いマージンを得るための
方法であって、前記セルの各々が制御ゲート、浮遊ゲー
ト、そしてソース／ドレイン拡散を有し、前記対の各対
のうちの第１のセルが浮遊ゲートと拡散の間の１つの容
量値を有するように作製でき、前記対の各対のうちの第
２のセルが前記第１の容量値と異なる、浮遊ゲートと拡
散の間の第２の容量値を有するように作製でき：前記対
の前記第１のセルのうちの前記制御ゲートと前記拡散の
各々へ第１の消去パルスを供給すること、前記対の前記
第２のセルのうちの前記制御ゲートと前記拡散の各々へ
第２の消去パルスを提供すること、前記第１の消去パル
スと前記第２の消去パルスの大きさを調節して、消去さ
れたしきい値電圧の狭いマージンを得ること、を含む方
法。

【００５３】（１２）第１１項記載の方法であって、前
記第１と第２のセルが、それらの生産時に位置合わせず
れによって生じた浮遊ゲートと拡散の間の、互いに異な
る容量を有する方法。

【００５４】（１３）第１１項記載の方法であって、前
記対の前記第１と第２のセルが別々のセル行中にある方
法。

【００５５】（１４）第１１項記載の方法であって、前
記対の前記第１と第２のセルが別々のセル列中にある方
法。

【００５６】（１５）第１１項記載の方法であって、前
記第１のセルの各セルのうちの前記拡散が前記第１のセ
ルの各セルのうちの前記浮遊ゲートの下積みになってい
る方法。

【００５７】（１６）第１１項記載の方法であって、前
記第１のセルの各セルのうちの前記制御ゲートへ供給さ
れる基準電位が前記第２のセルの各セルのうちの前記制
御ゲートへ供給される基準電位と違っているために、前
記大きさが異なることになる方法。

【００５８】（１７）第１１項記載の方法であって、前
記第１と第２の消去パルスが、各前記対の各セルをデコ
ードするための入力を含む回路によって発せられる方
法。

【００５９】（１８）第１１項記載の方法であって、前
記第１と第２の消去パルスが、前記第１と第２の消去パ
ルスを供給するためのインバータを含む回路によって発
生られる方法。

【００６０】（１９）第１１項記載の方法であって、前
記第１と第２の消去パルスが、各前記対の各セルをデコ
ードするための入力を含む回路によって発せられ、前記
回路が前記デコード入力を前記第１と第２の消去パルス
から分離するための分離トランジスタを含んでいる方
法。

【００６１】（２０）不揮発性メモリはセル１０の複数
個の対を有し、各セル１０は制御ゲート１４、浮遊ゲー
ト１３、そしてソース／ドレイン拡散１１／１２を含ん
でいる。対の各々のうちの第１のセル１０は浮遊ゲート
１３と拡散１１／１２の間の容量の１つの値を有するよ
うに作製できる。対の各々のうちの第２のセルは前記第
１の値と異なる浮遊ゲート１３と拡散１１／１２の間の
容量の第２の値を有するように作製できる。メモリは前
記対の第１のセル１０のうちの制御ゲート１４と拡散１
１／１２へ第１の消去パルスを供給するための第１の回
路と、対の第２のセル１０のうちの制御ゲート１４と拡
散１１／１２へ第２の消去パルスを供給するための第２
の回路とを含んでいる。（図９参照）第１の消去パルス
は、消去されたしきい値電圧のマージンを狭めて、それ
によって位置合わせずれを補償するために、第２の消去
パルスと異なる大きさを有するように調節できる。

【００６２】

【注意】

（Ｃ）著作権、テキサスインスツルメンツ社１９９１
年。本特許ドキュメンツの開示部分には著作権保護の対
象となる材料が含まれている。テキサスインスツルメン
ツ社は、発行された特許または特許開示が特許および商
標事務所における特許書類または記録として複写される
ことに関しては異議を唱えるものではないが、それ以外
に関してはすべての著作権を保有する。

【図面の簡単な説明】

【図１】メモリセルアレイの、部分的にブロック図で示
した電気回路図。

【図２】浮遊ゲートメモリセルの断面図。

【図３】本発明の浮遊ゲートメモリセルの平面設計図。

【図４】図３のＢ−Ｂに沿っての断面図。

【図５】フィールド酸化物エンクローチメントによるフ
ィールド酸化物丸み付けを示す、製造後の図３のセル設
計。

【図６】ソース拡散と浮遊ゲートとの間の電界Ｅ_FSに影
響する各成分。

【図７】制御ゲートとフィールド酸化物との間の位置合
わせずれのために生ずるメモリセルの消去電圧しきい値
の双峰分布。

【図８】図７の位置合わせずれの図６の回路への影響。

【図９】図７の位置合わせずれを補償する、行毎に交番
する制御ゲート電圧の供給例。

【符号の説明】

１０メモリセル（浮遊ゲートトランジスタ）１１ソース１２ドレイン１２ａドレインコンタクト１３浮遊ゲート１４制御ゲート１５ワードライン１６ワードラインデコーダ１７ソースライン１７ａ金属列ライン１８列ライン１９列デコーダ２０ｄ番地ライン２０ｒワードライン番地信号ライン２１読み出し／書き込み／消去制御回路２２基板２５フィールド酸化物分離領域２７中間レベル絶縁体層２８ゲート酸化物

───────────────────────────────────────────────────── フロントページの続き (72)発明者プラディープエル．シャーアメリカ合衆国テキサス州ダラス，フォートソン 18803

Claims

【特許請求の範囲】

【請求項１】セルの複数個の対を含む不揮発性メモリ
であって、各セルが制御ゲート、浮遊ゲート、そしてソ
ース／ドレイン拡散を有し、前記対の各対の第１のセル
が浮遊ゲートと拡散の間の第１の容量値を有するように
作製でき、前記対の各対の第２のセルが前記第１の値と
異なる、浮遊ゲートと拡散の間の第２の容量値を有する
ように作製でき：前記対のうちの前記第１のセルの前記
制御ゲートと前記拡散の各々へ第１の消去パルスを供給
する第１の回路手段、前記対のうちの前記第２のセルの前記制御ゲートと前記
拡散の各々へ第２の消去パルスを供給する第２の回路手
段、を含み、前記第１の消去パルスが前記第２の消去パルスと異なる
大きさを有するように調節可能である、メモリ。
【請求項２】セルの複数個の対を有する不揮発性メモ
リ中で電圧しきい値の狭いマージンを得るための方法で
あって、前記セルの各々が制御ゲート、浮遊ゲート、そ
してソース／ドレイン拡散を有し、前記対の各対のうち
の第１のセルが浮遊ゲートと拡散の間の１つの容量値を
有するように作製でき、前記対の各対のうちの第２のセ
ルが前記第１の容量値と異なる、浮遊ゲートと拡散の間
の第２の容量値を有するように作製でき：前記対の前記
第１のセルのうちの前記制御ゲートと前記拡散の各々へ
第１の消去パルスを供給すること、前記対の前記第２のセルのうちの前記制御ゲートと前記
拡散の各々へ第２の消去パルスを供給すること、前記第１の消去パルスと前記第２の消去パルスの大きさ
を調節して、消去されたしきい値電圧の狭いマージンを
得ること、を含む方法。