JPH06252082A - イオン注入法 - Google Patents

イオン注入法

Info

Publication number
JPH06252082A
JPH06252082A JP3593293A JP3593293A JPH06252082A JP H06252082 A JPH06252082 A JP H06252082A JP 3593293 A JP3593293 A JP 3593293A JP 3593293 A JP3593293 A JP 3593293A JP H06252082 A JPH06252082 A JP H06252082A
Authority
JP
Japan
Prior art keywords
ion implantation
mask
wafer
substrate
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3593293A
Other languages
English (en)
Inventor
Masami Hane
正己 羽根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3593293A priority Critical patent/JPH06252082A/ja
Publication of JPH06252082A publication Critical patent/JPH06252082A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】マスクの開口部を通して半導体基板に不純物を
イオン注入するに際して、開口部端よりマスク下の部分
への不純物の横方向拡がりを抑制する。 【構成】イオンビームを半導体基板の基板結晶低次指数
面に垂直方向に沿うように方向づけ、かつ半導体基板を
液体窒素で冷却する温度以下の極低温に冷却しながら半
導体基板に不純物をイオン注入する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
おけるイオン注入法に関する。
【0002】
【従来の技術】大規模集積回路の半導体装置では、たが
いに特性が異なる複数の半導体素子を微細に半導体基板
上に形成する必要がある。このために、シリコン基板、
すなわちシリコンウェハの表面に平面的に半導体素子を
集団形成するプレーナ−技術において、イオン注入技術
を用いてウェルを形成しその内に半導体素子を設けてい
る。
【0003】例えば、シリコンウェハの選択的な表面部
分にレジスト等をマスクとしてP型不純物を室温でイオ
ン注入によりドーピングし、その後の活性化熱処理を経
てP型不純物領域すなわちP型ウェルを形成し、その内
にNチャンネル型絶縁ゲート電界効果トランジスタを形
成する。そして同一のシリコンウェハの他の選択的な表
面部分にレジスト等をマスクとしてN型不純物を室温で
イオン注入によりドーピングし、その後の活性化熱処理
を経てN型不純物領域すなわちN型ウェルを形成し、そ
の内にPチャンネル型絶縁ゲート電界効果トランジスタ
を形成する。
【0004】
【発明が解決しようとする課題】イオン注入法はドープ
したい不純物をイオン化して電界により加速してシリコ
ン結晶中に打ち込み、打ち込まれたイオンはシリコン結
晶中のシリコン原子および電子と衝突散乱しながらエネ
ルギーを失い結晶中をある距離進んだ後に止るというも
のである。
【0005】よってマスク開口部に選択的にウェルを形
成するにあたって、従来のイオン注入法では注入された
イオンは深さ方向のみならずマスク端から横方向すなわ
ちマスク開口部からマスクの下部にも大きく潜りこむよ
うに広がってしまう。
【0006】このことはプレーナ−製造技術において隣
合うウェルの距離をこの横方向の広がりを考慮して離す
必要があること、すなわち横方向の集積度を制限してし
まう結果となるものであるが、イオン注入法の本質的な
問題として解決する有効な手段は無かった。
【0007】したがって本発明の目的は、大規模集積回
路製造工程におけるウェル等の不純物領域をイオン注入
技術により形成するに際し、集積度をさらに向上させる
ために、イオン注入時にマスク下の領域への不純物の余
分な横方向拡がりを効果的に抑制するイオン注入法を提
供することである。
【0008】
【課題を解決するための手段】本発明の特徴は、半導体
基板に第1導電型の不純物領域、例えばトランジスタ等
の半導体素子をその表面に設けるウェルを形成する工程
において、第1導電型の不純物をイオン注入するに際
し、イオンビームを前記半導体基板の基板結晶低次指数
面に垂直方向に沿うように方向づけ、かつ前記半導体基
板を液体窒素の温度以下の極低温に冷却しながら行うイ
オン注入法にある。ここで、基板結晶低次指数面とは、
ミラーの指数(hkl)においてh,k,lが5以下の
結晶面をいい、好ましくは(100)面である。
【0009】イオンを単結晶基板に注入する場合、結晶
軸方向、特に低次面指数表面に垂直な方向に注入する
と、一部のイオンは結晶中の規則的な格子原子の作る静
電ポテンシャルに対し小角度散乱を繰り辺し受け、結晶
軸方向に閉じ込められるようになり、その結果エネルギ
ー損失が減少し飛程が大きくなる。
【0010】閉じ込められる度合いは結晶格子原子の並
びが規則正しいほど大きく低次指数面方位表面に垂直な
結晶軸で顕著である。これをチャネリング現象と呼ぶ
が、結晶格子原子の熱振動によりその位置がずれること
により、偶発的に大きな散乱を受けイオンの進行方向は
ある結晶軸から外れ、チャネリングしなかったイオン同
様に注入された方向からずれて結果的に横方向の拡がり
となる。
【0011】この結晶格子原子の熱振動が無いとすると
結晶に注入されチャネリングを起こしたイオンは規則正
しい結晶格子原子配列のためにその結晶軸中に方向を閉
じ込められた運動を持続する。
【0012】そこで本発明のように結晶基板を極低温に
冷却し、かつ注入されたイオンが大部分チャネリングを
起こすように低次指数面方位にイオンビームを垂直に注
入させれば、イオンは低次指数面方位中の主結晶軸チャ
ネルに進行方向を固定するように強いられた運動により
注入した方向性を保ち結晶中に導入される。すなわちイ
オン注入時にマスクに対しその下部領域にまわりこむこ
と無く不純物のドーピング領域を形成することができ
る。このように横方向の拡がりを抑制できるためウェル
間の距離を詰めることができ集積度が向上できる。
【0013】図1は、低次指数面方位の表面をもつ結晶
ターゲット基板1上に所望の領域を開口した開口部7を
有するマスク2を形成し、このターゲット基板1を極低
温(理想的には絶対零度)に冷却し、イオン注入のイオ
ンビーム3をターゲット基板1の低次指数面方位表面に
垂直になるように調整した後、極低温に保ったままイオ
ン注入を行なって形成した不純物ドーピング領域4を示
す。同図に示されるように、不純物ドーピング領域4は
開口部6の端7よりマスク下にごくわずかの部分4’が
位置するだけであり、ほとんどまわりこまない形状とな
る。
【0014】これに対して極低温で冷却しないでイオン
注入を室温で行なう従来技術において、イオンビームも
表面に対し傾きがあるままイオン注入した不純物ドーピ
ング領域14を図5に示す。この場合、イオンビームが
結晶チャネル軸方向に合っていないため、チャネリング
を起こすイオンは少ない。またチャネリング現象は全く
起こらないわけではないが、起きたとしても結晶格子原
子の熱振動によりその閉じ込め効果は簡単に無くなり、
同図に示すように不純物ドーピング領域14は横方向す
なわちマスク下に大きく拡がった部分14’を有する分
布になってしまう。
【0015】尚、図1,図5を含めて本明細書および図
面ではイオン注入時の不純物領域の形状、すなわち活性
化熱処理前のドーピング状態を説明している。そして、
従来技術の場合も本発明の場合も、例えばランプアニー
ル等の活性化熱処理の条件が同じならばこの処理の際の
横方向への拡がりの度合も同じである。したがって最終
的(活性化熱処理後)の横方向への拡がりの、本発明に
よるものと従来技術によるものとの差は、イオン注入時
(活性化熱処理前)の横方向への拡がりの差がそのまま
出てくるから、本発明の図1による領域4の熱処理後の
形状は、従来技術の図5による領域14の熱処理後の形
状より、はるかに横方向への拡がりが少ないものとな
る。
【0016】
【実施例】次に本発明について図面を参照して説明す
る。
【0017】図2は本発明の一実施例のイオン注入法を
示す断面図である。まず、(100)面方位の清浄な主
表面5を有する単結晶シリコンのウェハ1を用意する
(図2(a))。次に、ウェハ1の表面5上にレジスト
膜2’を成膜し(図2(b))、そこに開口部6を設け
てマスク2を形成する(図2(c))。そしてこのウェ
ハを液体ヘリウムを用いて4K(Kelvin tem
perature)の極低温に冷却し、この冷却状態で
P型不純物であるボロンを、ボロンイオンビーム3がウ
ェハ1の主表面5、すなわち基板結晶低次指数面の(1
00)面方位に対し垂直になるように誤差±1度で設定
して、加速エネルギー5keV、注入ドーズ量2×10
14cm-2でイオン注入してP型不純物ドーピング領域4
を形成する(図2(d))。ここで先に述べたように領
域4のマスク下の部分4’はごくわずかである。
【0018】この領域4は活性化熱処理を経てその内に
Nチャンネル型絶縁ゲート電界効果トランジスタを設け
るP型ウェルであることができる。また同様にこのウェ
ハ1を極低温に冷却し、N型不純物を、そのイオンビー
ム3がウェハ1の主表面に対し垂直になるように設定し
て、このウェハの他の所定の箇所にイオン注入して、そ
の内にPチャンネル型絶縁ゲート電界効果トランジスタ
を設けるN型ウェルとするN型不純物ドーピング領域を
形成することができる。
【0019】現在の技術では半導体シリコンの微細構造
中の不純物の2次元的拡がりを測定することは困難であ
る。しかし詳細な信頼し得る理論に基づくコンピュータ
シミュレーション技術がありこれによって不純物ドーパ
ントの横方向拡がりを見積ることができる。
【0020】このシミュレーションを用いて本発明の実
施例での不純物(ボロン)分布の2次元的拡がりを計算
した結果を、断面等濃度線図で図3(A)に示す。また
これと比較して本発明の実施例と同様のイオン種エネル
ギーと注入量で、300K(室温)でイオン注入する従
来技術のボロンの2次元的拡がりの計算結果を、断面等
濃度線図で図3(B)に示す。図3(A)と図3(B)
とを比較すれば、本発明(図3(A))における開口部
6の端7からマスク2下への拡がり部分4’が従来技術
(図3(B))の拡がり部分14’と比較してがはるか
に少ないことが明らかである。
【0021】また、シミュレーションを用いて本発明の
実施例での深さ方向の1次元不純物分布を計算した結果
を図4(A)に示す。またこれと比較して本発明の実施
例と同様のイオン種エネルギーと注入量で、300K
(室温)でイオン注入する従来技術の深さ方向の1次元
不純物分布の計算結果を図4(B)に示す。図4(A)
と図4(B)とを比較すれば、本発明の図4(A)の方
が同一エネルギー、注入量であるにもかかわらず深く、
また深い部分での不純物濃度が高くなっていることがわ
かる。これは不純物ドーピング領域をウェルとして使用
する場合に都合が良い。一方、従来法でこのように深い
分布を得る為に更に熱拡散を加えた場合は、拡散の等方
性から横方向の拡がりがますます大きくなってしまう。
【0022】また、液体窒素温度となるように液体窒素
で冷却した場合も、従来技術よりはるかにマスク2下へ
の拡がり部分が少なくなり、かつ深い部分での不純物濃
度も従来技術よりはるかに高くなる。
【0023】
【発明の効果】以上説明したように本発明によれば、イ
オン注入の際の開口部の端からマスク下の部分への不純
物の横方向拡がりを抑制できるという効果を有してい
る。また、ウェルとして使用するのに適した不純物分布
が得られるという効果も有している。
【図面の簡単な説明】
【図1】本発明の一実施例を示す断面図である。
【図2】本発明の一実施例を工程順に示した断面図であ
る。
【図3】イオン注入による不純物の2次元的拡がりを計
算した結果を示す図であり、(A)が本発明の実施例の
場合、(B)が従来技術の場合である。
【図4】イオン注入による不純物の1次元分布を計算し
た結果を示す図であり、(A)が本発明の実施例の場
合、(B)が従来技術の場合である。
【図5】従来技術を示す断面図である。
【符号の説明】 1 単結晶シリコン基板 2 マスク 2’ レジスト膜 3 イオンビーム 4 本発明による不純物ドーピング領域 4’ 不純物ドーピング領域4のまわり込みの部分 5 単結晶シリコン基板の主表面 6 マスクの開口部 7 開口部の端 14 従来技術の不純物ドーピング領域 14’ 不純物ドーピング領域14のまわり込みの部

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板に第1導電型の不純物領域を
    形成する工程において第1導電型の不純物をイオン注入
    するに際し、イオンビームを前記半導体基板の基板結晶
    低次指数面に垂直方向に沿うように方向づけ、かつ前記
    半導体基板を液体窒素の温度以下の極低温に冷却しなが
    ら行うことを特徴とするイオン注入法。
  2. 【請求項2】 前記半導体基板はシリコン基板であり、
    前記基板結晶低次指数面は(100)面であることを特
    徴とする請求項1に記載のイオン注入法。
  3. 【請求項3】 前記冷却は液体ヘリウムを用いて行うこ
    とを特徴とする請求項1に記載のイオン注入法。
  4. 【請求項4】 前記不純物領域はその表面に半導体素子
    を形成するウェルであることを特徴とする請求項1に記
    載のイオン注入法。
JP3593293A 1993-02-25 1993-02-25 イオン注入法 Pending JPH06252082A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3593293A JPH06252082A (ja) 1993-02-25 1993-02-25 イオン注入法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3593293A JPH06252082A (ja) 1993-02-25 1993-02-25 イオン注入法

Publications (1)

Publication Number Publication Date
JPH06252082A true JPH06252082A (ja) 1994-09-09

Family

ID=12455806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3593293A Pending JPH06252082A (ja) 1993-02-25 1993-02-25 イオン注入法

Country Status (1)

Country Link
JP (1) JPH06252082A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299346A (ja) * 2001-04-02 2002-10-11 Fuji Electric Co Ltd 半導体装置の製造方法
US20140357008A1 (en) * 2013-05-28 2014-12-04 Lg Electronics Inc. Method of manufacturing solar cell and method of forming doping region

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03145722A (ja) * 1989-10-31 1991-06-20 Mitsubishi Electric Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03145722A (ja) * 1989-10-31 1991-06-20 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299346A (ja) * 2001-04-02 2002-10-11 Fuji Electric Co Ltd 半導体装置の製造方法
US20140357008A1 (en) * 2013-05-28 2014-12-04 Lg Electronics Inc. Method of manufacturing solar cell and method of forming doping region
US9640707B2 (en) * 2013-05-28 2017-05-02 Lg Electronics Inc. Method of manufacturing solar cell and method of forming doping region

Similar Documents

Publication Publication Date Title
US11373869B2 (en) Semiconductor device and fabrication method
US5318915A (en) Method for forming a p-n junction in silicon carbide
US7449373B2 (en) Method of ion implanting for tri-gate devices
US8450194B2 (en) Method to modify the shape of a cavity using angled implantation
US20120309150A1 (en) Method of fabricating semiconductor devices
US8598025B2 (en) Doping of planar or three-dimensional structures at elevated temperatures
JPH01125935A (ja) 半導体装置の製造方法
US20080242066A1 (en) Method Of Manufacturing Semiconductor
Agarwal et al. Damage, defects and diffusion from ultra-low energy (0–5 keV) ion implantation of silicon
JP2018515914A (ja) 三次元デバイスの製造方法
JPH06252082A (ja) イオン注入法
Fichtner et al. 0.15 µm channel-length MOSFET's fabricated using E-beam lithography
JP3237626B2 (ja) 半導体装置の製造方法
Schmidt et al. Materials processing
JP4193596B2 (ja) 炭化珪素半導体装置の製造方法
TW200947534A (en) Method for forming cooled cleaving implant
Goto et al. Decaborane (B/sub 10/H/sub 14/) ion implantation technology for sub-0.1-/spl mu/m PMOSFET's
US11205593B2 (en) Asymmetric fin trimming for fins of FinFET device
JP2016115686A (ja) トンネル電界効果トランジスタ
US6100168A (en) Location selective transmutation doping on silicon wafers using high energy deuterons
Grob Ion implantation
KR100212010B1 (ko) 반도체 소자의 트랜지스터 제조방법
JP2004022616A (ja) 半導体装置の製造方法および半導体装置
Jin Boron activation and diffusion in polycrystalline silicon with flash-assist rapid thermal annealing
Morvan et al. Electronic stopping power for Monte Carlo simulation of ion implantation into SiC

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19950725