JPH06244367A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06244367A JPH06244367A JP50A JP2951193A JPH06244367A JP H06244367 A JPH06244367 A JP H06244367A JP 50 A JP50 A JP 50A JP 2951193 A JP2951193 A JP 2951193A JP H06244367 A JPH06244367 A JP H06244367A
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- poly
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 拡散層オンザラインＰｏｌｙ−Ｓｉ配線を有
するＭＯＳ・ＬＳＩにおいて、追加容量面積を添加する
ことによって配線部面積を自由に設計することができる
半導体集積回路装置を提供する。 【構成】 ＣＭＯＳインバータ出力のＬ層・オンザライ
ンＰｏｌｙ−Ｓｉ配線の半導体集積回路装置であって、
Ｐ型半導体基板１上に、ＬＯＣＯＳ２、ゲート酸化膜
３、Ｐｏｌｙ−Ｓｉ４によるゲートおよび配線、Ｎ型Ｌ
層５、ＰＳＧによる絶縁膜６、ＡＬ７によるＶｃｃおよ
びＧＮＤなどの配線が順に形成された構造となってい
る。そして、Ｐｏｌｙ−Ｓｉ４による配線出力部（ＯＵ
Ｔ）に、Ｐｏｌｙ−Ｓｉ面積／（寄生容量面積＋追加容
量面積）比が３０以下となるような面積の追加容量８が
添加されている。
するＭＯＳ・ＬＳＩにおいて、追加容量面積を添加する
ことによって配線部面積を自由に設計することができる
半導体集積回路装置を提供する。 【構成】 ＣＭＯＳインバータ出力のＬ層・オンザライ
ンＰｏｌｙ−Ｓｉ配線の半導体集積回路装置であって、
Ｐ型半導体基板１上に、ＬＯＣＯＳ２、ゲート酸化膜
３、Ｐｏｌｙ−Ｓｉ４によるゲートおよび配線、Ｎ型Ｌ
層５、ＰＳＧによる絶縁膜６、ＡＬ７によるＶｃｃおよ
びＧＮＤなどの配線が順に形成された構造となってい
る。そして、Ｐｏｌｙ−Ｓｉ４による配線出力部（ＯＵ
Ｔ）に、Ｐｏｌｙ−Ｓｉ面積／（寄生容量面積＋追加容
量面積）比が３０以下となるような面積の追加容量８が
添加されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
レイアウト設計技術に関し、特にＰｏｌｙ−Ｓｉ配線を
有するＭＯＳ・ＦＥＴにおいて、自由なレイアウト設計
が可能とされる半導体集積回路装置に適用して有効な技
術に関する。
レイアウト設計技術に関し、特にＰｏｌｙ−Ｓｉ配線を
有するＭＯＳ・ＦＥＴにおいて、自由なレイアウト設計
が可能とされる半導体集積回路装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】たとえば、ＭＯＳ・ＦＥＴの半導体集積
回路装置は、近年の高密度・高集積化の要求に対応して
集積度を高める目的のために、図４に示すＬ層（拡散
層）・Ｐｏｌｙ−Ｓｉ配線オンザラインを用いたインバ
ータセル（図５）のように、ゲート材として使用するＰ
ｏｌｙ−Ｓｉを配線として用い、かつＬ層オンザライン
でレイアウトしている。
回路装置は、近年の高密度・高集積化の要求に対応して
集積度を高める目的のために、図４に示すＬ層（拡散
層）・Ｐｏｌｙ−Ｓｉ配線オンザラインを用いたインバ
ータセル（図５）のように、ゲート材として使用するＰ
ｏｌｙ−Ｓｉを配線として用い、かつＬ層オンザライン
でレイアウトしている。
【０００３】すなわち、図４に示すようにＰ型半導体基
板１上に、ＬＯＣＯＳ２、ゲート酸化膜３、Ｐｏｌｙ−
Ｓｉ４によるゲートおよび配線、Ｎ型Ｌ層５、ＰＳＧに
よる絶縁膜６、ＡＬ７によるＶｃｃおよびＧＮＤなどの
配線が順に形成されている。
板１上に、ＬＯＣＯＳ２、ゲート酸化膜３、Ｐｏｌｙ−
Ｓｉ４によるゲートおよび配線、Ｎ型Ｌ層５、ＰＳＧに
よる絶縁膜６、ＡＬ７によるＶｃｃおよびＧＮＤなどの
配線が順に形成されている。
【０００４】このＬ層オンザラインＰｏｌｙ−Ｓｉ配線
では、Ｌ層およびＰｏｌｙ−Ｓｉの寸法ばらつき、Ｌ層
とＰｏｌｙ−Ｓｉとの合わせずれなどの製造工程ばらつ
きによって寄生容量が発生し、ＬＯＣＯＳ上Ｐｏｌｙ−
Ｓｉ面積（Ｓｆ）と寄生容量面積（Ｓａ）との比（Ｓｆ
／Ｓａ）はおよそ１００〜１０００程度となる。
では、Ｌ層およびＰｏｌｙ−Ｓｉの寸法ばらつき、Ｌ層
とＰｏｌｙ−Ｓｉとの合わせずれなどの製造工程ばらつ
きによって寄生容量が発生し、ＬＯＣＯＳ上Ｐｏｌｙ−
Ｓｉ面積（Ｓｆ）と寄生容量面積（Ｓａ）との比（Ｓｆ
／Ｓａ）はおよそ１００〜１０００程度となる。
【０００５】その後の工程において、ソース・ドレイン
形成インプラ（Ｎ+ インプラ）を行うと、（１）式によ
るチャージアップ電圧（Ｖ）が発生し、
形成インプラ（Ｎ+ インプラ）を行うと、（１）式によ
るチャージアップ電圧（Ｖ）が発生し、
【０００６】
【数１】
【０００７】たとえば、チャージアップ電圧とＳｆ／Ｓ
ａ比との関係は図６のようになり、ｔｆ＝0.６５μｍ、
ｔｇ＝0.０２μｍ、εox＝４、εo ＝8.９×１０-18 Ｆ
／μｍの時には、チャージアップ電圧（Ｖ）が（２）式
のようになる。
ａ比との関係は図６のようになり、ｔｆ＝0.６５μｍ、
ｔｇ＝0.０２μｍ、εox＝４、εo ＝8.９×１０-18 Ｆ
／μｍの時には、チャージアップ電圧（Ｖ）が（２）式
のようになる。
【０００８】
【数２】
【０００９】ここで、チャージアップ電荷（Ｎ+ ion ）
を１１×１０-16 ｃ／μｍ2 とすると、寄生容量ゲート
破壊不良率とＳｆ／Ｓａ比との関係は図７のような特性
曲線となる。
を１１×１０-16 ｃ／μｍ2 とすると、寄生容量ゲート
破壊不良率とＳｆ／Ｓａ比との関係は図７のような特性
曲線となる。
【００１０】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術においては、図７に示すように、Ｓｆ／Ｓａ
＝１００でＶ＝１5.２Ｖ、Ｓｆ／Ｓａ＝１０００でＶ＝
１9.４Ｖの高電圧が寄生容量部ゲート酸化膜にかかって
破壊にいたらしめ、Ｐｏｌｙ−Ｓｉ配線とソースまたは
ドレインとがショートすることでＭＯＳ・ＬＳＩの不良
発生が考えられるため、以下のような問題点が見い出さ
れた。
な従来技術においては、図７に示すように、Ｓｆ／Ｓａ
＝１００でＶ＝１5.２Ｖ、Ｓｆ／Ｓａ＝１０００でＶ＝
１9.４Ｖの高電圧が寄生容量部ゲート酸化膜にかかって
破壊にいたらしめ、Ｐｏｌｙ−Ｓｉ配線とソースまたは
ドレインとがショートすることでＭＯＳ・ＬＳＩの不良
発生が考えられるため、以下のような問題点が見い出さ
れた。
【００１１】(1).Ｌ層・Ｐｏｌｙ−Ｓｉ配線オンザライ
ンを用いる場合、前述の寄生容量ゲート破壊不良発生が
Ｓｆ／Ｓａ≧１００で多発することから、Ｓａ＝１μｍ
2 とする際にＬＯＣＯＳ上の配線面積Ｓｆが１００μｍ
2 以下に制限され、自由な配線が使えない。
ンを用いる場合、前述の寄生容量ゲート破壊不良発生が
Ｓｆ／Ｓａ≧１００で多発することから、Ｓａ＝１μｍ
2 とする際にＬＯＣＯＳ上の配線面積Ｓｆが１００μｍ
2 以下に制限され、自由な配線が使えない。
【００１２】(2).今後、ゲート入力に用いるＰｏｌｙ−
Ｓｉ配線部面積も、ゲート部面積が小さくなった場合
（１μｍ2 程度）、その１００倍程度に配線部面積（１
００μｍ2 以下）の制限が必要になり、入力部Ｐｏｌｙ
−Ｓｉ配線についても自由度がなくなる。
Ｓｉ配線部面積も、ゲート部面積が小さくなった場合
（１μｍ2 程度）、その１００倍程度に配線部面積（１
００μｍ2 以下）の制限が必要になり、入力部Ｐｏｌｙ
−Ｓｉ配線についても自由度がなくなる。
【００１３】従って、従来のＬ層・Ｐｏｌｙ−Ｓｉ配線
オンザラインによる設計においては、寄生容量ゲート破
壊不良発生を考慮し、Ｓｆ／Ｓａ＜１００になるように
レイアウト設計を行わなければならないという問題があ
る。
オンザラインによる設計においては、寄生容量ゲート破
壊不良発生を考慮し、Ｓｆ／Ｓａ＜１００になるように
レイアウト設計を行わなければならないという問題があ
る。
【００１４】そこで、本発明の目的は、特にＬ層オンザ
ラインＰｏｌｙ−Ｓｉ配線を有するＭＯＳ・ＬＳＩにお
いて、追加容量面積を添加することによって配線部面積
を自由に設計することができる半導体集積回路装置を提
供することにある。
ラインＰｏｌｙ−Ｓｉ配線を有するＭＯＳ・ＬＳＩにお
いて、追加容量面積を添加することによって配線部面積
を自由に設計することができる半導体集積回路装置を提
供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１７】すなわち、本発明の半導体集積回路装置
は、Ｌ層オンザラインＰｏｌｙ−Ｓｉ配線を有するＭＯ
Ｓ型の半導体集積回路装置であって、Ｐｏｌｙ−Ｓｉ配
線中に、このＰｏｌｙ−Ｓｉ配線面積の約３％以上の面
積の追加容量を添加するものである。
は、Ｌ層オンザラインＰｏｌｙ−Ｓｉ配線を有するＭＯ
Ｓ型の半導体集積回路装置であって、Ｐｏｌｙ−Ｓｉ配
線中に、このＰｏｌｙ−Ｓｉ配線面積の約３％以上の面
積の追加容量を添加するものである。
【００１８】また、ゲートＰｏｌｙ−Ｓｉおよび配線を
有する場合には、ゲートＰｏｌｙ−Ｓｉ面積に対する配
線面積が約１％以下のときに、この面積比が約３％以上
となるように追加容量を添加するようにしたものであ
る。
有する場合には、ゲートＰｏｌｙ−Ｓｉ面積に対する配
線面積が約１％以下のときに、この面積比が約３％以上
となるように追加容量を添加するようにしたものであ
る。
【００１９】
【作用】前記した半導体集積回路装置によれば、Ｐｏｌ
ｙ−Ｓｉ配線面積の約３％以上の面積の追加容量、また
はゲートＰｏｌｙ−Ｓｉ面積に対する配線面積比が約３
％以上となる追加容量が添加されることにより、チャー
ジアップ電圧を低減してゲート破壊不良の発生を抑制す
ることができる。
ｙ−Ｓｉ配線面積の約３％以上の面積の追加容量、また
はゲートＰｏｌｙ−Ｓｉ面積に対する配線面積比が約３
％以上となる追加容量が添加されることにより、チャー
ジアップ電圧を低減してゲート破壊不良の発生を抑制す
ることができる。
【００２０】たとえば、Ｌ層・Ｐｏｌｙ−Ｓｉ配線オン
ザラインを用いた時には、追加容量面積（Ｓｂ）を添加
することにより、チャージアップ電圧（Ｖ）が（３）式
のようになる。
ザラインを用いた時には、追加容量面積（Ｓｂ）を添加
することにより、チャージアップ電圧（Ｖ）が（３）式
のようになる。
【００２１】
【数３】
【００２２】この場合に、Ｎ+ ion ＝１１×１０-16 ｃ
／μｍ2 の時、Ｓｆ／（Ｓａ＋Ｓｂ）比が３０以下とな
るようにＳｂを添加することにより、チャージアップ電
圧を9.９Ｖ以下に半減でき、寄生容量ゲート破壊不良率
を１％以下に低減することができる。
／μｍ2 の時、Ｓｆ／（Ｓａ＋Ｓｂ）比が３０以下とな
るようにＳｂを添加することにより、チャージアップ電
圧を9.９Ｖ以下に半減でき、寄生容量ゲート破壊不良率
を１％以下に低減することができる。
【００２３】また、小さなゲート面積の入力Ｐｏｌｙ−
Ｓｉ配線Ｓｆ／ゲート面積＞５０の場合にも、配線部に
追加容量面積（Ｓｂ）を添加することにより、同様の対
策を得ることができる。
Ｓｉ配線Ｓｆ／ゲート面積＞５０の場合にも、配線部に
追加容量面積（Ｓｂ）を添加することにより、同様の対
策を得ることができる。
【００２４】これにより、Ｌ層・Ｐｏｌｙ−Ｓｉ配線オ
ンザラインまたは小さなゲート面積の入力Ｐｏｌｙ−Ｓ
ｉ配線を自由に設計でき、ＭＯＳ・ＬＳＩの集積度を高
めることができる。また、Ｌ層・Ｐｏｌｙ−Ｓｉ配線の
小さなオーバラップ寄生容量を持つ設計も可能となる。
ンザラインまたは小さなゲート面積の入力Ｐｏｌｙ−Ｓ
ｉ配線を自由に設計でき、ＭＯＳ・ＬＳＩの集積度を高
めることができる。また、Ｌ層・Ｐｏｌｙ−Ｓｉ配線の
小さなオーバラップ寄生容量を持つ設計も可能となる。
【００２５】
【実施例１】図１(a),(b) は本発明の一実施例である半
導体集積回路装置の要部を示す平面図および(a) のＩ−
Ｉ線における切断断面図である。
導体集積回路装置の要部を示す平面図および(a) のＩ−
Ｉ線における切断断面図である。
【００２６】まず、図１により本実施例の半導体集積回
路装置の要部構成を説明する。
路装置の要部構成を説明する。
【００２７】本実施例の半導体集積回路装置は、たとえ
ばＣＭＯＳインバータ出力のＬ層・オンザラインＰｏｌ
ｙ−Ｓｉ配線の半導体集積回路装置とされ、Ｐ型半導体
基板１上に、ＬＯＣＯＳ２、ゲート酸化膜３、Ｐｏｌｙ
−Ｓｉ４によるゲートおよび配線、Ｎ型Ｌ層（拡散層）
５、ＰＳＧによる絶縁膜６、ＡＬ７によるＶｃｃおよび
ＧＮＤなどの配線が順に形成されている。
ばＣＭＯＳインバータ出力のＬ層・オンザラインＰｏｌ
ｙ−Ｓｉ配線の半導体集積回路装置とされ、Ｐ型半導体
基板１上に、ＬＯＣＯＳ２、ゲート酸化膜３、Ｐｏｌｙ
−Ｓｉ４によるゲートおよび配線、Ｎ型Ｌ層（拡散層）
５、ＰＳＧによる絶縁膜６、ＡＬ７によるＶｃｃおよび
ＧＮＤなどの配線が順に形成されている。
【００２８】次に、本実施例の作用について説明する。
【００２９】以上のような構造においては、Ｌ層５およ
びＰｏｌｙ−Ｓｉ４の寸法ばらつきや合わせずれなどの
製造工程ばらつきによって寄生容量が発生し、Ｐｏｌｙ
−Ｓｉ面積（Ｓｆ）と寄生容量面積（Ｓａ）との比（Ｓ
ｆ／Ｓａ）はおよそ１００〜１０００程度となる。
びＰｏｌｙ−Ｓｉ４の寸法ばらつきや合わせずれなどの
製造工程ばらつきによって寄生容量が発生し、Ｐｏｌｙ
−Ｓｉ面積（Ｓｆ）と寄生容量面積（Ｓａ）との比（Ｓ
ｆ／Ｓａ）はおよそ１００〜１０００程度となる。
【００３０】このような場合に、チャージアップ電圧
（Ｖ）とＳｆ／Ｓａ比との関係が図６に示されるよう
に、従来はＳｆ／Ｓａ＝１００でＶ＝１5.２Ｖ、Ｓｆ／
Ｓａ＝１０００でＶ＝１9.４Ｖの高電圧がゲート酸化膜
３にかかり、このゲート酸化膜３の破壊による不良が発
生していた。
（Ｖ）とＳｆ／Ｓａ比との関係が図６に示されるよう
に、従来はＳｆ／Ｓａ＝１００でＶ＝１5.２Ｖ、Ｓｆ／
Ｓａ＝１０００でＶ＝１9.４Ｖの高電圧がゲート酸化膜
３にかかり、このゲート酸化膜３の破壊による不良が発
生していた。
【００３１】ところが、本実施例においては、図１(a)
に示すように、Ｐｏｌｙ−Ｓｉ４による配線出力部（Ｏ
ＵＴ）に一点鎖線で示す面積、この場合にＳｆ／（Ｓａ
＋Ｓｂ）比が３０以下となるような面積の追加容量８を
添加することにより、チャージアップ電圧（Ｖ）が前述
したように（３）式のようになる。
に示すように、Ｐｏｌｙ−Ｓｉ４による配線出力部（Ｏ
ＵＴ）に一点鎖線で示す面積、この場合にＳｆ／（Ｓａ
＋Ｓｂ）比が３０以下となるような面積の追加容量８を
添加することにより、チャージアップ電圧（Ｖ）が前述
したように（３）式のようになる。
【００３２】これにより、図６および図７の特性曲線に
基づいてチャージアップ電圧（Ｖ）および寄生容量ゲー
ト破壊不良率を求めると、チャージアップ電圧を9.９Ｖ
以下に半減し、寄生容量ゲート破壊不良率を１％以下に
低減することができる。
基づいてチャージアップ電圧（Ｖ）および寄生容量ゲー
ト破壊不良率を求めると、チャージアップ電圧を9.９Ｖ
以下に半減し、寄生容量ゲート破壊不良率を１％以下に
低減することができる。
【００３３】従って、本実施例の半導体集積回路装置に
よれば、Ｐｏｌｙ−Ｓｉ４による配線中に、寄生容量面
積（Ｓａ）と追加容量面積（Ｓｂ）を加えた面積に対し
てＰｏｌｙ−Ｓｉ面積（Ｓｆ）を約３％以上とする追加
容量８を添加することにより、ゲート破壊不良の発生を
抑制し、これによってＬ層オンザラインＰｏｌｙ−Ｓｉ
配線を自由に設計でき、ＭＯＳ・ＬＳＩの集積度を高め
ることができる。
よれば、Ｐｏｌｙ−Ｓｉ４による配線中に、寄生容量面
積（Ｓａ）と追加容量面積（Ｓｂ）を加えた面積に対し
てＰｏｌｙ−Ｓｉ面積（Ｓｆ）を約３％以上とする追加
容量８を添加することにより、ゲート破壊不良の発生を
抑制し、これによってＬ層オンザラインＰｏｌｙ−Ｓｉ
配線を自由に設計でき、ＭＯＳ・ＬＳＩの集積度を高め
ることができる。
【００３４】また、Ｎ+ インプラ時にチャージアップ電
荷量を比較的大きく取ることができるので、Ｎ+ インプ
ラ時間を短縮し、スループットを向上することができ
る。
荷量を比較的大きく取ることができるので、Ｎ+ インプ
ラ時間を短縮し、スループットを向上することができ
る。
【００３５】
【実施例２】図２(a),(b) は本発明の他の実施例である
半導体集積回路装置の要部を示す平面図および(a) のII
−II線における切断断面図である。
半導体集積回路装置の要部を示す平面図および(a) のII
−II線における切断断面図である。
【００３６】本実施例の半導体集積回路装置は、実施例
１と同様にＰ型半導体基板１上に、ＬＯＣＯＳ２、ゲー
ト酸化膜３、Ｐｏｌｙ−Ｓｉ４によるゲートおよび配
線、Ｎ型Ｌ層５、絶縁膜６、ＡＬ７による配線が順に形
成された構造となっており、実施例１との相違点は、Ｃ
ＭＯＳインバータ入力小のＰｏｌｙ−Ｓｉ配線入力部
（ＩＮ）に追加容量を添加する点である。
１と同様にＰ型半導体基板１上に、ＬＯＣＯＳ２、ゲー
ト酸化膜３、Ｐｏｌｙ−Ｓｉ４によるゲートおよび配
線、Ｎ型Ｌ層５、絶縁膜６、ＡＬ７による配線が順に形
成された構造となっており、実施例１との相違点は、Ｃ
ＭＯＳインバータ入力小のＰｏｌｙ−Ｓｉ配線入力部
（ＩＮ）に追加容量を添加する点である。
【００３７】すなわち、図２に示すように、小さなゲー
ト面積の入力部であるＰｏｌｙ−Ｓｉ４の配線面積／ゲ
ート面積＞５０の場合に、Ｐｏｌｙ−Ｓｉ４の配線部に
面積比が約３％以上となる追加容量８ａを添加すること
により、小さなゲート面積の入力Ｐｏｌｙ−Ｓｉ配線を
自由に設計でき、実施例１と同様にＭＯＳ・ＬＳＩの集
積度を高めることができる。
ト面積の入力部であるＰｏｌｙ−Ｓｉ４の配線面積／ゲ
ート面積＞５０の場合に、Ｐｏｌｙ−Ｓｉ４の配線部に
面積比が約３％以上となる追加容量８ａを添加すること
により、小さなゲート面積の入力Ｐｏｌｙ−Ｓｉ配線を
自由に設計でき、実施例１と同様にＭＯＳ・ＬＳＩの集
積度を高めることができる。
【００３８】
【実施例３】図３(a),(b) は本発明のさらに他の実施例
である半導体集積回路装置の要部を示す平面図および
(a) のIII −III 線における切断断面図である。
である半導体集積回路装置の要部を示す平面図および
(a) のIII −III 線における切断断面図である。
【００３９】本実施例の半導体集積回路装置は、実施例
１と同様にＰ型半導体基板１上に、ＬＯＣＯＳ２、ゲー
ト酸化膜３、Ｐｏｌｙ−Ｓｉ４によるゲートおよび配
線、Ｎ型Ｌ層５、絶縁膜６、ＡＬ７による配線が順に形
成された構造となっており、実施例１との相違点は、Ｃ
ＭＯＳインバータ出力の配線部をＬ層内にずらすことで
追加容量を添加する点である。
１と同様にＰ型半導体基板１上に、ＬＯＣＯＳ２、ゲー
ト酸化膜３、Ｐｏｌｙ−Ｓｉ４によるゲートおよび配
線、Ｎ型Ｌ層５、絶縁膜６、ＡＬ７による配線が順に形
成された構造となっており、実施例１との相違点は、Ｃ
ＭＯＳインバータ出力の配線部をＬ層内にずらすことで
追加容量を添加する点である。
【００４０】すなわち、図３に示すように、Ｐｏｌｙ−
Ｓｉ４による出力配線部（ＯＵＴ）をＬ層５内にずら
し、Ｌ層５とＰｏｌｙ−Ｓｉ４による配線の小さなオー
バラップによる追加容量８ｂの寄生容量を持つ設計が可
能となるので、実施例１と同様にＭＯＳ・ＬＳＩの集積
度を高めることができる。
Ｓｉ４による出力配線部（ＯＵＴ）をＬ層５内にずら
し、Ｌ層５とＰｏｌｙ−Ｓｉ４による配線の小さなオー
バラップによる追加容量８ｂの寄生容量を持つ設計が可
能となるので、実施例１と同様にＭＯＳ・ＬＳＩの集積
度を高めることができる。
【００４１】以上、本発明者によってなされた発明を実
施例１〜３に基づき具体的に説明したが、本発明は前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例１〜３に基づき具体的に説明したが、本発明は前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００４２】たとえば、前記実施例の半導体集積回路装
置については、図１〜図３に示すようなＰｏｌｙ−Ｓｉ
配線を有するＭＯＳ・ＦＥＴに限定されるものではな
く、他の種々のレイアウト配置についても適用可能とさ
れ、この場合にＰｏｌｙ−Ｓｉ配線面積の約３％以上の
面積の追加容量、またはゲートＰｏｌｙ−Ｓｉ面積に対
する配線面積比が約３％以上となる追加容量を添加でき
る構造であればよい。
置については、図１〜図３に示すようなＰｏｌｙ−Ｓｉ
配線を有するＭＯＳ・ＦＥＴに限定されるものではな
く、他の種々のレイアウト配置についても適用可能とさ
れ、この場合にＰｏｌｙ−Ｓｉ配線面積の約３％以上の
面積の追加容量、またはゲートＰｏｌｙ−Ｓｉ面積に対
する配線面積比が約３％以上となる追加容量を添加でき
る構造であればよい。
【００４３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００４４】(1).Ｐｏｌｙ−Ｓｉ配線中に、このＰｏｌ
ｙ−Ｓｉ配線面積の約３％以上の面積の追加容量を添加
することにより、チャージアップ電圧を低減してゲート
破壊不良の発生を抑制することができるので、Ｌ層オン
ザラインＰｏｌｙ−Ｓｉ配線を自由に設計でき、半導体
集積回路装置の集積度を高めることが可能となる。
ｙ−Ｓｉ配線面積の約３％以上の面積の追加容量を添加
することにより、チャージアップ電圧を低減してゲート
破壊不良の発生を抑制することができるので、Ｌ層オン
ザラインＰｏｌｙ−Ｓｉ配線を自由に設計でき、半導体
集積回路装置の集積度を高めることが可能となる。
【００４５】(2).ゲートＰｏｌｙ−Ｓｉおよび配線を有
する場合に、ゲートＰｏｌｙ−Ｓｉ面積に対する配線面
積が約１％以下のときに、この面積比が約３％以上とな
るように追加容量を添加することにより、小さなゲート
面積の入力Ｐｏｌｙ−Ｓｉ配線を自由に設計できるの
で、半導体集積回路装置におけるレイアウト設計の高集
積化が可能となる。
する場合に、ゲートＰｏｌｙ−Ｓｉ面積に対する配線面
積が約１％以下のときに、この面積比が約３％以上とな
るように追加容量を添加することにより、小さなゲート
面積の入力Ｐｏｌｙ−Ｓｉ配線を自由に設計できるの
で、半導体集積回路装置におけるレイアウト設計の高集
積化が可能となる。
【００４６】(3).前記(1) および(2) により、特に拡散
層オンザラインＰｏｌｙ−Ｓｉ配線を有するＭＯＳ・Ｌ
ＳＩにおいて、追加容量面積を添加することによって自
由なレイアウト設計が可能とされる半導体集積回路装置
を得ることができる。
層オンザラインＰｏｌｙ−Ｓｉ配線を有するＭＯＳ・Ｌ
ＳＩにおいて、追加容量面積を添加することによって自
由なレイアウト設計が可能とされる半導体集積回路装置
を得ることができる。
【図面の簡単な説明】
【図１】(a),(b) は本発明の一実施例である半導体集積
回路装置の要部を示す平面図および(a) のＩ−Ｉ線にお
ける切断断面図である。
回路装置の要部を示す平面図および(a) のＩ−Ｉ線にお
ける切断断面図である。
【図２】(a),(b) は本発明の他の実施例である半導体集
積回路装置の要部を示す平面図および(a) のII−II線に
おける切断断面図である。
積回路装置の要部を示す平面図および(a) のII−II線に
おける切断断面図である。
【図３】(a),(b) は本発明のさらに他の実施例である半
導体集積回路装置の要部を示す平面図および(a) のIII
−III 線における切断断面図である。
導体集積回路装置の要部を示す平面図および(a) のIII
−III 線における切断断面図である。
【図４】(a),(b) は従来技術の一例である半導体集積回
路装置の要部を示す平面図および(a) のIV−IV線におけ
る切断断面図である。
路装置の要部を示す平面図および(a) のIV−IV線におけ
る切断断面図である。
【図５】従来技術の一例である半導体集積回路装置にお
けるインバータセルの回路図である。
けるインバータセルの回路図である。
【図６】チャージアップ電圧とＬＯＣＯＳ上Ｐｏｌｙ−
Ｓｉ面積／寄生容量面積比との関係を示す特性図であ
る。
Ｓｉ面積／寄生容量面積比との関係を示す特性図であ
る。
【図７】寄生容量ゲート破壊不良率とＬＯＣＯＳ上Ｐｏ
ｌｙ−Ｓｉ面積／寄生容量面積比との関係を示す特性図
である。
ｌｙ−Ｓｉ面積／寄生容量面積比との関係を示す特性図
である。
１ 半導体基板 ２ ＬＯＣＯＳ ３ ゲート酸化膜 ４ Ｐｏｌｙ−Ｓｉ ５ Ｌ層（拡散層） ６ 絶縁膜 ７ ＡＬ ８，８ａ，８ｂ 追加容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 仲内 篤彦 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (2)
- 【請求項１】 拡散層オンザラインＰｏｌｙ−Ｓｉ配線
を有するＭＯＳ型の半導体集積回路装置であって、前記
Ｐｏｌｙ−Ｓｉ配線中に、該Ｐｏｌｙ−Ｓｉ配線面積の
約３％以上の面積の追加容量を添加することを特徴とす
る半導体集積回路装置。 - 【請求項２】 前記半導体集積回路装置がゲートＰｏｌ
ｙ−Ｓｉおよび配線を有する場合に、前記ゲートＰｏｌ
ｙ−Ｓｉ面積に対する前記配線面積が約１％以下のとき
に、該面積比が約３％以上となるように追加容量を添加
することを特徴とする請求項１記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06244367A (ja) | 1993-02-19 | 1993-02-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06244367A (ja) | 1993-02-19 | 1993-02-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244367A true JPH06244367A (ja) | 1994-09-02 |
Family
ID=12278130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Withdrawn JPH06244367A (ja) | 1993-02-19 | 1993-02-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069845A (ja) * | 2011-09-22 | 2013-04-18 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-02-19 JP JP50A patent/JPH06244367A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069845A (ja) * | 2011-09-22 | 2013-04-18 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |