JPH06236318A - 記憶制御システム - Google Patents

Abstract

(57)【要約】 【目的】本発明は、主記憶装置とアクセス要求源を接続
する複数の記憶制御装置とから構成される記憶制御シス
テムに関し、アクセス要求源となる処理装置の台数増加
に対して適切に対応できるようにすることを目的とす
る。 【構成】各記憶制御装置は、他記憶制御装置の発行する
アクセス要求に関係なく、自装置配下の処理装置の発行
するアクセス要求をアクセス要求先の主記憶装置に発行
するとともに、その発行したアクセス要求をキューイン
グする構成を採り、かつ、主記憶装置は、記憶制御装置
の発行するアクセス要求のプライオリティ制御を実行す
るとともに、プライオリティ取得情報をアクセス要求元
の記憶制御装置に通知する構成を採り、そして、記憶制
御装置は、送られてくるプライオリティ取得情報に従っ
てデータ制御を実行していくことで、主記憶装置へのア
クセス要求を実行していくように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶装置とアクセス
要求源を接続する複数の記憶制御装置とから構成される
記憶制御システムに関し、特に、アクセス要求源となる
処理装置の台数増加に対して適切に対応できるようにす
る記憶制御システムに関する。

【０００２】マルチプロセッサ構成を採る場合、これま
では、全プロセッサを１台の記憶制御装置に接続する構
成を採っていたが、近年、プロセッサ台数の増加と、メ
モリスループットの大きなベクトルユニットの接続要求
とを背景にして、プロセッサのグループ単位に記憶制御
装置を複数備える構成を採るようになってきた。

【０００３】このような構成を採る記憶制御システムで
は、更なるプロセッサ台数の増加要求に対して適切に対
処できる構成を構築していく必要がある。

【０００４】

【従来の技術】従来では、プロセッサのグループ単位に
記憶制御装置を複数備える構成を採る場合、図１２に示
すように、それらの記憶制御装置間で、主記憶装置に対
して発行したアクセス要求の制御情報を分配し合って、
その制御情報に従ってアクセス要求を衝突させないよう
制御する構成を採っている。ここで、図１２中、ＭＳＵ
ｉ（ｉ＝０〜３）は４台備えられる主記憶装置、ＭＣＵ
ｉ（ｉ＝０〜１）は２台備えられる記憶制御装置、ＳＵ
はスカラユニット、ＩＯＰはＩＯプロセッサ、ＶＵはベ
クトルユニットを表している。

【０００５】すなわち、各記憶制御装置は、入手したア
クセス要求の制御情報に従って、いずれかの記憶制御装
置で発行されているアクセス要求先と衝突するアクセス
要求については発行しないように制御する構成を採って
いるのである。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、記憶制御装置の間に、ア
クセス要求の制御情報を分配し合うための分配信号線が
必要となるが、記憶制御装置の台数が増加するに伴っ
て、この分配信号線のハードウェア量が急激に増加する
ことになるという問題点がある。

【０００７】特に、メモリスループットの大きなベクト
ルユニットを実装する場合には、実用的な観点からベク
トルユニット対応に記憶制御装置を備える構成を採るこ
とになるため、実装するベクトルユニットの台数が増加
すると、それが直ちに記憶制御装置の台数増加につなが
ることになり、この問題点は極めて深刻なものとなる。

【０００８】本発明はかかる事情に鑑みてなされたもの
であって、主記憶装置とアクセス要求源を接続する複数
の記憶制御装置とから構成される記憶制御システムにあ
って、アクセス要求源となる処理装置の台数増加に対し
て適切に対応できるようにする新たな記憶制御システム
の提供を目的とする。

【０００９】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は１つ又は複数備えられる主記憶
装置、２は複数備えられる記憶制御装置であって、１つ
又は複数の処理装置を接続する構成を採って、その処理
装置の発行するアクセス要求のプライオリティ制御を実
行して、選択したアクセス要求を主記憶装置１に対して
発行するもの、ＳＵは記憶制御装置２に接続される処理
装置のスカラユニット、ＩＯＰは記憶制御装置２に接続
される処理装置のＩＯプロセッサ、ＶＵは記憶制御装置
２に接続される処理装置のベクトルユニットである。

【００１０】本発明の主記憶装置１は、主記憶データを
格納するメモリアレイカード１０を備えることに加え
て、各記憶制御装置２の発行するアクセス要求のプライ
オリティ制御を実行するプライオリティ制御手段１１を
備える構成を採る。

【００１１】一方、本発明の記憶制御装置２は、自装置
配下の処理装置の発行するアクセス要求のプライオリテ
ィ制御を実行するプライオリティ制御手段２０と、その
プライオリティ制御手段２０の選択したアクセス要求を
アクセス要求先の主記憶装置１に発行するアクセス要求
発行手段２１とを備えることに加えて、アクセス要求発
行手段２１の発行したアクセス要求をキューイングする
アクセス要求キューイング手段２２を備える構成を採
る。

【００１２】

【作用】本発明では、各記憶制御装置２のプライオリテ
ィ制御手段２０は、他記憶制御装置２の発行するアクセ
ス要求に関係なく、自装置配下の処理装置の発行するア
クセス要求のプライオリティ制御を実行し、アクセス要
求発行手段２１は、このプライオリティ制御により選択
されたアクセス要求をアクセス要求先の主記憶装置１に
発行していく。そして、このとき、アクセス要求キュー
イング手段２２は、主記憶装置１に発行したアクセス要
求をキューイングしておく。

【００１３】記憶制御装置２からのアクセス要求を受け
取ると、主記憶装置１のプライオリティ制御手段１１
は、バスコンフリクション制御／バンクビジー制御等を
行うことで、発行されてきたアクセス要求のプライオリ
ティ制御を実行して、このプライオリティ制御により選
択したアクセス要求に従ってメモリアレイカード１０を
アクセスしていく。そして、このとき、選択したアクセ
ス要求の発行元である記憶制御装置２にプライオリティ
取得情報を通知していく。

【００１４】このプライオリティ取得情報の通知を受け
取ると、記憶制御装置２は、その送られてきたプライオ
リティ取得情報に従ってデータ制御を実行していくこと
で、主記憶装置へのアクセス要求を実行していく。すな
わち、送られてきたプライオリティ取得情報に従ってフ
ェッチデータの転送タイミングを知るとともに、アクセ
ス要求キューイング手段２２にキューイングされている
そのプライオリティ取得情報の指すアクセス要求を使っ
て、フェッチデータのアライン処理等のデータ制御処理
の実行に入っていくのである。

【００１５】このように、本発明の記憶制御システムで
は、記憶制御装置２は、他記憶制御装置２の発行するア
クセス要求に関係なくアクセス要求を発行する構成を採
って、主記憶装置１側でもって、記憶制御装置２の発行
するアクセス要求のプライオリティ制御を実行する構成
を採ることから、記憶制御装置２の間で互いに制御情報
を分配し合う必要がなくなることとなって、記憶制御装
置２の間の信号線を省略することができるようになる。

【００１６】これから、処理装置の台数の増加に伴って
記憶制御装置２の台数が増加するようなことがあって
も、ハードウェア量の増加を従来よりも大幅に削減する
ことが可能になるのである。

【００１７】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。最初に、図２ないし図４に従って、本発明の概略な
実施例について説明し、次に、図５ないし図９に従っ
て、本発明の詳細な実施例について説明する。

【００１８】図２に、本発明により構成される記憶制御
システムの全体構成の一実施例を図示する。図２中、１
は４台備えられる主記憶装置（以下、ＭＳＵ０〜３と略
記することがある）、２は８台備えられる記憶制御装置
（以下、ＭＣＵ０〜７と略記することがある）、３は各
主記憶装置１の備えるアクセス制御機構（以下、ＡＣＵ
０〜３と略記することがある）、ＶＵは記憶制御装置２
に接続されるベクトルユニット、ＳＵｉ（ｉ＝０，１）
は記憶制御装置２に接続されるスカラユニット、ＩＯＰ
は記憶制御装置２に接続されるＩＯプロセッサである。

【００１９】図３に、記憶制御装置２の装置構成の一実
施例、図４に、主記憶装置１の備えるアクセス制御機構
３の装置構成の一実施例を図示する。図３中、３０はＶ
Ｕ／ＳＵ０／ＳＵ１／ＩＯＰに対応して備えられる４つ
のリクエストキュー、３１はリクエストキュー３０に対
応して備えられる４つの入力ポート、３２はプライオリ
ティ制御回路、３３は入力ポート３１に対応して備えら
れる４つのセレクタ、３４は４台のＡＣＵｉに対応して
備えられる４つの出力ポート、３５は入力ポート３１に
対応して備えられる４つのリクエストバッファ、３６は
リクエストバッファ３５に対応して備えられる４つのア
ドレスパイプラインである。

【００２０】このように構成されるときにあって、記憶
制御装置２は、以下に説明するように動作する。すなわ
ち、リクエストキュー３０は、対応のＶＵ／ＳＵ０／Ｓ
Ｕ１／ＩＯＰの発行するリクエスト（主記憶装置１に対
するアクセス要求）をキューイングしていって、入力ポ
ート３１の空き状態になるときに入力ポート３１に順次
セットしていく。このようにして、入力ポート３１にリ
クエストがセットされるときに、プライオリティ制御回
路３２は、４つの入力ポート３１にセットされるリクエ
ストのプライオリティ制御を実行することで主記憶装置
１に発行するリクエストを選択し、その選択したリクエ
ストに対応付けられるセレクタ３３を制御することで、
その選択したリクエストをリクエスト先の主記憶装置１
に対応付けられる出力ポート３４にセットしていくこと
で、その選択したリクエストをリクエスト先の主記憶装
置１に発行していく。

【００２１】このようにして、リクエストが主記憶装置
１に発行されていくときに、リクエストバッファ３５
は、発行されたリクエストを入力ポート３１から受け取
ってキューイングしていって、主記憶装置１からプライ
オリティ取得情報であるポートリリース信号（図中のＰ
Ｒ信号）が発行されてくると、そのポートリリース信
号の指すリクエストをアドレスパイプライン３６に投入
していく。このアドレスパイプライン３６へ投入された
リクエストの持つアドレス情報／オペコード情報／制御
情報等に従って、フェッチデータのアライン処理等のデ
ータ制御処理が実行されていくことになるとともに、エ
ラーデータのアドレス（ＦＳＡ）等がリクエスト発行元
のＶＵ／ＳＵ０／ＳＵ１／ＩＯＰに通知されていくこと
になる。

【００２２】このように、本発明の記憶制御装置２は、
他記憶制御装置２の発行するリクエストに関係なく、自
装置配下からのリクエストを主記憶装置１に発行してい
く構成を採るものである。これから、リクエストの発行
にあたって、他記憶制御装置２との間で制御情報の授受
を行う必要がなくなる。但し、この構成に従うと、フェ
ッチデータを受け取るタイミングが不明となることか
ら、リクエスト発行後も制御情報をキューイングしてお
いて、主記憶装置からポートリリース信号を受け取る時
点で、このキューイングしておいた制御情報に従ってデ
ータ制御を起動していく構成を採るのである。

【００２３】一方、図４中、４０は記憶制御装置２に対
応して備えられる８つの入力ポート、４１は入力ポート
４０に対応して備えられる８つのリクエストキュー、４
２はリクエストキュー４１に対応して備えられる中間ポ
ート、４３はプライオリティ制御回路、４４は中間ポー
ト４２に対応して備えられる８つのセレクタ、４５は８
枚のメモリアレイカード（実際の主記憶データを管理す
るもの）に対応して備えられる８つの出力ポートであ
る。

【００２４】このように構成されるときにあって、主記
憶装置１の備えるアクセス制御機構３は、以下に説明す
るように動作する。すなわち、入力ポート４０は、対応
の記憶制御装置２の発行するリクエストを受け付けてい
き、リクエストキュー４１は、この受け付けられたリク
エストをキューイングしていって、中間ポート４２の空
き状態になるときに中間ポート４２に順次セットしてい
く。このようにして、中間ポート４２にリクエストがセ
ットされるときに、プライオリティ制御回路４３は、８
つの中間ポート４２にセットされるリクエストのプライ
オリティ制御を実行することでメモリアレイカードに発
行するリクエストを選択し、その選択したリクエストに
対応付けられるセレクタ４４を制御することで、その選
択したリクエストをリクエスト先のメモリアレイカード
に対応付けられる出力ポート４５にセットしていくこと
で、その選択したリクエストをリクエスト先のメモリア
レイカードに発行していく。これにより、メモリアレイ
カードへのアクセスが実現されることになる。

【００２５】このようにして、記憶制御装置２の発行す
るリクエストのプライオリティ制御を実行していくとき
に、プライオリティ制御回路４３は、プライオリティ制
御により選択したリクエストの発行元の記憶制御装置２
に対して、プライオリティ取得情報である上述のポート
リリース信号を送出していくことで、実際にアクセス処
理が実行されることになったことを通知していく。

【００２６】このように、本発明の主記憶装置１は、メ
モリアレイカードを具備するだけでなく、アクセス制御
機構３を備える構成を採って、このアクセス制御機構３
の処理に従って、記憶制御装置２が他記憶制御装置２の
発行するリクエストに関係なく発行してくるリクエスト
の間のプライオリティ制御を実行する構成を採るもので
ある。これから、記憶制御装置２は、リクエストの発行
にあたって、他記憶制御装置２との間で制御情報の授受
を行わないで済むようになるのである。

【００２７】次に、図５ないし図９に従って、本発明の
詳細な実施例について説明する。図５に、記憶制御装置
２の装置構成の詳細な一実施例を図示する。ここで、Ｖ
０〜７は接続されるベクトルユニット（１台）からのリ
クエスト、ＧＰＰは接続される汎用ポートからのリクエ
ストを表している。

【００２８】図中、３００は入力されてくるリクエスト
に対応して備えられるリクエストキュー、３０１はプラ
イオリティ制御回路３２（図３で示したプライオリティ
制御回路３２）に入力するリクエストをラッチするレジ
スタ、３０２はＳＵ０／ＳＵ１／ＩＯＰ／ＧＰＰからの
リクエストを選択してプライオリティ制御回路３２に入
力するセレクタ、３０３は入力されてくるアドレスとコ
ントロールレジスタの保持アドレスとを加算することで
対応のＯＳ空間のアドレスに変換する加算器、３０４は
主記憶装置１に発行するリクエストをラッチするレジス
タ、３０５は主記憶装置１に発行したリクエストをキュ
ーイングするリクエストバッファ、３０６は主記憶装置
１に発行したリクエストをリクエストバッファ３０５に
振り分けるセレクタ、３０７は記憶制御装置２の備える
キャッシュの索引用に用意されるバッファ、３０８はキ
ャッシュのタグを表している。

【００２９】このように構成されるときにあって、記憶
制御装置２は、自装置配下のＶＵ／ＳＵ０／ＳＵ１／Ｉ
ＯＰ／ＧＰＰの発行するリクエストをリクエストキュー
３００にキューイングしていって、プライオリティ制御
回路３２でもってプライオリティ制御を実行することで
主記憶装置１に対するリクエストを選択すると、その選
択したリクエストのアドレスを図６に示すアドレス制御
回路（図５中ではＭＳＡＲと略記してある）でアライン
してから対応の主記憶装置１に発行する。ここで、図６
に示すアドレス制御回路は、主記憶装置１のアクセス制
御機構３に対応して備えられるものであって、各制御回
路エレメントは２本のアドレスラインを有している。

【００３０】このようにしてリクエストが主記憶装置１
に発行されていくときに、リクエストバッファ３０５
は、発行されたリクエストをキューイングしていって、
主記憶装置１からプライオリティ取得情報であるポート
リリース信号（図中のＰ Ｒ信号）が発行されてくる
と、そのポートリリース信号の指すリクエストを有効化
して、図７に示すスカラユニット用パイプラインか、図
８に示すベクトルユニット用パイプラインの内の対応す
るものに投入していく。このパイプラインに投入される
リクエストに従って、主記憶装置１から転送されてくる
フェッチデータの転送タイミングが知らされることにな
るとともに、フェッチデータのアライン処理等の各種の
データ制御処理が実行されていくことになる。

【００３１】すなわち、本発明では、記憶制御装置２が
主記憶装置１にリクエストを発行した時点では、そのリ
クエストはプライオリティがとられている訳ではないの
で、フェッチデータを受け取るタイミングが不明とな
る。これから、リクエスト発行後もリクエストの制御情
報をキューイングしておいて、主記憶装置１からプライ
オリティがとられた旨の通知を受け取った時点で、デー
タ制御を実行していく構成を採るのである。

【００３２】なお、図５の実施例にあって、バッファ３
０７は、タグ３０８の索引処理が衝突する際の対応手段
として設けられている。すなわち、ベクトルデータをス
トアしたときに、タグ３０８にそのアドレスが登録され
ているか否かを調べて無効化処理の必要性をスカラユニ
ットに通知していく処理が要求され、一方、スカラデー
タをフェッチしたときに、タグ３０８にそのアドレスを
登録していく処理が要求されるが、この２つの索引処理
が衝突するときにあっても、この２つの索引処理を実行
可能とするためにバッファ３０７が設けられているので
ある。

【００３３】図９に、主記憶装置１の備えるアクセス制
御機構３の装置構成の詳細な一実施例を図示する。図
中、４００は記憶制御装置２の備えるアドレス制御回路
（図６に示したもの）から送出されてくるリクエストを
ラッチするレジスタ、４０１はベクトルユニットからの
リクエストをキューイングするリクエストキュー、４０
２はＳＵ０／ＳＵ１／ＩＯＰ／ＧＰＰからのリクエスト
をキューイングするリクエストキュー、４０３は図４で
示したプライオリティ制御回路４３に相当するプライオ
リティ制御回路、４０４はプライオリティ制御回路４３
の管理するバンクビジーをリセットするためのリセット
信号を生成するパイプラインである。

【００３４】このように構成されるときにあって、主記
憶装置１のアクセス制御機構３は、記憶制御装置２の発
行するリクエストをリクエストキュー４０１，４０２に
キューイングしていって、プライオリティ制御回路４０
３でもってプライオリティ制御を実行することでアクセ
ス対象のリクエストを選択すると、その選択したリクエ
ストをリクエスト先のメモリアレイカードに発行してい
くことでアクセス処理を実行する。このとき、プライオ
リティ制御回路４０３は、リクエストの発行元の記憶制
御装置２に対して、ポートリリース信号を送出していく
ことで、実際にアクセス処理が実行されることになった
ことを通知していく。

【００３５】すなわち、本発明では、主記憶装置１はメ
モリアレイカードを具備するだけでなく、アクセス制御
機構３を備える構成を採って、このアクセス制御機構３
が記憶制御装置２の発行するリクエストの間のプライオ
リティ制御を実行する構成を採ることで、記憶制御装置
２が他記憶制御装置２に関係なくリクエストを発行でき
る構成を実現するものである。

【００３６】図３ないし図９では、全てリクエストに関
係する装置部分の構成を開示してきたが、これとは別に
ストアデータやフェッチデータを扱う装置が存在するこ
とになる。このストアデータを扱う装置は、リクエスト
と同じタイミングでもってストアデータを主記憶装置１
のメモリアレイカードに転送していくよう動作し、一
方、このフェッチデータを扱う装置は、リクエスト先の
フェッチデータをメモリアレイカードから読み出して各
種のチェック処理を実行してから、記憶制御装置２を経
由してリクエスト元のスカラユニット等に転送していく
よう動作することになる。

【００３７】図１０及び図１１に、フェッチアクセス処
理のタイムチャートを図示する。図１０中のの時点
で、主記憶装置１のアクセス制御機構３にリクエストが
入り、の時点で、アクセス制御機構３でのプライオリ
ティ制御が実行されてポートリリース信号が生成され、
の時点で、メモリアレイカードへのアクセス処理に入
って、図１１のの時点で、フェッチデータが読み出さ
れるのである。

【００３８】

【発明の効果】以上説明したように、本発明の記憶制御
システムによれば、記憶制御装置は、他記憶制御装置の
発行するアクセス要求に関係なくアクセス要求を発行す
る構成を採って、主記憶装置側でもって、記憶制御装置
の発行するアクセス要求のプライオリティ制御を実行す
る構成を採ることから、記憶制御装置の間で互いに制御
情報を分配し合う必要がなくなり記憶制御装置の間の信
号線を省略することができるようになる。

【００３９】これから、記憶制御装置に接続される処理
装置の台数の増加に伴って記憶制御装置の台数が増加す
るようなことがあっても、ハードウェア量の増加を従来
よりも大幅に削減することが可能になるのである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の記憶制御システムの全体構成の一実施
例である。

【図３】記憶制御装置の装置構成の一実施例である。

【図４】主記憶装置の備えるアクセス制御機構の装置構
成の一実施例である。

【図５】記憶制御装置の装置構成の一実施例である。

【図６】アドレス制御回路の説明図である。

【図７】スカラユニット用パイプラインの説明図であ
る。

【図８】ベクトルユニット用パイプラインの説明図であ
る。

【図９】主記憶装置の備えるアクセス制御機構の装置構
成の一実施例である。

【図１０】フェッチアクセス処理のタイムチャート図で
ある。

【図１１】フェッチアクセス処理のタイムチャート図で
ある。

【図１２】従来技術の説明図である。

【符号の説明】

１ 主記憶装置 ２ 記憶制御装置 １０ メモリアレイカード １１ プライオリティ制御手段 ２０ プライオリティ制御手段 ２１ アクセス要求発行手段 ２２ アクセス要求キューイング手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １つ又は複数の主記憶装置と、アクセス
   要求源となる１つ又は複数の処理装置を接続して主記憶
   装置を制御する複数の記憶制御装置とから構成される記
   憶制御システムにおいて、 各記憶制御装置は、他記憶制御装置の発行するアクセス
   要求に関係なく、自装置配下の処理装置の発行するアク
   セス要求をアクセス要求先の主記憶装置に発行するとと
   もに、その発行したアクセス要求をキューイングする構
   成を採り、 かつ、主記憶装置は、記憶制御装置の発行するアクセス
   要求のプライオリティ制御を実行するとともに、プライ
   オリティ取得情報をアクセス要求元の記憶制御装置に通
   知する構成を採り、 そして、記憶制御装置は、送られてくるプライオリティ
   取得情報に従ってデータ制御を実行していくことで、主
   記憶装置へのアクセス要求を実行していくよう処理する
   ことを、 特徴とする記憶制御システム。