JPH06232915A - 半導体デバイス - Google Patents
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- JPH06232915A JPH06232915A JP5341165A JP34116593A JPH06232915A JP H06232915 A JPH06232915 A JP H06232915A JP 5341165 A JP5341165 A JP 5341165A JP 34116593 A JP34116593 A JP 34116593A JP H06232915 A JPH06232915 A JP H06232915A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005540 biological transmission Effects 0.000 claims abstract description 86
- 238000000034 method Methods 0.000 claims description 6
- 238000005516 engineering process Methods 0.000 abstract description 17
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 4
- 230000006872 improvement Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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Abstract
(57)【要約】
【目的】 平衡終端伝送路回路の消費電力を、従来の平
衡伝送ドライバ回路と不平衡ドライバに比較して低減す
る平衡伝送ドライバ回路を有する半導体デバイスを提供
する。 【構成】 出力端子を有する一次側及び二次側トランジ
スタ出力段５２，５４と、それぞれ前記出力段と直列に
接続され、出力端を有する一次側及び二次側伝送路５
６，５８と、前記一次側及び二次側伝送路の出力端の間
に直列に接続された一次側及び二次側終端抵抗６０，６
２と、前記一次側及び二次側終端抵抗の間に接続され
た、電圧ＶTを持つ電圧源６４と、前記一次側及び二次
側伝送路の出力端の間に接続されたライン・レシーバ６
６とを有する集積回路の電気信号出力引き出し線を駆動
する回路を有する半導体デバイスにおいて、前記電圧源
が１．０−１．５Ｖの範囲内の電圧ＶTを有し、前記ド
ライバ回路が、０．１２５−０．３７５Ｖ（ΔＶ ＝ Ｖ
2 − Ｖ1）の範囲の電圧振幅を有することを特徴とす
る。
衡伝送ドライバ回路と不平衡ドライバに比較して低減す
る平衡伝送ドライバ回路を有する半導体デバイスを提供
する。 【構成】 出力端子を有する一次側及び二次側トランジ
スタ出力段５２，５４と、それぞれ前記出力段と直列に
接続され、出力端を有する一次側及び二次側伝送路５
６，５８と、前記一次側及び二次側伝送路の出力端の間
に直列に接続された一次側及び二次側終端抵抗６０，６
２と、前記一次側及び二次側終端抵抗の間に接続され
た、電圧ＶTを持つ電圧源６４と、前記一次側及び二次
側伝送路の出力端の間に接続されたライン・レシーバ６
６とを有する集積回路の電気信号出力引き出し線を駆動
する回路を有する半導体デバイスにおいて、前記電圧源
が１．０−１．５Ｖの範囲内の電圧ＶTを有し、前記ド
ライバ回路が、０．１２５−０．３７５Ｖ（ΔＶ ＝ Ｖ
2 − Ｖ1）の範囲の電圧振幅を有することを特徴とす
る。
Description
【産業上の利用分野】この発明は集積回路に関し、特
に、平衡伝送ドライバ回路に関する。
に、平衡伝送ドライバ回路に関する。
【０００２】
【従来の技術】電気接続の主要な性能の制約は、同時に
スイッチングする多数のドライバ回路を有する高速度で
高ピン出力の集積回路（以下、ＩＣと言う）チップを相
互に結合するときに遭遇する誘導雑音である。多数のド
ライバ回路が同時に活性状態にあるときは、実質的な過
渡電流が接地配線系及び電源配線系のインダクタンスを
貫流して、ノイズ・スパイクが接地配線及び電源配線上
に出現するようになる。その結果生じた電源電圧レベル
及び接地電圧レベルの変動によって装置に誤動作スイッ
チングが引き起こされてデータ・エラー若しくはデータ
損失が随伴することが起こり得る。ＩＥＥＥスペクトル
（IEEE Spectrum)誌の１９９２年１０月号の５２乃頁至
５７頁に掲載されている論文「ＤＲＡＭ用の高速インタ
フェース（Fast interfaces for DRAMs）」には、ＤＲ
ＡＭとプロセッサとの間のインタフェースの改善、特に
低い消費電力を持つことができる安価なインタフェース
に対する広く認識された要求が存在する。
スイッチングする多数のドライバ回路を有する高速度で
高ピン出力の集積回路（以下、ＩＣと言う）チップを相
互に結合するときに遭遇する誘導雑音である。多数のド
ライバ回路が同時に活性状態にあるときは、実質的な過
渡電流が接地配線系及び電源配線系のインダクタンスを
貫流して、ノイズ・スパイクが接地配線及び電源配線上
に出現するようになる。その結果生じた電源電圧レベル
及び接地電圧レベルの変動によって装置に誤動作スイッ
チングが引き起こされてデータ・エラー若しくはデータ
損失が随伴することが起こり得る。ＩＥＥＥスペクトル
（IEEE Spectrum)誌の１９９２年１０月号の５２乃頁至
５７頁に掲載されている論文「ＤＲＡＭ用の高速インタ
フェース（Fast interfaces for DRAMs）」には、ＤＲ
ＡＭとプロセッサとの間のインタフェースの改善、特に
低い消費電力を持つことができる安価なインタフェース
に対する広く認識された要求が存在する。
【０００３】接地配線上の誘導スイッチング・ノイズを
低減するための種々の技術が知られており、それらの技
術には平衡ＩＣドライバ回路が使用されている。しか
し、従来の代表的な平衡ＩＣドライバ回路は、相当する
非不平衡型のドライバ回路の電力の二倍の電力を消費す
る。これは明らかに重大な不利益である。上記の論文
「ＤＲＡＭ用の高速インタフェース」、及び、この分野
で経験されている問題点から理解できるように、極く僅
かな量の誘導雑音しか発生せず、且つ、極く僅かな量の
電力しか消費せずに回路を駆動する技術が長い間要望さ
れている。
低減するための種々の技術が知られており、それらの技
術には平衡ＩＣドライバ回路が使用されている。しか
し、従来の代表的な平衡ＩＣドライバ回路は、相当する
非不平衡型のドライバ回路の電力の二倍の電力を消費す
る。これは明らかに重大な不利益である。上記の論文
「ＤＲＡＭ用の高速インタフェース」、及び、この分野
で経験されている問題点から理解できるように、極く僅
かな量の誘導雑音しか発生せず、且つ、極く僅かな量の
電力しか消費せずに回路を駆動する技術が長い間要望さ
れている。
【０００４】最近、消費電力が低減された平衡伝送ドラ
イバ回路が１９９２年６月９日に出願された「誘導雑音
を除去するための平衡ドライバ回路（Balanced Driver
Circuit For Eliminating Inductive Noise)」なる標題
の米国特許出願第０７／８９５７６７号にて開示されて
おり、この出願はここでの説明のための参照に供され
る。上記米国特許出願第０７／８９５７６７号の平衡伝
送ドライバ回路は平衡伝送ドライバ回路の消費電力を不
平衡ドライバ回路の消費電力の水準にまで低減すること
ができるが、別にチップ外回路部品を必要とする欠点が
有る。
イバ回路が１９９２年６月９日に出願された「誘導雑音
を除去するための平衡ドライバ回路（Balanced Driver
Circuit For Eliminating Inductive Noise)」なる標題
の米国特許出願第０７／８９５７６７号にて開示されて
おり、この出願はここでの説明のための参照に供され
る。上記米国特許出願第０７／８９５７６７号の平衡伝
送ドライバ回路は平衡伝送ドライバ回路の消費電力を不
平衡ドライバ回路の消費電力の水準にまで低減すること
ができるが、別にチップ外回路部品を必要とする欠点が
有る。
【０００５】
【発明が解決しようとする課題】従って、好ましくは別
にチップ外回路部品を必要とすること無く、なお一層の
低消費電力を持つことができる平衡伝送ドライバ回路を
利用し得るようにすることが切望されており、本発明は
そのような平衡伝送ドライバ回路を開示することを目的
とする。
にチップ外回路部品を必要とすること無く、なお一層の
低消費電力を持つことができる平衡伝送ドライバ回路を
利用し得るようにすることが切望されており、本発明は
そのような平衡伝送ドライバ回路を開示することを目的
とする。
【０００６】
【課題を解決するための手段】本発明によれば、本質的
に誘導雑音を除去し、同時に消費電力を従来の平衡伝送
ドライバ回路或いは不平衡伝送ドライバ回路に匹敵する
量に顕著に低減する低電力の平衡ドライバ回路を有する
半導体デバイスが実現される。本発明の平衡伝送ドライ
バ回路は、ＥＣＬ（emitter coupled logic；エミッタ
結合型論理回路）若しくはＢｉＣＭＯＳ（bipolar comp
lementary metal-oxide semiconductor；バイポーラ相
補型金属酸化膜半導体）技術を使用しており、代表的に
はそれぞれ一対の信号伝送路に直列に接続された二個の
エミッタ・フォロワ出力段を有する。上記信号伝送路は
二個の終端抵抗によって終端されている。それら終端抵
抗間には−ＶTで表わされる電圧を持つ電圧源が接続さ
れ、且つ、ライン・レシーバがそれら終端抵抗と並列に
接続されている。
に誘導雑音を除去し、同時に消費電力を従来の平衡伝送
ドライバ回路或いは不平衡伝送ドライバ回路に匹敵する
量に顕著に低減する低電力の平衡ドライバ回路を有する
半導体デバイスが実現される。本発明の平衡伝送ドライ
バ回路は、ＥＣＬ（emitter coupled logic；エミッタ
結合型論理回路）若しくはＢｉＣＭＯＳ（bipolar comp
lementary metal-oxide semiconductor；バイポーラ相
補型金属酸化膜半導体）技術を使用しており、代表的に
はそれぞれ一対の信号伝送路に直列に接続された二個の
エミッタ・フォロワ出力段を有する。上記信号伝送路は
二個の終端抵抗によって終端されている。それら終端抵
抗間には−ＶTで表わされる電圧を持つ電圧源が接続さ
れ、且つ、ライン・レシーバがそれら終端抵抗と並列に
接続されている。
【０００７】電圧ＶTの電圧レベルであるＶ1及びＶ2を
含む回路パラメータに、実質的に低減された消費電力を
得ることができる一方で、ＩＣ特性の品位低下を回避す
ることができる適切な範囲が有ることが見いだされた。
最初に、本発明によれば、低電力の平衡ドライバ回路を
使用して誘導雑音を低減するだけでなく、匹敵する不平
衡伝送ドライバ回路若しくは平衡伝送ドライバ回路に匹
敵する消費電力量に低減することが可能である。一般に
電圧源電圧ＶTは、ほぼ１．０乃至１．５Ｖの範囲の値
であり、その電圧振幅ΔＶはほぼ０．１２５乃至０．３
７５Ｖの範囲の値である。上記電圧Ｖ1の値は、終端抵
抗間に通常の２．０Ｖよりはむしろ上記ほぼ１．０乃至
１．５Ｖの範囲の電圧ＶTを印可することによって実現
される。Ｖ2 ＝ Ｖ1 ＋ ＶTで与えられる電圧レベルＶ2
の値は内部抵抗の値を変更するか、または内部電流源と
内部電圧源との双方かまたは一方を変更し、或いはそれ
らの変更を共に行なうことによって実現される。この構
成はまた、ＣＭＯＳ技術或いはＧａＡｓ技術で実行する
ことも可能である。本ドライバ回路はバス接続だけでな
く二点間相互結合を駆動するために使用することでき
る。
含む回路パラメータに、実質的に低減された消費電力を
得ることができる一方で、ＩＣ特性の品位低下を回避す
ることができる適切な範囲が有ることが見いだされた。
最初に、本発明によれば、低電力の平衡ドライバ回路を
使用して誘導雑音を低減するだけでなく、匹敵する不平
衡伝送ドライバ回路若しくは平衡伝送ドライバ回路に匹
敵する消費電力量に低減することが可能である。一般に
電圧源電圧ＶTは、ほぼ１．０乃至１．５Ｖの範囲の値
であり、その電圧振幅ΔＶはほぼ０．１２５乃至０．３
７５Ｖの範囲の値である。上記電圧Ｖ1の値は、終端抵
抗間に通常の２．０Ｖよりはむしろ上記ほぼ１．０乃至
１．５Ｖの範囲の電圧ＶTを印可することによって実現
される。Ｖ2 ＝ Ｖ1 ＋ ＶTで与えられる電圧レベルＶ2
の値は内部抵抗の値を変更するか、または内部電流源と
内部電圧源との双方かまたは一方を変更し、或いはそれ
らの変更を共に行なうことによって実現される。この構
成はまた、ＣＭＯＳ技術或いはＧａＡｓ技術で実行する
ことも可能である。本ドライバ回路はバス接続だけでな
く二点間相互結合を駆動するために使用することでき
る。
【０００８】
【実施例】図面において、図１は終端された不平衡伝送
路を駆動するために使用される従来のドライバ回路の出
力部を示す概略図であり、不平衡伝送ドライバ回路１の
ＡＣ部分のみが図示されている。この不平衡伝送ドライ
バ回路１は、集積回路２上に配置されたエミッタ・フォ
ロワ出力段４、Ｚoで表わされるインピーダンスを持つ
不平衡伝送路６、ＲTで表わされる代表的には５０Ωの
値を持つ終端抵抗１０、及び、−ＶTで表わされる代表
的には−２Ｖの値を持つ電圧源８とから成っている。エ
ミッタ・フォロワ出力段４によって消費される電力より
低い不平衡伝送ドライバ回路１によって消費される集積
回路チップ上の平均電力はＰOによって表わされる。不
平衡伝送ドライバ回路１に対する代表的なＥＣＬ電圧振
幅ΔＶはΔＶ ＝ ０．０７５０Ｖであり、このとき上記
電圧レベルＶ1及びＶ2は、ほぼＶ1 ＝ −０．９５５Ｖ
であり、Ｖ2 ＝ −１．７０５Ｖである。
路を駆動するために使用される従来のドライバ回路の出
力部を示す概略図であり、不平衡伝送ドライバ回路１の
ＡＣ部分のみが図示されている。この不平衡伝送ドライ
バ回路１は、集積回路２上に配置されたエミッタ・フォ
ロワ出力段４、Ｚoで表わされるインピーダンスを持つ
不平衡伝送路６、ＲTで表わされる代表的には５０Ωの
値を持つ終端抵抗１０、及び、−ＶTで表わされる代表
的には−２Ｖの値を持つ電圧源８とから成っている。エ
ミッタ・フォロワ出力段４によって消費される電力より
低い不平衡伝送ドライバ回路１によって消費される集積
回路チップ上の平均電力はＰOによって表わされる。不
平衡伝送ドライバ回路１に対する代表的なＥＣＬ電圧振
幅ΔＶはΔＶ ＝ ０．０７５０Ｖであり、このとき上記
電圧レベルＶ1及びＶ2は、ほぼＶ1 ＝ −０．９５５Ｖ
であり、Ｖ2 ＝ −１．７０５Ｖである。
【０００９】上記不平衡伝送ドライバ回路１に起因する
総合平均消費電力ＰUtは次式（１）で与えられる。 ＰUt ＝ ＰU ＋ Ｐo （１） なお、式（１）中のＰUはエミッタ・フォロワ出力段４
及び終端抵抗１０での平均消費電力を表わし、次式
（２）で与えられる。 ＰU ＝ （ＶT／２ＲT）［２ＶT − Ｖ2 − Ｖ1］ （２） 総合平均消費電力ＰUtは上記集積回路チップ上の平均消
費電力Ｐoの関数として、図４にプロットされている。
総合平均消費電力ＰUtは次式（１）で与えられる。 ＰUt ＝ ＰU ＋ Ｐo （１） なお、式（１）中のＰUはエミッタ・フォロワ出力段４
及び終端抵抗１０での平均消費電力を表わし、次式
（２）で与えられる。 ＰU ＝ （ＶT／２ＲT）［２ＶT − Ｖ2 − Ｖ1］ （２） 総合平均消費電力ＰUtは上記集積回路チップ上の平均消
費電力Ｐoの関数として、図４にプロットされている。
【００１０】図２は終端された平衡伝送路を駆動するた
めに使用される従来の方法を示す概略図であり、平衡伝
送ドライバ回路３０のＡＣ部分のみが図示されている。
平衡伝送ドライバ回路３０は、共にＺBで表わされる平
衡インピーダンスを持つ平衡伝送路と呼ばれる一次側平
衡伝送路３６と二次側平衡伝送路３８との何れかに各々
が直列に接続されている二個のエミッタ・フォロワ出力
段３２及び３４とを有する。一次側平衡伝送路３６及び
二次側平衡伝送路３８は、代表的には５０Ωの値を持つ
ＲTで表わされる抵抗値を持つ終端抵抗４０及び４２に
よって終端されている。代表的には−２Ｖの値の−ＶT
で表わされる電圧を持つ電圧源４４が、上記終端抵抗４
０及び４２の中間タップに接続されている。差動ライン
・レシーバ４６は上記終端抵抗４０及び４２と並列に接
続されている。
めに使用される従来の方法を示す概略図であり、平衡伝
送ドライバ回路３０のＡＣ部分のみが図示されている。
平衡伝送ドライバ回路３０は、共にＺBで表わされる平
衡インピーダンスを持つ平衡伝送路と呼ばれる一次側平
衡伝送路３６と二次側平衡伝送路３８との何れかに各々
が直列に接続されている二個のエミッタ・フォロワ出力
段３２及び３４とを有する。一次側平衡伝送路３６及び
二次側平衡伝送路３８は、代表的には５０Ωの値を持つ
ＲTで表わされる抵抗値を持つ終端抵抗４０及び４２に
よって終端されている。代表的には−２Ｖの値の−ＶT
で表わされる電圧を持つ電圧源４４が、上記終端抵抗４
０及び４２の中間タップに接続されている。差動ライン
・レシーバ４６は上記終端抵抗４０及び４２と並列に接
続されている。
【００１１】一対の平衡伝送路３６及び３８は、集積回
路２８上にそれぞれ配置されている上記エミッタ・フォ
ロワ出力段３２及び３４へ接続されており、その結果上
記二次側平衡伝送路３８を流れる電流は上記一次側平衡
伝送路３６を流れる電流と異符号で同一の大きさを持っ
ている。従って、上記共通接地配線４８を通って戻る電
流は無視できる量である。この従来の平衡伝送ドライバ
回路３０のエミッタ・フォロワ出力段３２及び３４の出
力端の電圧振幅及び両電圧レベルは、代表的には相当す
る従来の不平衡伝送ドライバ回路の電圧振幅及び両電圧
レベル、即ち、ΔＶ ＝ ０．７５０Ｖ、−Ｖ1 ＝ −
０．９５５Ｖ及び−Ｖ2 ＝ −１．７０５Ｖの値であ
る。上記二個のエミッタ・フォロワ出力段３２及び３４
によって消費される電力よりも低い値の上記平衡伝送ド
ライバ回路３０によって消費される集積回路チップ上の
平均電力もまた、上記集積回路チップ上の平均消費電力
Ｐoに等しい値である。
路２８上にそれぞれ配置されている上記エミッタ・フォ
ロワ出力段３２及び３４へ接続されており、その結果上
記二次側平衡伝送路３８を流れる電流は上記一次側平衡
伝送路３６を流れる電流と異符号で同一の大きさを持っ
ている。従って、上記共通接地配線４８を通って戻る電
流は無視できる量である。この従来の平衡伝送ドライバ
回路３０のエミッタ・フォロワ出力段３２及び３４の出
力端の電圧振幅及び両電圧レベルは、代表的には相当す
る従来の不平衡伝送ドライバ回路の電圧振幅及び両電圧
レベル、即ち、ΔＶ ＝ ０．７５０Ｖ、−Ｖ1 ＝ −
０．９５５Ｖ及び−Ｖ2 ＝ −１．７０５Ｖの値であ
る。上記二個のエミッタ・フォロワ出力段３２及び３４
によって消費される電力よりも低い値の上記平衡伝送ド
ライバ回路３０によって消費される集積回路チップ上の
平均電力もまた、上記集積回路チップ上の平均消費電力
Ｐoに等しい値である。
【００１２】平衡伝送ドライバ回路は基本的には二個の
平衡伝送ドライバ回路で構成されているので、上記従来
の平衡伝送ドライバ回路に起因する総合平均消費電力Ｐ
Btは次式（３）によって与えられる。 ＰBt ＝ ２ＰU ＋ Ｐo （３） 式（３）は図４にプロットされており、図４は上記集積
回路チップ上の平均消費電力Ｐo ＝ ２４ｍＷに対し
て、総合平均消費電力ＰBt ＝ ７７．６ｍＷ、不平衡伝
送ドライバ回路の総合平均消費電力ＰUt ＝ ５０．８ｍ
Ｗであることを示している。ここでは不平衡伝送ドライ
バ回路１及び３０がＥＣＬ技術で表わされているが、同
様に、同等なＥＣＬ電圧レベルを持つＣＭＯＳ技術、Ｇ
ａＡｓ技術及びＢｉＣＭＯＳ技術を終端された伝送路を
駆動するために使用することが可能である。
平衡伝送ドライバ回路で構成されているので、上記従来
の平衡伝送ドライバ回路に起因する総合平均消費電力Ｐ
Btは次式（３）によって与えられる。 ＰBt ＝ ２ＰU ＋ Ｐo （３） 式（３）は図４にプロットされており、図４は上記集積
回路チップ上の平均消費電力Ｐo ＝ ２４ｍＷに対し
て、総合平均消費電力ＰBt ＝ ７７．６ｍＷ、不平衡伝
送ドライバ回路の総合平均消費電力ＰUt ＝ ５０．８ｍ
Ｗであることを示している。ここでは不平衡伝送ドライ
バ回路１及び３０がＥＣＬ技術で表わされているが、同
様に、同等なＥＣＬ電圧レベルを持つＣＭＯＳ技術、Ｇ
ａＡｓ技術及びＢｉＣＭＯＳ技術を終端された伝送路を
駆動するために使用することが可能である。
【００１４】本発明は、平衡伝送ドライバ回路の電圧振
幅ΔＶと電圧レベルＶ1及びＶ2を、電圧ＶTに対して特
定電圧範囲で加減する集積回路チップ上の改良によって
低減する。最初、低電力の平衡伝送ドライバ回路５０が
誘導雑音の量を低減し、且つ、匹敵する不平衡伝送ドラ
イバ回路或いは平衡伝送ドライバ回路に匹敵する消費電
力を維持する一方で、エミッタ・フォロワ出力段５２及
び５４の最小コレクタ電流を１ｍＡ以上に維持するよう
に適用される。ＥＣＬ技術若しくはＢｉＣＭＯＳ技術を
使用する本発明の低電力平衡伝送ドライバ回路５０の代
表的な構成が図３に表わされている。この低電力平衡伝
送ドライバ回路５０は、共にＺBで表わされる平衡イン
ピーダンスを持つ平衡伝送路と呼ばれる一次側平衡伝送
路５６と二次側平衡伝送路５８との何れかに各々が直列
に接続されている二個のエミッタ・フォロワ出力段５２
及び５４を有する。
幅ΔＶと電圧レベルＶ1及びＶ2を、電圧ＶTに対して特
定電圧範囲で加減する集積回路チップ上の改良によって
低減する。最初、低電力の平衡伝送ドライバ回路５０が
誘導雑音の量を低減し、且つ、匹敵する不平衡伝送ドラ
イバ回路或いは平衡伝送ドライバ回路に匹敵する消費電
力を維持する一方で、エミッタ・フォロワ出力段５２及
び５４の最小コレクタ電流を１ｍＡ以上に維持するよう
に適用される。ＥＣＬ技術若しくはＢｉＣＭＯＳ技術を
使用する本発明の低電力平衡伝送ドライバ回路５０の代
表的な構成が図３に表わされている。この低電力平衡伝
送ドライバ回路５０は、共にＺBで表わされる平衡イン
ピーダンスを持つ平衡伝送路と呼ばれる一次側平衡伝送
路５６と二次側平衡伝送路５８との何れかに各々が直列
に接続されている二個のエミッタ・フォロワ出力段５２
及び５４を有する。
【００１５】平衡伝送路５６及び５８は、代表的には５
０Ωの値を持つＲTで表わされる終端抵抗６０及び６２
によって終端されている。ほぼ−１．０乃至−１．５Ｖ
の範囲の、−ＶTで表わされる電圧を持つ電圧源６４
が、上記終端抵抗６０及び６２の中間タップに接続され
ている。差動ライン・レシーバ６６は上記終端抵抗６０
及び６２と並列に接続されている。一対の平衡伝送路５
６及び５８は、集積回路６８上にそれぞれ配置されてい
る上記エミッタ・フォロワ出力段５２及び５４へ接続さ
れており、その結果上記二次側平衡伝送路５８を流れる
電流は上記一次側平衡伝送路５６を流れる電流と異符号
で同一の大きさを持っている。意外にも上記電圧振幅Δ
Ｖがほぼ０．１２５乃至０．３７５Ｖの範囲にあり、上
記電圧源６４の電圧−ＶTがほぼ−１．０乃至−１．５
Ｖの範囲にあるとき、集積回路６８上で適切な集積回路
チップ上の改良が為され、電圧レベルＶ1及びＶ2と、電
圧差δ ＝ ＶT − Ｖ2とが得られ、それによって従来の
ドライバ回路と匹敵する顕著な消費電力の低減が得られ
る。更に、これら集積回路チップ上の改良及び消費電力
の低減には従来の差動ライン・レシーバ６６に対する改
良は必要では無いことが特筆される。
０Ωの値を持つＲTで表わされる終端抵抗６０及び６２
によって終端されている。ほぼ−１．０乃至−１．５Ｖ
の範囲の、−ＶTで表わされる電圧を持つ電圧源６４
が、上記終端抵抗６０及び６２の中間タップに接続され
ている。差動ライン・レシーバ６６は上記終端抵抗６０
及び６２と並列に接続されている。一対の平衡伝送路５
６及び５８は、集積回路６８上にそれぞれ配置されてい
る上記エミッタ・フォロワ出力段５２及び５４へ接続さ
れており、その結果上記二次側平衡伝送路５８を流れる
電流は上記一次側平衡伝送路５６を流れる電流と異符号
で同一の大きさを持っている。意外にも上記電圧振幅Δ
Ｖがほぼ０．１２５乃至０．３７５Ｖの範囲にあり、上
記電圧源６４の電圧−ＶTがほぼ−１．０乃至−１．５
Ｖの範囲にあるとき、集積回路６８上で適切な集積回路
チップ上の改良が為され、電圧レベルＶ1及びＶ2と、電
圧差δ ＝ ＶT − Ｖ2とが得られ、それによって従来の
ドライバ回路と匹敵する顕著な消費電力の低減が得られ
る。更に、これら集積回路チップ上の改良及び消費電力
の低減には従来の差動ライン・レシーバ６６に対する改
良は必要では無いことが特筆される。
【００１６】一例として、平衡回路及び不平衡回路が同
一の回路パックを占拠し、且つ、その回路パックの経路
選択処理中に隔離されないとき、電圧ＶT及び電圧振幅
ΔＶの値は、電圧ＶTがほぼ１．３乃至１．５Ｖの範囲
にあり、電圧振幅ΔＶがほぼ０．３７５Ｖの値であり、
消費電力は図５に示されるようにほぼ１３乃至２６ｍＷ
の範囲にある。ＶT ＞ １．５Ｖでは、その消費電力
は、上記米国特許出願第０７／８９５７６７号における
従来の不平衡伝送ドライバ回路若しくは平衡伝送ドライ
バ回路の総合消費電力である２６．８ｍＷよりも高くな
る。例えば、電圧ＶTが２Ｖの値であるときは、図５か
ら分かるように実質的に６８．６ｍＷに増加する。ＶT
＜ １．３Ｖでは、Ｉc ＝ δ／ＲTで与えられる上記最
小コレクタ電流の値がカットオフ状態に極めて近くな
り、回路の特性を劣化させ始める。上記電圧振幅ΔＶは
０．３７５Ｖの値であることが望ましく、その結果低電
力平衡伝送ドライバ回路（図３）上に伝播される電圧振
幅は、２ΔＶ ＝ ０．７５０Ｖになり、不平衡伝送ドラ
イバ回路（図１）上に伝播されていた代表的なＥＣＬ電
圧振幅と等しくなる。このことは、平衡回路と不平衡回
路との双方が同一の回路パックを占拠するときのクロス
・トーク問題に重要である。ほぼ１．３乃至１．５Ｖの
値の電圧ＶTを上記終端抵抗６０及び６２の中間タップ
へ印可することによって電圧レベルＶ1は自動的に実現
され、この電圧レベルＶ1を知ることによってＶ2 ＝ Ｖ
1 ＋ ΔＶの関係から電圧レベルＶ2を定めることが可能
になる。電圧レベルＶ2の適当な値は一例として以下に
述べるように、集積回路チップ６８の内部回路に対する
集積回路チップ上の改良を通じて達成される。
一の回路パックを占拠し、且つ、その回路パックの経路
選択処理中に隔離されないとき、電圧ＶT及び電圧振幅
ΔＶの値は、電圧ＶTがほぼ１．３乃至１．５Ｖの範囲
にあり、電圧振幅ΔＶがほぼ０．３７５Ｖの値であり、
消費電力は図５に示されるようにほぼ１３乃至２６ｍＷ
の範囲にある。ＶT ＞ １．５Ｖでは、その消費電力
は、上記米国特許出願第０７／８９５７６７号における
従来の不平衡伝送ドライバ回路若しくは平衡伝送ドライ
バ回路の総合消費電力である２６．８ｍＷよりも高くな
る。例えば、電圧ＶTが２Ｖの値であるときは、図５か
ら分かるように実質的に６８．６ｍＷに増加する。ＶT
＜ １．３Ｖでは、Ｉc ＝ δ／ＲTで与えられる上記最
小コレクタ電流の値がカットオフ状態に極めて近くな
り、回路の特性を劣化させ始める。上記電圧振幅ΔＶは
０．３７５Ｖの値であることが望ましく、その結果低電
力平衡伝送ドライバ回路（図３）上に伝播される電圧振
幅は、２ΔＶ ＝ ０．７５０Ｖになり、不平衡伝送ドラ
イバ回路（図１）上に伝播されていた代表的なＥＣＬ電
圧振幅と等しくなる。このことは、平衡回路と不平衡回
路との双方が同一の回路パックを占拠するときのクロス
・トーク問題に重要である。ほぼ１．３乃至１．５Ｖの
値の電圧ＶTを上記終端抵抗６０及び６２の中間タップ
へ印可することによって電圧レベルＶ1は自動的に実現
され、この電圧レベルＶ1を知ることによってＶ2 ＝ Ｖ
1 ＋ ΔＶの関係から電圧レベルＶ2を定めることが可能
になる。電圧レベルＶ2の適当な値は一例として以下に
述べるように、集積回路チップ６８の内部回路に対する
集積回路チップ上の改良を通じて達成される。
【００１７】消費電力の更なる低減は、上記平衡信号振
幅を２ΔＶ ＝ ０．７５Ｖ以下に低減することによって
得られる。このことは、上記平衡相互結合及び不平衡相
互結合が回路パックの経路選択の間に隔離されるときに
特に重要である。図５は電圧振幅ΔＶが０．１２５乃至
０．３７５Ｖの適当な範囲にあるときの消費電力の低減
を示している。更にまた、上記最小コレクタ電流Ｉcは
１ｍＡ以上である。
幅を２ΔＶ ＝ ０．７５Ｖ以下に低減することによって
得られる。このことは、上記平衡相互結合及び不平衡相
互結合が回路パックの経路選択の間に隔離されるときに
特に重要である。図５は電圧振幅ΔＶが０．１２５乃至
０．３７５Ｖの適当な範囲にあるときの消費電力の低減
を示している。更にまた、上記最小コレクタ電流Ｉcは
１ｍＡ以上である。
【００１８】電圧ＶT、電圧振幅ΔＶ、電圧レベルＶ1及
びＶ2に対する適当な値は不平衡伝送ドライバ回路によ
って消費される電力に関連して定められた。発明者は本
発明の低電力平衡伝送ドライバ回路５０に起因する総合
平均消費電力Ｐ'Btが次式（４）によって与えられるこ
とを見いだした。 Ｐ'Bt ＝ ２ＰU｜ＶT,δ ＋ Ｐo （４） なお、平均消費電力ＰUは次式（５）で与えられる。 ＰU ＝ （ＶT／２ＲT）［２ＶT − Ｖ2 − Ｖ1］ ＝ （ＶT／２ＲT）［２δ ＋ ΔＶ］ （５） 式（５）から、所定のＲT及びΔＶに関して電圧ＶT及び
電圧差δの両方をできる限り多く低減することが有益で
あり、満足なコレクタ電流レベルが維持される要件と両
立することが分かる。
びＶ2に対する適当な値は不平衡伝送ドライバ回路によ
って消費される電力に関連して定められた。発明者は本
発明の低電力平衡伝送ドライバ回路５０に起因する総合
平均消費電力Ｐ'Btが次式（４）によって与えられるこ
とを見いだした。 Ｐ'Bt ＝ ２ＰU｜ＶT,δ ＋ Ｐo （４） なお、平均消費電力ＰUは次式（５）で与えられる。 ＰU ＝ （ＶT／２ＲT）［２ＶT − Ｖ2 − Ｖ1］ ＝ （ＶT／２ＲT）［２δ ＋ ΔＶ］ （５） 式（５）から、所定のＲT及びΔＶに関して電圧ＶT及び
電圧差δの両方をできる限り多く低減することが有益で
あり、満足なコレクタ電流レベルが維持される要件と両
立することが分かる。
【００１９】ＥＣＬ技術に関しては、実験により一例と
して電圧振幅ΔＶ、電圧ＶT、電圧レベルＶ1に対する適
切な値がそれぞれ０．３７５Ｖ、１．３Ｖ及び０．８６
３Ｖであることが確認された。従って、Ｖ2 ＝ Ｖ1 ＋
ΔＶ ＝ １．２３８Ｖとなり、δ ＝ ＶT − Ｖ2 ＝
０．０６２Ｖとなる。電圧レベルＶ1の値は、図１の従
来の不平衡伝送ドライバ回路１及び図２の従来の平衡伝
送ドライバ回路３０に対する通常の２．０Ｖではなくむ
しろ、１．３Ｖの電圧ＶTを印可することによって実現
される。これは電圧レベルＶ1の状態のときのコレクタ
・エミッタ接合の基本ダイオード動作の結果である。電
圧レベルＶ2の値１．２３８Ｖは、ＥＣＬドライバ回路
を用いて内部抵抗の値を変更することと上記基本ＥＣＬ
ドライバ回路に関連する内部電流源の大きさを変更する
こととの双方または一方を包含する集積回路チップ上の
改良によって実現される。これについてはナショナル・
セミコンダクタ社の「F100K ECL Logic Databook & Des
ign Guide」、１９９０年版、第７節、第１章を参照す
ることができ、ここでの説明のための参照に供される。
して電圧振幅ΔＶ、電圧ＶT、電圧レベルＶ1に対する適
切な値がそれぞれ０．３７５Ｖ、１．３Ｖ及び０．８６
３Ｖであることが確認された。従って、Ｖ2 ＝ Ｖ1 ＋
ΔＶ ＝ １．２３８Ｖとなり、δ ＝ ＶT − Ｖ2 ＝
０．０６２Ｖとなる。電圧レベルＶ1の値は、図１の従
来の不平衡伝送ドライバ回路１及び図２の従来の平衡伝
送ドライバ回路３０に対する通常の２．０Ｖではなくむ
しろ、１．３Ｖの電圧ＶTを印可することによって実現
される。これは電圧レベルＶ1の状態のときのコレクタ
・エミッタ接合の基本ダイオード動作の結果である。電
圧レベルＶ2の値１．２３８Ｖは、ＥＣＬドライバ回路
を用いて内部抵抗の値を変更することと上記基本ＥＣＬ
ドライバ回路に関連する内部電流源の大きさを変更する
こととの双方または一方を包含する集積回路チップ上の
改良によって実現される。これについてはナショナル・
セミコンダクタ社の「F100K ECL Logic Databook & Des
ign Guide」、１９９０年版、第７節、第１章を参照す
ることができ、ここでの説明のための参照に供される。
【００２０】同様に類似な集積回路チップ上の改良がＢ
ｉＣＭＯＳドライバ回路、ＧａＡｓドライバ回路及びＣ
ＭＯＳドライバ回路に適用される。式（４）において特
定の値の電圧ＶT及び電圧差δを使用することにより、
総合平均消費電力ＰBtを計算することができ、この総合
平均消費電力ＰBtが総合平均消費電力ＰUt及び総合平均
消費電力ＰBtと共に図４に示されている。同様に、上記
集積回路チップ上の平均消費電力Ｐo ＝ ２４ｍＷのと
きのそれらの量の幾つかの特定な場合が表１に示されて
いる。
ｉＣＭＯＳドライバ回路、ＧａＡｓドライバ回路及びＣ
ＭＯＳドライバ回路に適用される。式（４）において特
定の値の電圧ＶT及び電圧差δを使用することにより、
総合平均消費電力ＰBtを計算することができ、この総合
平均消費電力ＰBtが総合平均消費電力ＰUt及び総合平均
消費電力ＰBtと共に図４に示されている。同様に、上記
集積回路チップ上の平均消費電力Ｐo ＝ ２４ｍＷのと
きのそれらの量の幾つかの特定な場合が表１に示されて
いる。
【表１】
【００２１】従って、本低電力平衡伝送ドライバ回路５
０は従来の平衡伝送ドライバ回路３０よりも約５０％低
い電力を消費し、従来の不平衡伝送ドライバ回路１より
も約２５％低い電力を消費する。
０は従来の平衡伝送ドライバ回路３０よりも約５０％低
い電力を消費し、従来の不平衡伝送ドライバ回路１より
も約２５％低い電力を消費する。
【００２２】同様な方法を、温度、電圧、材料及び製作
等の変更を検討する際において、電圧ＶT、電圧レベル
Ｖ2及びＶ1及び電圧差δの値を定めるために適用するこ
とができる。更に、先ず、電圧振幅ΔＶに対する適切な
値が０．１２５乃至０．３７５Ｖの適当な範囲内で選ば
れ、電圧ＶTが１．０乃至１．５の適当な範囲内で選ば
れ、電圧レベルＶ1が選ばれる。それにより、Ｖ2 ＝ Ｖ
1 ＋ ΔＶ、及び、δ＝ ＶT − Ｖ2を定めることができ
る。最後に、式（４）及び（５）を用いて平均消費電力
を算出することができる。
等の変更を検討する際において、電圧ＶT、電圧レベル
Ｖ2及びＶ1及び電圧差δの値を定めるために適用するこ
とができる。更に、先ず、電圧振幅ΔＶに対する適切な
値が０．１２５乃至０．３７５Ｖの適当な範囲内で選ば
れ、電圧ＶTが１．０乃至１．５の適当な範囲内で選ば
れ、電圧レベルＶ1が選ばれる。それにより、Ｖ2 ＝ Ｖ
1 ＋ ΔＶ、及び、δ＝ ＶT − Ｖ2を定めることができ
る。最後に、式（４）及び（５）を用いて平均消費電力
を算出することができる。
【００２３】ドライバ回路によって消費電力が顕著に低
減される利益は、同様にバス接続中でも容易に見いだす
ことができる。バス接続に関しては、何れか一つの活性
状態にあるドライバ回路がディジタル・ビット・ストリ
ームを多数のドライバ回路へ送出することができる。こ
のバスは平衡型であっても不平衡型であってもよい。こ
の一斉送出機能を達成するために、上記ドライバ回路に
は通常、制御信号が与えられ、その結果この制御信号が
よって各ドライバ回路が三状態、即ち電圧レベルＶ1及
びＶ2及びＯＦＦ状態（そのバス上に電気的な負荷が無
い状態）を持つことが可能になる。作用に関しては、単
に一個のドライバ回路のみが活性状態であり、他のドラ
イバ回路はＯＦＦ状態である。そ活性状態のバス・ドラ
イバは、図１、図２及び図３に示されている相当する各
二点間相互結合の負荷インピーダンスの二分の一の負荷
インピーダンスを駆動しなければならない。この負荷を
付加することによって、代表的には上記エミッタ・フォ
ロワ出力段及び負荷抵抗での消費電力が倍増することに
なる。このようにして、バス接続を駆動するために低電
力平衡伝送ドライバ回路５０を使用する利益が更に増大
する。
減される利益は、同様にバス接続中でも容易に見いだす
ことができる。バス接続に関しては、何れか一つの活性
状態にあるドライバ回路がディジタル・ビット・ストリ
ームを多数のドライバ回路へ送出することができる。こ
のバスは平衡型であっても不平衡型であってもよい。こ
の一斉送出機能を達成するために、上記ドライバ回路に
は通常、制御信号が与えられ、その結果この制御信号が
よって各ドライバ回路が三状態、即ち電圧レベルＶ1及
びＶ2及びＯＦＦ状態（そのバス上に電気的な負荷が無
い状態）を持つことが可能になる。作用に関しては、単
に一個のドライバ回路のみが活性状態であり、他のドラ
イバ回路はＯＦＦ状態である。そ活性状態のバス・ドラ
イバは、図１、図２及び図３に示されている相当する各
二点間相互結合の負荷インピーダンスの二分の一の負荷
インピーダンスを駆動しなければならない。この負荷を
付加することによって、代表的には上記エミッタ・フォ
ロワ出力段及び負荷抵抗での消費電力が倍増することに
なる。このようにして、バス接続を駆動するために低電
力平衡伝送ドライバ回路５０を使用する利益が更に増大
する。
【００２４】
【発明の効果】以上説明したように、本発明の低電力の
平衡伝送ドライバ回路は、ＥＣＬ技術、ＢｉＣＭＯＳ技
術、ＧａＡｓ技術及びＣＭＯＳ技術を用いて実行するこ
とができ、関連する差動ライン・レシーバには何ら改良
は必要とはされない。こうして、消費電力が顕著に低減
されると共に、平衡相互結合の顕著な利益、即ちクロス
トークが低減され、雑音余裕度が増加し、更に基底雑音
が除去される利益が実現される効果が得られる。なお、
消費電力のこの低減は二点間相互結合に適用されるだけ
でなく、バス接続へも適用される効果が有る。尚、特許
請求の範囲に記載した参照番号は、発明の容易なる理解
の為のもので、その権利解釈に影響を与えるものではな
いと理解されたい。
平衡伝送ドライバ回路は、ＥＣＬ技術、ＢｉＣＭＯＳ技
術、ＧａＡｓ技術及びＣＭＯＳ技術を用いて実行するこ
とができ、関連する差動ライン・レシーバには何ら改良
は必要とはされない。こうして、消費電力が顕著に低減
されると共に、平衡相互結合の顕著な利益、即ちクロス
トークが低減され、雑音余裕度が増加し、更に基底雑音
が除去される利益が実現される効果が得られる。なお、
消費電力のこの低減は二点間相互結合に適用されるだけ
でなく、バス接続へも適用される効果が有る。尚、特許
請求の範囲に記載した参照番号は、発明の容易なる理解
の為のもので、その権利解釈に影響を与えるものではな
いと理解されたい。
【図１】従来の不平衡伝送ドライバ回路を示す図であ
る。
る。
【図２】従来の平衡伝送ドライバ回路を示す図である。
【図３】オン・チップ・ドライバ回路に対してＥＣＬ若
しくは等価なＣＭＯＳ論理回路を使用する本発明による
低電力平衡伝送ドライバ回路を示す図である。
しくは等価なＣＭＯＳ論理回路を使用する本発明による
低電力平衡伝送ドライバ回路を示す図である。
【図４】本発明による低電力平衡伝送ドライバ回路と、
匹敵する従来の平衡伝送ドライバ回路及び不平衡ドライ
バ回路との、総合消費電力の比較を示す図である。
匹敵する従来の平衡伝送ドライバ回路及び不平衡ドライ
バ回路との、総合消費電力の比較を示す図である。
【図５】本発明による低電力平衡伝送ドライバ回路の総
合消費電力を示す図である。
合消費電力を示す図である。
１ 不平衡伝送ドライバ回路 ２ 集積回路 ４ エミッタ・フォロワ出力段 ６ 不平衡伝送路 ８ 電圧源 １０ 終端抵抗 ２８ 集積回路 ３０ 平衡伝送ドライバ回路 ３２ エミッタ・フォロワ出力段 ３４ エミッタ・フォロワ出力段 ３６ 一次側平衡伝送路 ３８ 二次側平衡伝送路 ４０ 終端抵抗 ４２ 終端抵抗 ４４ 電圧源 ４６ 差動ライン・レシーバ ４８ 共通接地配線 ５０ 低電力平衡伝送ドライバ回路 ５２ エミッタ・フォロワ出力段 ５４ エミッタ・フォロワ出力段 ５６ 一次側平衡伝送路 ５８ 二次側平衡伝送路 ６０ 終端抵抗 ６２ 終端抵抗 ６４ 電圧源 ６６ 差動ライン・レシーバ ６８ 集積回路チップ
Claims (7)
- 【請求項１】 各々が出力端子を有する一次側及び二次
側トランジスタ出力段（５２，５４）と、 それぞれ前記一次側及び二次側トランジスタ出力段と直
列に接続され、各々が出力端を有する一次側及び二次側
伝送路（５６，５８）と、 前記一次側及び二次側伝送路の出力端の間に直列に接続
された一次側及び二次側終端抵抗（６０，６２）と、 前記一次側及び二次側終端抵抗の間に接続された、電圧
ＶTを持つ電圧源（６４）と、 前記一次側及び二次側伝送路の出力端の間に接続された
ライン・レシーバ（６６）と、 を有する集積回路の電気信号出力引き出し線を駆動する
ための回路を有する半導体デバイスにおいて、 前記電圧源が、ほぼ１．０から１．５Ｖの範囲内の電圧
ＶTを有し、 前記ドライバ回路が、ΔＶ ＝ Ｖ2 − Ｖ1で与えられる
ほぼ０．１２５から０．３７５Ｖの範囲の値の電圧振幅
ΔＶを有する、 ことを特徴とする半導体デバイス。 - 【請求項２】 電圧レベルＶ1の値が、前記ドライバ回
路へ前記電圧ＶTが印可されることによって実現される
ことを特徴とする請求項１に記載の半導体デバイス。 - 【請求項３】 電圧レベルＶ2の値が、前記集積回路内
の抵抗の値によって実現されることを特徴とする請求項
１に記載の半導体デバイス。 - 【請求項４】 電圧レベルＶ2の値が、前記集積回路内
の電流源の値によって実現されることを特徴とする請求
項１に記載の半導体デバイス。 - 【請求項５】 電圧レベルＶ2の値が、前記集積回路内
の電流源及び抵抗の値によって実現されることを特徴と
する請求項１に記載の半導体デバイス。 - 【請求項６】 前記集積回路が、エミッタ結合型論理回
路を用いて実行されることを特徴とする請求項１に記載
の半導体デバイス。 - 【請求項７】 誘導雑音を低減し、且つ、相当する従来
の平衡伝送ドライバ回路或いは不平衡伝送ドライバ回路
よりも実質的に少ない電力を消費する集積回路の電気信
号出力引き出し線を駆動する方法において、 前記電気信号出力引き出し線と関連する二次側平衡伝送
路へ補償信号を伝送するステップと、ほぼ１．０から
１．５ボルトの値の電圧ＶTを一次側及び二次側終端抵
抗の間に印可するステップと、 ΔＶ ＝ Ｖ2 − Ｖ1で与えられるほぼ０．１２５から
０．３７５Ｖの範囲の電圧振幅ΔＶを持つ電圧Ｖ1及び
Ｖ2を供給するステップとからなることを特徴とする駆
動方法。 【０００１】
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US992514 | 1992-12-17 | ||
| US07/992,514 US5304856A (en) | 1992-12-17 | 1992-12-17 | Article comprising a balanced driver circuit with less power dissipation than conventional circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232915A true JPH06232915A (ja) | 1994-08-19 |
| JP2991918B2 JP2991918B2 (ja) | 1999-12-20 |
Family
ID=25538421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5341165A Expired - Lifetime JP2991918B2 (ja) | 1992-12-17 | 1993-12-13 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5304856A (ja) |
| EP (1) | EP0609619A3 (ja) |
| JP (1) | JP2991918B2 (ja) |
| KR (1) | KR100269741B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014268A (ja) * | 2004-05-28 | 2006-01-12 | Nec Electronics Corp | データ伝送装置、及び受信装置 |
Families Citing this family (14)
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|---|---|---|---|---|
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| US5450024A (en) * | 1994-01-19 | 1995-09-12 | Alcatel Network Systems, Inc. | ECL to CMOS signal converter circuit including toggle-fault detection |
| US5966056A (en) * | 1996-01-26 | 1999-10-12 | Int Labs, Inc. | Method and apparatus for enabling the transmission of multiple wide bandwidth electrical signals |
| US6058256A (en) * | 1996-09-26 | 2000-05-02 | Lucent Technologies Inc. | Technique for effectively routing conduction paths in circuit layouts |
| US6300802B1 (en) | 1999-02-19 | 2001-10-09 | Applied Micro Circuits Corporation | Output buffer with programmable voltage swing |
| US6198309B1 (en) | 1999-03-31 | 2001-03-06 | Applied Micro Circuits Corporation | Emitter follower output with programmable current |
| US6448837B1 (en) * | 2001-01-04 | 2002-09-10 | Hewlett-Packard Company | Reduced current variability I/O bus termination |
| EP1274171A1 (en) * | 2001-07-05 | 2003-01-08 | Telefonaktiebolaget L M Ericsson (Publ) | Differential line receiver |
| US7006313B2 (en) * | 2002-06-25 | 2006-02-28 | Texas Instruments Incorporated | Circuit and method to match common mode flex impedance and to achieve symmetrical switching voltage outputs of write driver |
| US8063713B2 (en) * | 2005-06-29 | 2011-11-22 | The Regents Of The University Of California | Differential transmission line having a plurality of leakage resistors spaced between the transmission line |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US8001434B1 (en) | 2008-04-14 | 2011-08-16 | Netlist, Inc. | Memory board with self-testing capability |
| US8476922B2 (en) * | 2011-05-27 | 2013-07-02 | Analog Devices, Inc. | Balanced impedance method for differential signaling |
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| US2630558A (en) * | 1948-04-29 | 1953-03-03 | Rca Corp | Improvement in balanced phase splitting network |
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- 1993-12-02 EP EP19930309636 patent/EP0609619A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100269741B1 (ko) | 2000-10-16 |
| US5304856A (en) | 1994-04-19 |
| EP0609619A3 (en) | 1994-11-17 |
| KR940016779A (ko) | 1994-07-25 |
| JP2991918B2 (ja) | 1999-12-20 |
| EP0609619A2 (en) | 1994-08-10 |
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