JPH06232704A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数のフリップフロップ回路を用いて多ビッ
トシフトレジスタを構成した場合でも、簡単にクロック
スキューを回避できるフリップフロップ回路を提供す
る。 【構成】 クロック信号入力端子９に入力されたクロッ
ク信号を出力するクロック信号出力端子１０を設け、し
かもデータ信号の伝播方向とは逆方向にクロック信号が
伝播するように各入出力端子が配置する。データ及びク
ロック信号の伝播方向に複数フリップフロップ回路を接
続した場合、データ信号は前段のフリップフロップ回路
から後段のフリップフロップ回路へと伝搬され、クロッ
ク信号は後段のフリップフロップ回路から前段のフリッ
プフロップ回路へと伝搬されることが約束されるため、
後段のフリップフロップ回路では、前段のフリップフロ
ップ回路でシフトされたデータ信号に対して取り込み用
のクロック信号を入力することになり、常にデータ信号
とクロック信号との時間軸上での相対的位置関係が保証
されるため、クロックスキューを回避できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フリップフロップ回路
に関し、特に、ＡＳＩＣ（Aplication Spec-ific IC：
特定用途向けＩＣ）に用いて好適なフリップフロップ回
路に関する。

【０００２】

【従来の技術】近年、ＬＳＩ（Large Scale Integratio
n：大規模集積回路）の設計・製造技術及び集積化技術
は飛躍的な進歩を遂げ、これまで小規模集積回路及び中
規模集積回路を用いて回路設計された機能単位毎のチッ
プをプリント基板上で組み合わせることによりシステム
を構築していたものが、単一のチップ上にシステムを構
築できるようになっており、その要請にこたえるべくＡ
ＳＩＣが急速に注目されている。このＡＳＩＣは、汎用
ＩＣに比べて技術的優位性を保てるなど様々なメリット
を有し、その設計方式としてゲートアレイ方式及びスタ
ンダードセル方式などが挙げられる。

【０００３】ここで、図６は、上記ゲートアレイ及びス
タンダードセル方式で一般的に標準セルとして登録され
ているフリップフロップ回路の内部構成を示す図であ
る。このフリップフロップ回路のデータ信号入力端子１
には、アナログスイッチである伝送ゲート２の入力端が
接続されており、その伝送ゲート２の出力端には、イン
バータ３の入力端が接続されている。そして、インバー
タ３の出力は、インバータ４を介してフィードバックさ
れていると共に、伝送ゲート５の入力端に接続されてい
る。伝送ゲート５の出力端には、インバータ６を介して
データ信号出力端子８が接続されていると共に、インバ
ータ６の出力はインバータ７を介してフィードバックさ
れている。そして、クロック信号入力端子９には、伝送
ゲート２のＮチャネル側のゲートに接続されていると共
に、伝送ゲート５のＰチャネル側のゲートに接続されて
いる。また、外部のインバータ１４を介して反転された
クロック信号が供給されるクロック反転信号入力端子１
３には、伝送ゲート２のＰチャネル側のゲートが接続さ
れると共に、伝送ゲート５のＮチャネル側のゲートが接
続されている。

【０００４】このように構成されたフリップフロップ回
路は、前段の伝送ゲート２及びインバータ３、４がマス
ターフリップフロップとして作動し、後段の伝送ゲート
５及びインバータ６、７がスレイブフリップフロップと
して作動する。その作動要領を図７に示されるタイミン
グチャートを参照しながら説明する。図中５１はクロッ
ク信号、５２はデータ信号、５３はマスターフリップフ
ロップの出力信号、５４はスレイブフリップフロップの
出力信号、即ちデータ出力端子８に出力される信号であ
る。伝送ゲート２は、クロック信号５１の立ち上がりエ
ッジで導通状態となることから、図中ニで示されたタイ
ミングをもってデータ信号５２の状態を出力する。今、
データ信号５２は“０”レベルであることから、マスタ
ーフリップフロップの出力信号５３はインバータ３、４
により“１”レベルに保持される。一方、伝送ゲート５
はクロック信号５１の立ち下がりエッジで導通状態とな
ることから、図中ホで示されたタイミングをもってマス
ターフリップフロップの出力信号５３の状態を出力す
る。出力信号５３は“１”レベルであることから、スレ
イブフリップフロップの出力信号５４は“０”レベルに
保持される。したがって、データ入力端子１に入力され
たデータ信号５２が所定時間遅延された後にデータ出力
端子８に出力された所謂Ｄ型動作モードが行われたこと
となる。

【０００５】また、このように動作するフリップフロッ
プ回路は、そのレイアウトが図８に示されるように、通
常２つのフリップフロップ回路を内蔵するセル６０とし
て図示されないコンピュータのライブラリに登録されて
おり、このセル６０は図の左右両端に電源端子ＶＤＤ、
ＧＮＤが設けられており、その上縁には左側から第１の
フリップフロップ回路のデータ信号入力端子１、クロッ
ク信号入力端子９、クロック反転信号入力端子１３、デ
ータ信号出力端子８がこの順に設け、また下縁には左側
から第２のフリップフロップ回路のデータ信号入力端子
１、クロック信号入力端子９、クロック反転信号入力端
子１３、データ信号出力端子８がこの順に設けることが
一般的である。

【０００６】

【発明が解決しようとする課題】ここで、上記セル６０
を複数用いて、多ビットのシフトレジスタを構成する場
合、データ信号とクロック信号とのタイミング設計が重
要な課題となり、特に、同一のクロック信号を多数のフ
リップフロップ回路のクロック入力端子に供給すること
から、各フリップフロップ回路に到着するクロック信号
の時間に微妙なズレが生じる所謂クロックスキューが問
題となる。なかでも、スタンダードセル方式でサポート
された自動配置配線ツールを用いた場合には、チップ上
の任意の位置にセル６０が配置され、しかも各セルの各
入出力端子の接続関係も任意に行われることから、デー
タ信号が伝搬されるべくラインとクロック信号が伝搬さ
れるべくラインとの配線長が異ってしまう虞が生じる。
例えば、データ信号が第ｎビットレジスタのデータ信号
出力端子から次段の第ｎ＋１ビットレジスタのデータ信
号入力端子へと遅れることなく伝搬され、第ｎビットレ
ジスタに入力されたクロック信号に対して第ｎ＋１ビッ
トレジスタに入力されるクロック信号が大きく遅れた場
合には、即ち図９のタイミングチャートに示されるよう
に、クロック信号５１のうち実線で示された第ｎビット
レジスタに入力されるクロック信号より、破線で示され
た第ｎ＋１ビットレジスタに入力されるクロック信号が
遅れた場合を想定すると、本来、第ｎビットレジスタの
データ信号出力端子８に出力されるデータ信号５４の信
号状態を、図中ニで示されるタイミングをもって第ｎ＋
１ビットレジスタに取り込まなければいけないところ
を、図中ヘのタイミングで取り込むため、第ｎ＋１ビッ
トレジスタのマスターフリップフロップに於いては図に
黒丸で示すどちらかのレベルのデータ信号を取り込んで
しまい、データ信号が正常にシフトされず、取り込み状
態によってはデータ信号の破壊を起こす虞がある。

【０００７】このような従来技術の問題点に鑑み、本発
明の主な目的は、複数のフリップフロップ回路を用いて
多ビットシフトレジスタを構成した場合でも、簡単にク
ロックスキューを回避できるフリップフロップ回路を提
供することにある。

【０００８】

【課題を解決するための手段】このような目的は、本発
明によれば、標準セルとしてコンピュータのライブラリ
に登録されるフリップフロップ回路であって、データ信
号を入力するためのデータ信号入力端子と、クロック信
号を入力するためのクロック信号入力端子と、前記クロ
ック信号に応じて記憶された前記データ信号を出力する
ためのデータ信号出力端子と、前記クロック信号入力端
子に入力されたクロック信号を出力するためのクロック
信号出力端子とを有するフリップフロップ回路を提供す
ることにより達成される。更に、前記クロック信号が、
前記データ信号の伝播方向とは逆方向に伝播するよう
に、前記データ信号入力及び出力端子と前記クロック信
号入力及び出力端子とが相対的に配置されていればなお
良い。

【０００９】

【作用】このようにすれば、クロック信号入力端子に入
力されたクロック信号を、クロック信号出力端子から出
力することができ、しかもクロック信号がデータ信号の
伝播方向とは逆方向に伝播するため、同一構成のフリッ
プフロップ回路同士を、前段のデータ信号出力端子と後
段のデータ信号入力端子とを接続し、前段のクロック信
号入力端子と後段のクロック信号出力端子とを接続し、
このような接続関係をもって複数接続することで例えば
シフトレジスタを構成しても、単一のクロック信号のみ
で複数接続されたフリップフロップ回路を全て制御でき
る。

【００１０】

【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。

【００１１】図１は、本発明が適用されたフリップフロ
ップ回路の内部構成を示す図であり、このフリップフロ
ップ回路が従来のものと同様の部分は同一の符号を付与
し、その詳しい説明は省略する。従来のフリップフロッ
プ回路にはクロック信号を入力するためのクロック入力
端子９は設けられていたが、本発明のフリップフロップ
には、このクロック入力端子９に入力されたクロック信
号を出力するためのクロック信号出力端子１０が設けら
れている。さらに、クロック信号入力端子９とクロック
信号出力端子１０とを接続するラインには、インバータ
１１、１２が介在しており、クロック信号のドライバと
して機能すると共にクロック信号を遅延している。そし
て、インバータ１０の出力端を、伝送ゲート２のＰチャ
ネル側のゲートに接続すると共に伝送ゲート５のＮチャ
ネル側のゲートに接続している。したがって、クロック
信号入力端子９に入力されたクロック信号は、コントロ
ール信号として各伝送ゲート２、５のそれぞれのゲート
に供給されると共に、インバータ１１、１２により所定
時間遅延されてクロック信号出力端子１０から出力され
るようになっている。

【００１２】このように構成されたフリップフロップ回
路の動作は、基本的には図６に示されるフリップフロッ
プ回路と同様であるが、図２のタイムチャートに示され
るように、クロック信号入力端子９に入力されたクロッ
ク信号２１が、インバータ１１、１２を介して所定時間
遅延されてクロック信号出力端子１０より出力されてい
ることである（図に２２で示す）。また、データ入力端
子１に入力されたデータ信号２３は、クロック信号２１
の立ち上がりエッジをもってマスターフリップフロップ
に取り込まれ（図に２４で示す）、そしてそのクロック
信号２１の立ち下がりエッジをもってスレイブフリップ
フロップに取り込まれ（図に２５で示す）、データ信号
出力端子８へと出力されることから、データ信号の伝播
方向は図１の左から右へと流れる。しかしながら、クロ
ック信号入力端子９に入力されたクロック信号２１は、
インバータ１１、１２を介してクロック信号出力端子１
０へと出力されることから、同図の右から左へと伝播さ
れるようになっている。

【００１３】図３は、上記フリップフロップ回路を図示
されないコンピュータのライブラリに標準セルとして登
録した際のレイアウト概要を示す図であり、図１に示す
各入出力端子の位置関係がそのままレイアウトされてお
り、セルＣの右側縁に、上側から電源端子ＶＤＤ、デー
タ出力端子８、クロック信号入力端子９、電源端子ＧＮ
Ｄがこの順に設けられており、その左側縁には、上側か
ら電源端子ＶＤＤ、データ入力端子１、クロック出力端
子１０、電源端子ＧＮＤがこの順に設けられている。し
たがって、データ信号は、図の左側縁に設けられたデー
タ信号入力端子１から入力されて同図右側縁に設けられ
たデータ信号出力端子８から出力され、またクロック信
号は、図の右側縁に設けられたクロック信号入力端子９
から入力されて同図左側縁に設けられたクロック信号出
力端子１０から出力されるようになっている。

【００１４】このようにレイアウトされたセルＣを、図
示されないチップ上に横方向に複数配置することで、例
えばセルＣをｍ個用いることで図４に示されるｍビット
シフトレジスタを構成することができる。この場合、図
からも明らかなように、第０ビットレジスタ３１のデー
タ信号出力端子８と第１ビットレジスタ３２のデータ信
号入力端子１とが接続されていると共に、第０ビットレ
ジスタ３１のクロック信号入力端子９と第１ビットレジ
スタ３２のクロック信号出力端子１０とが接続され、後
段のセルもこのような関係をもって接続される。そし
て、データ信号は第０ビットレジスタ３１のデータ入力
端子１に供給され、クロック信号は第ｍビットレジスタ
３５のクロック入力端子９に供給される。したがって、
データ信号は下位から上位のビットレジスタへシフトさ
れ、またクロック信号は上位から下位のビットレジスタ
へと伝搬される。

【００１５】上記構成のｍビットシフトレジスタは、図
５のタイミングチャートでその動作を示されるように、
第０ビットレジスタ３１のデータ入力端子１に入力され
たデータ信号は、複数のレジスタによりシフトされ、図
に４４で示されるデータ信号が第ｍ−２ビットレジスタ
３３のデータ信号入力端子１に入力される。また、クロ
ック信号は、データ信号の伝搬方向とは逆に、第ｍビッ
トレジスタ３５のクロック入力端子９入力され（図に４
３で示す）、このレジスタ３５内で所定時間遅延されて
クロック信号出力端子１０を介して第ｍ−１ビットレジ
スタ３４のクロック信号入力端子９に入力され（図に４
２で示す）、同様に遅延されて第ｍ−２ビットレジスタ
３３のクロック信号入力端子９に入力される（図に４１
で示す）。よって、第ｍ−２ビットレジスタ３３は、ク
ロック信号４１の立ち下がりエッジタイミング（図にイ
で示す）をもってデータ信号４４の状態をそのデータ出
力端子８にシフトし（図に４５で示す）、このシフトさ
れたデータ信号４５がそのデータ信号入力端子１に供給
された第ｍ−１ビットレジスタ３４は、前記クロック信
号４１より進んだクロック信号４２の立ち下がりエッジ
タイミング（図にロで示す）をもってデータ信号４５の
状態をそのデータ信号出力端子８にシフトし（図に４６
で示す）、このシフトされたデータ信号４６がそのデー
タ信号入力端子１に供給された第ｍビットレジスタ３５
は、前記クロック信号４２より進んだクロック信号４３
の立ち下がりエッジタイミング（図にハで示す）をもっ
てデータ信号４６の状態をそのデータ信号出力端子８に
シフトし、最終的には図に４７で示されるデータ信号が
第ｍビットレジスタ３５のデータ出力端子８に出力され
る。

【００１６】このように、本実施例のフリップフロップ
回路は、クロック信号入力端子９に入力したクロック信
号を、インバータ１１、１２より駆動能力を低減するこ
となく遅延してクロック信号出力端子１０に出力するこ
とができる。したがって、このフリップフロップ回路を
複数用いてシフトレジスタを構成した場合には、クロッ
ク信号は図示されないクロックドライバーからあるフリ
ップフロップ回路のみに供給され、そのフリップフロッ
プ回路のクロック信号出力端子１０から他のフリップフ
ロップ回路へとクロック信号が供給されるため、単一の
クロック信号のみで複数のフリップフロップ回路を制御
できる。しかも、データ信号入力端子１からデータ信号
出力端子８へと伝播するデータ信号に対して、クロック
信号が逆方向に伝播するようにクロック信号入力端子９
及出力端子１０が配置されているため、前段のフリップ
フロップ回路のデータ信号出力端子８と後段のフリップ
フロップ回路のデータ信号入力端子１とを接続した場合
には、後段のフリップフロップ回路のクロック信号出力
端子１０と前段のフリップフロップ回路のクロック信号
入力端子９とが必然的に接続される。したがって、クロ
ック信号は前段のフリップフロップ回路へ伝搬され、デ
ータ信号は後段のフリップフロップ回路へと伝搬される
ことが約束されることから、前段のフリップフロップ回
路では時間的に遅いクロック信号をもってデータ信号を
取り込むため、後段のフリップフロップ回路では遅れた
データ信号を取り込むことができ、ホールドタイムを稼
ぐことができる。即ち、常にクロック信号の入力タイミ
ングが必ずデータ信号が変化した後に来ることを保証さ
れたフリップフロップ回路を実現でき、大規模論理集積
回路に於けるタイミング設計を容易にすることができ
る。

【００１７】また、上記の様にシフトレジスタを構成す
るにあたっては、隣接するフリップフロップ回路の各入
出力端子が互いに接するため、横方向のみ配線すればよ
いことから、セル上下方向に形成された配線チャネルを
多く確保する必要がなく、チップ面積を低減することが
できる。さらに、従来のように複数のフリップフロップ
回路に個別にクロック信号を供給するために用意された
高駆動のクロックドライバを必要としないことから、よ
りチップ面積を低減することができる。

【００１８】尚、本実施例のフリップフロップ回路にあ
っては、インバータ１１、１２を用いてクロック信号を
遅延させているが、駆動能力を大きく低減させない限り
はいかなる手段でも良く特に限定されるものではない。
また、伝送ゲート２、５を用いてフリップフロップ回路
を構成しているが、これも限定されることなく他の構成
のフリップフロップ回路にも適用できる。

【００１９】

【発明の効果】このように本発明によれば、入力された
クロック信号を遅延して出力するクロック信号出力端子
が設けられており、しかもデータ信号の伝播方向とは逆
方向にクロック信号が伝播するように各入出力端子が配
置されていることから、データ及びクロック信号の伝播
方向に複数フリップフロップ回路を接続することが容易
に行え、かつ隣接するフリップフロップ回路の各入出力
端子の位置関係が必然的に決定されるため、データ信号
は前段のフリップフロップ回路から後段のフリップフロ
ップ回路へと伝搬され、クロック信号は後段のフリップ
フロップ回路から前段のフリップフロップ回路へと伝搬
されることが約束される。したがって、前段のフリップ
フロップ回路には、後段のフリップフロップ回路に入力
されたクロック信号より遅れたクロック信号が入力され
るため、後段のフリップフロップ回路では、前段のフリ
ップフロップ回路でシフトされたデータ信号に対して取
り込み用のクロック信号を入力することになり、常にデ
ータ信号とクロック信号との時間軸上での相対的位置関
係が保証されているため、データ信号を破壊することな
く確実にシフトすることができるフリップフロップ回路
を実現でき、ＡＳＩＣに於けるタイミング設計を容易に
するなど、その効果は大である。

【図面の簡単な説明】

【図１】本発明が適用されたフリップフロップ回路の内
部構成を示す図である。

【図２】図１のフリップフロップ回路の動作を示すタイ
ミングチャートである。

【図３】図１のフリップフロップ回路をコンピュータの
ライブラリに標準セルとして登録した際のレイアウトを
示す図である。

【図４】図１のフリップフロップ回路を複数接続して多
ビットシフトレジスタを構成した際のレイアウトを示す
図である。

【図５】図４の多ビットシフトレジスタの動作の一部を
示すタイムチャートである。

【図６】従来のフリップフロップ回路の内部構成を示す
図である。

【図７】図６のフリップフロップ回路の動作を説明する
タイムチャートである。

【図８】コンピュータのライブラリに標準セルとして登
録された図６のフリップフロップ回路のレイアウトを示
す図である。

【図９】図６のフリップフロップ回路を２段接続した際
に発生する問題点を説明するためのタイムチャートであ
る。

【符号の説明】

１ データ信号入力端子 ２、５ 伝送ゲート ３、４、６、７、１１、１２、１４ インバータ ８ データ信号出力端子 ９ クロック信号入力端子 １０ クロック信号出力端子 １３ クロック反転信号入力端子 Ｃ セル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 標準セルとしてコンピュータのライブラ
   リに登録されるフリップフロップ回路であって、 データ信号を入力するためのデータ信号入力端子と、 クロック信号を入力するためのクロック信号入力端子
   と、 前記クロック信号に応じて記憶された前記データ信号を
   出力するためのデータ信号出力端子と、 前記クロック信号入力端子に入力されたクロック信号を
   出力するためのクロック信号出力端子とを有するフリッ
   プフロップ回路。
2. 【請求項２】 前記クロック信号が、前記データ信号の
   伝播方向とは逆方向に伝播するように、前記データ信号
   入力及び出力端子と前記クロック信号入力及び出力端子
   とが相対的に配置されていることを特徴とする請求項１
   に記載のフリップフロップ回路。