JPH06225262A

JPH06225262A - 映像再生装置

Info

Publication number: JPH06225262A
Application number: JP5012153A
Authority: JP
Inventors: Tetsuya Shimizu; 哲也清水
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-01-28
Filing date: 1993-01-28
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】スロー再生で、動きの少ない映像の画質を改
善する。【構成】メモリ５８は１フレームの記憶容量を具備
し、再生映像データを記憶する。誤り訂正回路６４は誤
り訂正符号に従いエラーを訂正する。動き検出回路６８
は、メモリ５８から読み出された映像データからフレー
ム間で差分を計算し、一定以上の動きがあるか否かを検
出する。動きがあると、動き検出フラグを立てる。メモ
リ制御回路６６は入力端子６０からの倍速情報と動き検
出フラグに従いメモリ５８の読み出しアドレスを発生す
る。一定以上の動きがあるときには、倍速情報に応じた
一定期間、同フィールドの映像データをメモリ５８から
読み出し、一定未満の動きしかないとき、倍速情報に応
じた一定期間、同フレームの映像データをメモリ５８か
ら読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像再生装置に関し、
より具体的には、映像信号を所定単位数毎にブロック化
し、各ブロックにアドレス情報を付加して記録媒体に記
録するディジタル記録システムにおける映像再生装置に
関する。

【０００２】

【従来の技術】このような記録システムの一例として、
所謂ディジタルＶＴＲがある。ディジタルＶＴＲでは、
記録しようとする所定単位数量の映像情報データＤＡＴ
Ａに、同期コードＳＹＮＣ、アドレス信号ＩＤ、及び伝
送誤り検出及び訂正のための誤り訂正符号ＰＡＲＩＴＹ
を付加して、図２に示すような同期ブロックを形成す
る。そして例えば、図３に示すような、アジマスの異な
る２つのヘッド１０Ａ，１０Ｂを具備する回転ドラム１
２により映像情報データを磁気テープに記録する。

【０００３】テープ上の記録フォーマットの一例を図４
に示す。図４では１フィールドを１本のトラックで記録
できると仮定しており、Ａ１，Ａ２，・・・，Ａｎ，Ｂ
１，Ｂ２，・・・，Ｂｎは図２に図示した同期ブロック
であり、ｎ個の同期ブロックＡ１，Ａ２，・・・，Ａ
ｎ；Ｂ１，Ｂ２，・・・，Ｂｎで１つのトラックを形成
している。同期ブロックＡ１，Ａ２，・・・，Ａｎのト
ラックは磁気ヘッド１０Ａにより記録され、同期ブロッ
クＢ１，Ｂ２，・・・，Ｂｎのトラックは磁気ヘッド１
０Ｂにより記録される。即ち、各トラックは、交互に異
なるアジマスで記録される。

【０００４】図４に示すように記録された映像情報を１
／４倍速再生したときの磁気ヘッドの軌跡を図５に示
す。例えば、同じアジマスのヘッドによりトラックの５
０％以上をトレースされている領域を、再生可能領域と
する。図５では、斜線を施した領域が再生可能領域にな
る。

【０００５】図６は、従来の再生装置の構成ブロック図
を示す。入力端子２０にはヘッド１０Ａ，１０Ｂの出力
が入力し、スイッチ２２及びデータ・ブロック制御回路
２４により、映像情報データとアドレス信号ＩＤに分離
される。ＩＤ復号回路２６は、分離されたアドレス信号
ＩＤを復号して、メモリ２８の書き込みアドレスを発生
する。分離された映像情報データは、ＩＤ復号回路２６
からの書き込みアドレスに従ってメモリ２８に格納され
る。１／４倍速再生時には、図５に図示したように同じ
トラックを複数回トレースするので、メモリ２２には重
複した書き込みが行なわれる。図７は、１／４倍速再生
時のメモリ２８への書き込みのアドレッシングを示す。
実線１４が書き込みアドレスを示す。

【０００６】また、入力端子３０には、倍速情報、即ち
再生速度倍率の情報が入力しており、ＥＣＣ制御回路３
２はこれに応じて、誤り訂正回路３４を起動する。ここ
では、誤り検出及び訂正符号は、図２に示す同期ブロッ
クを複数個含むデータマトリクスに対し、所謂、積符号
を付加するものとし、このデータ・マトリクスを記録時
にトラック（フィールド）単位で形成するものと仮定す
る。即ち、誤り検出及び訂正符号はフィールド単位で付
加されているので、誤り訂正回路３４による誤り訂正時
には、図７に斜線領域１６で示すように、フィールド単
位で処理が行なわれ、そのためアドレッシングもフィー
ルド単位となる。メモリ制御回路３６は入力端子３０か
らの倍速情報に従い、メモリ２８の読み出しを制御す
る。具体的には、図７の破線１８に示すタイミングで読
み出しアドレスを発生する。メモリ２８から読み出され
たデータは出力端子３８から、外部回路に供給される。

【０００７】動きの速い映像を通常再生時と同様にフレ
ーム単位で読み出すと、同じフレームの映像が複数回出
力（表示）されるので、動きのある部分がぶれて動きが
不自然になる。そこで、従来例では、図７に破線１８で
示すように、一定期間、同じフィールドの映像データを
繰り返し読み出すようにしている。

【０００８】

【発明が解決しようとする課題】上記従来例では、通常
再生速度より遅い速度で可変速再生すると、垂直解像度
が１／２になり、静止画部分の鮮明度が低下するという
問題点がある。

【０００９】本発明は、このような問題点を解決する映
像再生装置を提示することを目的とする。

【００１０】

【課題を解決するための手段】本発明に係る映像再生装
置は、再生映像情報を記憶する少なくと１フレーム容量
のメモリ手段と、再生映像の動きを検出する動き検出手
段と、再生速度情報及び当該動き検出手段の検出結果に
従い当該メモリ手段の読み出しを制御するメモリ制御手
段とからなり、通常再生速度より遅い再生では、当該メ
モリ制御手段が、再生映像間に所定以上の動きがあると
きには、再生速度に応じた所定期間、同フィールドの映
像データを当該メモリ手段から読み出し、再生映像間に
所定未満の動きしかないときには、当該メモリ手段から
映像データをフレーム読み出しすることを特徴とする。

【００１１】

【作用】上記手段により、再生映像間に所定以上の動き
があるときには、同フィールドの映像出力を所定期間繰
り返すが、動きが少ない又は静止しているときには、フ
レーム映像を出力する。これにより、動きが少ない又は
静止しているときには、フレーム出力となるので、画質
が向上する。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１３】図１は本発明の一実施例の構成ブロック図
を示し、図８は１／４倍速再生の場合のタイミング図を
示す。

【００１４】入力端子５０にはヘッド１０Ａ，１０Ｂの
出力が入力し、スイッチ５２及びデータ・ブロック制御
回路５４により、映像情報データとアドレス信号ＩＤに
分離される。ＩＤ復号回路５６は、分離されたアドレス
信号ＩＤを復号して、メモリ５８の書き込みアドレスを
発生する。スイッチ５２で分離された映像情報データ
は、ＩＤ復号回路５６からの書き込みアドレスに従って
メモリ５８に格納される。

【００１５】通常再生速度より遅い可変速再生、例えば
１／４倍速再生時には、同じトラックを複数回トレース
するので、メモリ５８には重複した書き込みが行なわれ
る。図８（ａ）は１／４倍速再生の場合のメモリ・アド
レッシングを示す。図８（ａ）の実線８０がメモリ５８
の書き込みアドレスを、破線８２が読み出しアドレスを
示す。

【００１６】また、入力端子６０には、倍速情報、即ち
再生速度倍率の情報が入力しており、ＥＣＣ制御回路６
２はこれに応じて、誤り訂正回路６４を起動する。従来
例と同様に、誤り検出及び訂正符号は、図２に示す同期
ブロックを複数個含むデータマトリクスに対し、所謂、
積符号を付加するものとし、このデータ・マトリクスを
記録時にトラック（フィールド）単位で形成するものと
仮定する。即ち、誤り検出及び訂正符号はフィールド単
位で付加されているので、誤り訂正回路６４による誤り
訂正時には、図８（ａ）に斜線領域８４で示すように、
フィールド単位で処理が行なわれ、そのためアドレッシ
ングもフィールド単位で間欠的に実行される。

【００１７】メモリ制御回路６６は入力端子３０からの
倍速情報及び動き検出回路６８の検出結果に従い、メモ
リ５８の読み出しを制御する。以下、動き検出回路６８
とメモリ制御回路６６の関係を詳細に説明する。

【００１８】動き検出回路６８は、図７（ｂ）に示すタ
イミング、即ち、メモリ５８に記憶されるフレーム・デ
ータの第２フィールドの誤り訂正処理のタイミングで起
動され、隣接するフレームの第１フィールドのデータ比
較（例えば、差分絶対値の合計）により動きの有無を検
出する。動きを検出すると、図８（ｃ）に示すタイミン
グで動き検出フラグを立てる。この動き検出フラグ出力
がメモリ制御回路６６に印加される。

【００１９】動き検出回路６８の内部回路構成を図９に
示す。入力端子１００には、メモリ５８からの映像デー
タが入力し、直前のフレームの第１フィールドの映像デ
ータがメモリ１０２に格納される。減算器１０４は、入
力端子１００からの映像データ（現フレームの第１フィ
ールド）と、メモリ１０２からの映像データ（前フレー
ムの第１フィールド）との差分絶対値を出力する。減算
器１０４による差分絶対値は、加算器１０６及び加算器
１０６の出力を一時記憶するラッチ回路１０８からなる
周知のアキュムレータにより累積加算される。即ち、加
算器１０６は減算器１０４の出力にラッチ回路１０８か
らの前データ迄の累積値を加算し、その加算出力がラッ
チ回路１０８に格納される。

【００２０】比較回路１１０は１フィールドの累積値を
所定閾値と比較し、所定閾値以上の場合に、メモリ５８
の読み出しフレーム・アドレスの変化タイミング（図８
（ｃ）参照）で動き検出フラグを’１’にセットし、所
定閾値を越えない限り、動き検出フラグを’０’にセッ
トする。この動き検出フラグが、出力端子１１２を介し
てメモリ制御回路６６に印加される。

【００２１】尚、本実施例では、フレーム間の大まかな
動き検出が可能であればよいので、１フィールドの全画
素で差分値をとる必要はなく、適当に間引いた画素につ
いて差分とればよい。従って、メモリ１０２は比較的小
容量でよい。

【００２２】メモリ制御回路６６は、動き検出回路６８
からの動き検出フラグが’１’のとき、図８（ａ）に破
線８２で示すようにフレーム毎に読み出しアドレスを発
生するアドレス発生方法から、一定期間、同一フィール
ドのアドレスを発生するアドレス発生方法に切り換え
る。

【００２３】これにより、出力端子７０から図示しない
後段回路へは、動きのある映像に対しては、フィールド
読み出しの映像データが出力され、静止画又は動きの少
ない映像に対しては、フレーム読み出しの映像データが
出力されることになる。

【００２４】本実施例では、フレーム間の画素の差分値
により動きを検出しているが、その他の動き検出方法を
利用できることはいうまでもない。

【００２５】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、通常再生速度より遅いスロー再生
で、動きの少ない映像の解像度が低下せず、従って、良
好な再生画像を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成ブロック図である。

【図２】同期ブロックのフォーマットである。

【図３】回転ドラムの平面図である。

【図４】磁気テープの記録フォーマットである。

【図５】１／４倍速再生時のヘッド・トレースの変化
図である。

【図６】従来例の構成ブロック図である。

【図７】従来例での１／４倍速再生時のメモリ・アド
レッシング図である。

【図８】本実施例のタイミング図である。

【図９】動き検出回路６８の内部回路図である。

【符号の説明】

１０Ａ，１０Ｂ：ヘッド１２：回転ドラム１４：書
き込みアドレス１６：誤り検出訂正タイミング１
８：読み出しアドレス２０：入力端子２２：スイッ
チ２４：データ・ブロック制御回路２６：ＩＤ復号
回路２８：メモリ３０：入力端子３２：ＥＣＣ制御回路３４：誤り訂
正回路３６：メモリ制御回路３８：出力端子５
０：入力端子５２：スイッチ５４：データ・ブロッ
ク制御回路５６：ＩＤ復号回路５８：メモリ６
０：倍速情報入力端子６２：ＥＣＣ制御回路６４：
誤り訂正回路６６：メモリ制御回路６８：動き検出
回路７０：出力端子８０：書き込みアドレス８
２：読み出しアドレス１００：入力端子１０２：メ
モリ１０４：減算器１０６：加算器１０８：ラッチ回路１１０：比較回路１１２：出力
端子

Claims

【特許請求の範囲】

【請求項１】再生映像情報を記憶する少なくと１フレ
ーム容量のメモリ手段と、再生映像の動きを検出する動
き検出手段と、再生速度情報及び当該動き検出手段の検
出結果に従い当該メモリ手段の読み出しを制御するメモ
リ制御手段とからなり、通常再生速度より遅い再生で
は、当該メモリ制御手段が、再生映像間に所定以上の動
きがあるときには、再生速度に応じた所定期間、同フィ
ールドの映像データを当該メモリ手段から読み出し、再
生映像間に所定未満の動きしかないときには、当該メモ
リ手段から映像データをフレーム読み出しすることを特
徴とする映像再生装置。