JPH06209082A - プログラム可能な素子を備えた半導体装置 - Google Patents
プログラム可能な素子を備えた半導体装置Info
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- JPH06209082A JPH06209082A JP5312681A JP31268193A JPH06209082A JP H06209082 A JPH06209082 A JP H06209082A JP 5312681 A JP5312681 A JP 5312681A JP 31268193 A JP31268193 A JP 31268193A JP H06209082 A JPH06209082 A JP H06209082A
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Abstract
(57)【要約】
【目的】 小さなチップ面積しか必要としないプログラ
ム可能な素子を備えた半導体装置を提供する。 【構成】 本発明による半導体装置はプログラム可能な
素子を有する。このプログラム可能な素子は、絶縁層
（５）の少なくとも一部により互いに分離されたドープ
された半導体領域（４）と導体領域（６）とを有する。
導体領域（６）は半導体領域（４）の材料と共に整流接
合（８）を形成するに適した材料を有している。半導体
領域（４）の比較的良好な導通接続を達成するために、
上記素子には半導体領域（４）に対して比較的低い電気
抵抗を持つ接触領域（３）が設けられる。本発明によれ
ば、上記接触領域（３）は半導体領域（４）の絶縁層
（５）からは遠い方の側に設けられ、当該半導体領域
（４）により絶縁層（５）から分離される。半導体領域
（４）と接触領域（３）との両方は両側部が絶縁領域
（７）により境界が形成される。
ム可能な素子を備えた半導体装置を提供する。 【構成】 本発明による半導体装置はプログラム可能な
素子を有する。このプログラム可能な素子は、絶縁層
（５）の少なくとも一部により互いに分離されたドープ
された半導体領域（４）と導体領域（６）とを有する。
導体領域（６）は半導体領域（４）の材料と共に整流接
合（８）を形成するに適した材料を有している。半導体
領域（４）の比較的良好な導通接続を達成するために、
上記素子には半導体領域（４）に対して比較的低い電気
抵抗を持つ接触領域（３）が設けられる。本発明によれ
ば、上記接触領域（３）は半導体領域（４）の絶縁層
（５）からは遠い方の側に設けられ、当該半導体領域
（４）により絶縁層（５）から分離される。半導体領域
（４）と接触領域（３）との両方は両側部が絶縁領域
（７）により境界が形成される。
Description
【０００１】
【産業上の利用分野】本発明はプログラム可能な素子を
備えた半導体装置であって、絶縁層の少なくとも一部に
より互いに分離されたドープされた半導体領域と導体領
域とを有し、この導体領域が上記半導体領域の材料とで
整流接合を形成するに適した材料を有し、前記プログラ
ム可能な素子には前記半導体領域に隣接すると共に該領
域に対して比較的低い電気抵抗を有するような接触領域
が設けられているような半導体装置に関する。
備えた半導体装置であって、絶縁層の少なくとも一部に
より互いに分離されたドープされた半導体領域と導体領
域とを有し、この導体領域が上記半導体領域の材料とで
整流接合を形成するに適した材料を有し、前記プログラ
ム可能な素子には前記半導体領域に隣接すると共に該領
域に対して比較的低い電気抵抗を有するような接触領域
が設けられているような半導体装置に関する。
【０００２】また、本発明は特に上記のようなプログラ
ム可能な素子が、多数の同様なメモリセルのマトリクス
として配置された電気的にプログラム可能なメモリセル
の一部を形成するような半導体装置に関する。
ム可能な素子が、多数の同様なメモリセルのマトリクス
として配置された電気的にプログラム可能なメモリセル
の一部を形成するような半導体装置に関する。
【０００３】
【従来の技術】上記のような半導体装置は例えば米国特
許第4,881,114号から既知であり、この米国特許におい
ては上記のプログラム可能な素子がプログラム可能なメ
モリセルに使用されている。上記既知のプログラム可能
な素子はホウ素（ボロン）がドープされたｐ型表面領域
の形態の半導体領域を有し、この領域が単結晶シリコン
のｎ型基体中に位置されている。また、上記既知の素子
の導体領域は比較的重めにｎ型にドープされた多結晶シ
リコン層の一部により形成され、該層は酸化シリコン、
窒化シリコン、酸化シリコンの順に並んだ３重絶縁層に
より前記ｐ型の表面領域から分離されている。
許第4,881,114号から既知であり、この米国特許におい
ては上記のプログラム可能な素子がプログラム可能なメ
モリセルに使用されている。上記既知のプログラム可能
な素子はホウ素（ボロン）がドープされたｐ型表面領域
の形態の半導体領域を有し、この領域が単結晶シリコン
のｎ型基体中に位置されている。また、上記既知の素子
の導体領域は比較的重めにｎ型にドープされた多結晶シ
リコン層の一部により形成され、該層は酸化シリコン、
窒化シリコン、酸化シリコンの順に並んだ３重絶縁層に
より前記ｐ型の表面領域から分離されている。
【０００４】上記素子は、前記半導体領域と前記導体領
域との間に前記絶縁層が少なくとも局部的に降伏するよ
うな値の電圧差を印加することにより、プログラムする
ことができる。絶縁層が降伏する箇所では、前記半導体
領域のｐ型シリコンと前記導体領域のｎ型シリコンとが
相互に接触することになり、かくして整流ｐｎ接合が形
成される。この状態においては、上記素子は上記ｐｎ接
合の少なくとも順方向では比較的低い抵抗を有し、これ
は上記素子が非導通状態であるようなプログラムされて
いない状態とは対照的である。
域との間に前記絶縁層が少なくとも局部的に降伏するよ
うな値の電圧差を印加することにより、プログラムする
ことができる。絶縁層が降伏する箇所では、前記半導体
領域のｐ型シリコンと前記導体領域のｎ型シリコンとが
相互に接触することになり、かくして整流ｐｎ接合が形
成される。この状態においては、上記素子は上記ｐｎ接
合の少なくとも順方向では比較的低い抵抗を有し、これ
は上記素子が非導通状態であるようなプログラムされて
いない状態とは対照的である。
【０００５】前記半導体領域を電気的に接続するため
に、上記のプログラム可能な素子には当該半導体領域自
身よりかなり低い電気抵抗を持つ接触領域が設けられ
る。既知の装置における接触領域は比較的重めにｐ+型
にドープされ且つ前記半導体領域と隣接する表面領域を
有している。
に、上記のプログラム可能な素子には当該半導体領域自
身よりかなり低い電気抵抗を持つ接触領域が設けられ
る。既知の装置における接触領域は比較的重めにｐ+型
にドープされ且つ前記半導体領域と隣接する表面領域を
有している。
【０００６】上記接触領域は当該メモリ素子に対して比
較的良好な導電接続をもたらすが、既知の装置では付加
的な表面領域を必要とする。このことは集積密度に悪く
作用し、特に大規模集積化に不適である。
較的良好な導電接続をもたらすが、既知の装置では付加
的な表面領域を必要とする。このことは集積密度に悪く
作用し、特に大規模集積化に不適である。
【０００７】
【発明の目的及び概要】本発明の目的とするところは、
本明細書の冒頭で述べたような半導体装置であって半導
体表面において比較的小さな面積しか必要とされないよ
うな半導体装置を提供することにある。
本明細書の冒頭で述べたような半導体装置であって半導
体表面において比較的小さな面積しか必要とされないよ
うな半導体装置を提供することにある。
【０００８】本発明によれば、本明細書の冒頭で述べた
ような半導体装置は、前記接触領域が前記半導体領域の
前記絶縁層から遠い方の側に設けられると共に該半導体
領域により前記絶縁層から分離され、前記半導体領域及
び前記接触領域の両領域が互いに対向する各側部におい
て絶縁領域により境界を形成されていることを特徴とし
ている。
ような半導体装置は、前記接触領域が前記半導体領域の
前記絶縁層から遠い方の側に設けられると共に該半導体
領域により前記絶縁層から分離され、前記半導体領域及
び前記接触領域の両領域が互いに対向する各側部におい
て絶縁領域により境界を形成されていることを特徴とし
ている。
【０００９】従って、本発明による半導体装置において
は、接触領域は半導体領域と縦方向に集積される。結果
として、上記接触領域は横方向には何の空間も占有する
ことがないので、該接触領域に関しては何の付加的なチ
ップ表面面積も必要とされない。このように、プログラ
ム可能な素子に必要とされる空間は前記半導体領域だけ
の表面面積に限定することができ、従って最小のリソグ
ラフィ寸法、即ちあるリソグラフィが与えられた場合に
依然として何の問題もなく十分に描画することができる
最小の細部の寸法、に限定することができる。本発明に
よれば、ｌ（エル）なる最小リソグラフィ寸法に対して
は、プログラム可能な素子に対してｌ2なる空間が必要
とされるにすぎない。
は、接触領域は半導体領域と縦方向に集積される。結果
として、上記接触領域は横方向には何の空間も占有する
ことがないので、該接触領域に関しては何の付加的なチ
ップ表面面積も必要とされない。このように、プログラ
ム可能な素子に必要とされる空間は前記半導体領域だけ
の表面面積に限定することができ、従って最小のリソグ
ラフィ寸法、即ちあるリソグラフィが与えられた場合に
依然として何の問題もなく十分に描画することができる
最小の細部の寸法、に限定することができる。本発明に
よれば、ｌ（エル）なる最小リソグラフィ寸法に対して
は、プログラム可能な素子に対してｌ2なる空間が必要
とされるにすぎない。
【００１０】また、本発明による半導体装置の特別の実
施例は、前記半導体領域及び前記接触領域の両領域が側
部が前記絶縁領域により境界とされる第１の細長形状の
導体トラックの一部を形成し、前記導体領域が前記第１
の導体トラックの延在方向を横切るように延びる第２の
細長形状の導体トラックの一部を形成していることを特
徴としている。この実施例におけるプログラム可能な素
子は上記の２つの導体トラックの重なり合う部分に位置
する。このために必要とされる表面面積は上記２つの導
体トラックの各幅の積に等しくなる。これら両幅はｌ
（エル）なる最小のリソグラフィ寸法まで低減すること
ができるので、プログラム可能な素子自身はｌ2なる空
間を必要とするにすぎない。上記の場合、各導体トラッ
クは例えばワード線及びビット線等の選択線として作用
し、これら選択線によりプログラム可能な素子をアドレ
スしたりプログラムしたりすることができる。
施例は、前記半導体領域及び前記接触領域の両領域が側
部が前記絶縁領域により境界とされる第１の細長形状の
導体トラックの一部を形成し、前記導体領域が前記第１
の導体トラックの延在方向を横切るように延びる第２の
細長形状の導体トラックの一部を形成していることを特
徴としている。この実施例におけるプログラム可能な素
子は上記の２つの導体トラックの重なり合う部分に位置
する。このために必要とされる表面面積は上記２つの導
体トラックの各幅の積に等しくなる。これら両幅はｌ
（エル）なる最小のリソグラフィ寸法まで低減すること
ができるので、プログラム可能な素子自身はｌ2なる空
間を必要とするにすぎない。上記の場合、各導体トラッ
クは例えばワード線及びビット線等の選択線として作用
し、これら選択線によりプログラム可能な素子をアドレ
スしたりプログラムしたりすることができる。
【００１１】上記に関して言うと、本明細書において本
発明に関し「導体」と称する場合は電流を導伝すること
ができる如何なる材料をも意味すると理解されたい。こ
の定義によれば、特に、金属、金属合金及び金属化合物
のみならず半導体材料をも含む。
発明に関し「導体」と称する場合は電流を導伝すること
ができる如何なる材料をも意味すると理解されたい。こ
の定義によれば、特に、金属、金属合金及び金属化合物
のみならず半導体材料をも含む。
【００１２】前記半導体領域の境界をなす前記絶縁領域
は、例えば、半導体材料を局部酸化して得られるような
酸化物領域を含む。しかしながら、本発明の好ましい実
施例は前記絶縁領域が前記半導体領域の側部の境界を形
成すると共に少なくとも絶縁層により被覆された溝を有
していることを特徴としている。特に、当該半導体本体
が多数の同様なプログラム可能な素子を有している場合
は、局部酸化により得られる絶縁領域を用いるよりも溝
絶縁を用いた方が、より高い集積密度を実現することが
可能である。素子間の間隔は、リソグラフィ的及び技術
的精度によるのみならず、特に高集積密度の場合は、隣
接する素子間の電流通路の最小の長さにより主に決ま
る。上記のような電流通路の最小の長さは素子間の特に
ラッチアップ等の降伏効果を防止するために必要であ
る。上記の長さは、特に最近の半導体工程においては最
小のリソグラフィ寸法よりもしばしば長くなる。本発明
により溝絶縁が用いられた場合は素子間の電流通路は主
要な部分が深さ方向に延びるようになり、従ってこの目
的のために横方向の付加的な空間は必要とされない。こ
のようにして、隣接する素子間の横方向の距離は最小の
リソグラフィ寸法で限定されたままとすることが可能で
あるので、非常に高い集積密度を達成することができ
る。局部酸化により形成される絶縁領域の幅対深さの比
は、通常、同様の集積密度を達成するには大きすぎる。
は、例えば、半導体材料を局部酸化して得られるような
酸化物領域を含む。しかしながら、本発明の好ましい実
施例は前記絶縁領域が前記半導体領域の側部の境界を形
成すると共に少なくとも絶縁層により被覆された溝を有
していることを特徴としている。特に、当該半導体本体
が多数の同様なプログラム可能な素子を有している場合
は、局部酸化により得られる絶縁領域を用いるよりも溝
絶縁を用いた方が、より高い集積密度を実現することが
可能である。素子間の間隔は、リソグラフィ的及び技術
的精度によるのみならず、特に高集積密度の場合は、隣
接する素子間の電流通路の最小の長さにより主に決ま
る。上記のような電流通路の最小の長さは素子間の特に
ラッチアップ等の降伏効果を防止するために必要であ
る。上記の長さは、特に最近の半導体工程においては最
小のリソグラフィ寸法よりもしばしば長くなる。本発明
により溝絶縁が用いられた場合は素子間の電流通路は主
要な部分が深さ方向に延びるようになり、従ってこの目
的のために横方向の付加的な空間は必要とされない。こ
のようにして、隣接する素子間の横方向の距離は最小の
リソグラフィ寸法で限定されたままとすることが可能で
あるので、非常に高い集積密度を達成することができ
る。局部酸化により形成される絶縁領域の幅対深さの比
は、通常、同様の集積密度を達成するには大きすぎる。
【００１３】所望の溝絶縁は、さもなくば連続している
半導体層からエッチング等により材料を例えば局部的に
除去することにより形成することができ、この場合は上
記層自体を前記半導体領域を形成するために用いること
ができる。このようにして、前記絶縁領域と半導体領域
とは相互に自動的に位置合わせされるので、相互の位置
合わせ工程は不要である。更に、溝部分をエッチングす
るために異方性作用を持つ既知の除去技術を使用するこ
とができるので、当該絶縁領域の横方向の延びを最小に
制限することが可能である。この場合の絶縁領域の横方
向寸法は使用されるリソグラフィにより略完全に決ま
り、従ってｌ（エル）なる最小のリソグラフィ寸法まで
減少させることができる。この好ましい実施例において
は、本発明による絶縁領域を含むメモリセルは４ｌ2を
越える表面面積は必要としない。この値は既知のプログ
ラム可能な素子が必要とした表面面積よりもかなり小さ
い。
半導体層からエッチング等により材料を例えば局部的に
除去することにより形成することができ、この場合は上
記層自体を前記半導体領域を形成するために用いること
ができる。このようにして、前記絶縁領域と半導体領域
とは相互に自動的に位置合わせされるので、相互の位置
合わせ工程は不要である。更に、溝部分をエッチングす
るために異方性作用を持つ既知の除去技術を使用するこ
とができるので、当該絶縁領域の横方向の延びを最小に
制限することが可能である。この場合の絶縁領域の横方
向寸法は使用されるリソグラフィにより略完全に決ま
り、従ってｌ（エル）なる最小のリソグラフィ寸法まで
減少させることができる。この好ましい実施例において
は、本発明による絶縁領域を含むメモリセルは４ｌ2を
越える表面面積は必要としない。この値は既知のプログ
ラム可能な素子が必要とした表面面積よりもかなり小さ
い。
【００１４】更に、上記の好ましい実施例によれば、少
なくともプログラム可能な素子に関する限り比較的簡素
な構成となる。結果として、当該半導体装置は今日のリ
ソグラフィにおいて既知のいわゆる移相技術を利用する
のに適しており、これによれば他の場合に可能である寸
法の約半分の寸法の細部を描くことができる。このよう
な技術を使用すれば、絶縁領域を含むプログラム可能な
メモリセルに要する表面面積をｌ2まで減少させること
ができ、この値は絶縁領域を含む既知のメモリセルに要
する全表面面積よりも一桁程小さい。
なくともプログラム可能な素子に関する限り比較的簡素
な構成となる。結果として、当該半導体装置は今日のリ
ソグラフィにおいて既知のいわゆる移相技術を利用する
のに適しており、これによれば他の場合に可能である寸
法の約半分の寸法の細部を描くことができる。このよう
な技術を使用すれば、絶縁領域を含むプログラム可能な
メモリセルに要する表面面積をｌ2まで減少させること
ができ、この値は絶縁領域を含む既知のメモリセルに要
する全表面面積よりも一桁程小さい。
【００１５】上記のことは、移相技術を用いる０．５μ
ｍなる最小リソグラフィ寸法ｌ（エル）の最近の光学リ
ソグラフィによれば、本発明による半導体装置において
はメモリセルを０．２５μｍ2にすぎない表面面積上に
実現することができることを意味している。このよう
に、本発明による半導体装置においては１ｃｍ2のチッ
プ面積当たり約４億（400 million）個のメモリセルを
集積化することができる。この値は４００Ｍbit／ｃｍ2
なる情報密度に相当し、同じリソグラフィを用いた既知
のメモリで達成される値より一桁程高い。従って、本発
明は、オーディオ及び／叉はビデオ用のメモリ叉はコン
ピュータ装置におけるメモリのように非常に大きな記憶
容量が必要とされる応用分野に非常に適している。
ｍなる最小リソグラフィ寸法ｌ（エル）の最近の光学リ
ソグラフィによれば、本発明による半導体装置において
はメモリセルを０．２５μｍ2にすぎない表面面積上に
実現することができることを意味している。このよう
に、本発明による半導体装置においては１ｃｍ2のチッ
プ面積当たり約４億（400 million）個のメモリセルを
集積化することができる。この値は４００Ｍbit／ｃｍ2
なる情報密度に相当し、同じリソグラフィを用いた既知
のメモリで達成される値より一桁程高い。従って、本発
明は、オーディオ及び／叉はビデオ用のメモリ叉はコン
ピュータ装置におけるメモリのように非常に大きな記憶
容量が必要とされる応用分野に非常に適している。
【００１６】照射を可視光線を使用するのではなく、例
えば紫外線放射、Ｘ線放射叉は電子放射のような短波長
の放射を用いることにより実施すれば、より一層細部を
描画し、叉集積度を上昇させることができる。
えば紫外線放射、Ｘ線放射叉は電子放射のような短波長
の放射を用いることにより実施すれば、より一層細部を
描画し、叉集積度を上昇させることができる。
【００１７】本発明によるプログラム可能な素子の構成
は比較的簡素であり、従ってその製造には比較的簡素な
工程を要するのみであり、それに加えて、このような工
程は通常の半導体製造工程の比較的遅い段階で実施され
ることになる。この結果、上記のような素子は半導体本
体に半導体スイッチング素子等を形成した後にのみ形成
し且つ当該スイッチング素子上に誘電体中間層により分
離された形で設けることが可能になる。このようにし
て、プログラム可能な素子の制御電子回路は当該セルの
下に設けることができ、かくしてこの目的のためには付
加的なチップ表面面積は必要とされない。
は比較的簡素であり、従ってその製造には比較的簡素な
工程を要するのみであり、それに加えて、このような工
程は通常の半導体製造工程の比較的遅い段階で実施され
ることになる。この結果、上記のような素子は半導体本
体に半導体スイッチング素子等を形成した後にのみ形成
し且つ当該スイッチング素子上に誘電体中間層により分
離された形で設けることが可能になる。このようにし
て、プログラム可能な素子の制御電子回路は当該セルの
下に設けることができ、かくしてこの目的のためには付
加的なチップ表面面積は必要とされない。
【００１８】以下、本発明の実施例を図面を参照して詳
細に説明する。
細に説明する。
【００１９】
【実施例】以下の説明で参照する各図は純概念的に示し
たもので、寸法どうりにはなっていないことに注意され
たい。また、幾つかの寸法は明瞭化のために大幅に拡大
して示されている。また、同一導電型の半導体領域は可
能な限り同一方向でハッチングしてあり、対応する部分
には同一の参照番号を付してある。
たもので、寸法どうりにはなっていないことに注意され
たい。また、幾つかの寸法は明瞭化のために大幅に拡大
して示されている。また、同一導電型の半導体領域は可
能な限り同一方向でハッチングしてあり、対応する部分
には同一の参照番号を付してある。
【００２０】第１の実施例においては、本発明によるプ
ログラム可能な素子がメモリセルに使用されており、こ
のメモリセルはｎ型表面領域１を持つシリコン半導体基
体に集積化されている。上記素子はホウ素でドープされ
たｐ型半導体領域４の形態の半導体領域を有し、この半
導体領域４は上記表面領域１中に位置すると共に当該半
導体基体の表面２に接している。上記ｐ型表面領域（半
導体領域）４は酸化シリコンからなる約８ナノメートル
（nm）厚の絶縁層５により導体領域６から分離されてい
る。この実施例における導体領域６はｎ型シリコンを有
し、比較的重めにドープされた多結晶層１６の一部を形
成している。表面領域４のドーピング型と反対のドーピ
ング型のシリコンの代わりに、（そう望むなら）表面領
域４のシリコンとでショットキ整流接合を形成するに適
したショットキ金属を層１６及び導体領域６に使用する
こともできる。この場合の層１６の比較的低い抵抗は当
該導体領域６への比較的低抵抗の接続を保証する。
ログラム可能な素子がメモリセルに使用されており、こ
のメモリセルはｎ型表面領域１を持つシリコン半導体基
体に集積化されている。上記素子はホウ素でドープされ
たｐ型半導体領域４の形態の半導体領域を有し、この半
導体領域４は上記表面領域１中に位置すると共に当該半
導体基体の表面２に接している。上記ｐ型表面領域（半
導体領域）４は酸化シリコンからなる約８ナノメートル
（nm）厚の絶縁層５により導体領域６から分離されてい
る。この実施例における導体領域６はｎ型シリコンを有
し、比較的重めにドープされた多結晶層１６の一部を形
成している。表面領域４のドーピング型と反対のドーピ
ング型のシリコンの代わりに、（そう望むなら）表面領
域４のシリコンとでショットキ整流接合を形成するに適
したショットキ金属を層１６及び導体領域６に使用する
こともできる。この場合の層１６の比較的低い抵抗は当
該導体領域６への比較的低抵抗の接続を保証する。
【００２１】当該メモリセルには更に接触領域が設けら
れ、本発明によれば、この接触領域は前記ｐ型表面領域
４の絶縁層５から遠い方の側に設けられる。この接触領
域はｐ型に比較的重めにドープされた埋め込み領域３に
より形成される。表面領域４と埋め込み領域３は、共
に、本発明によれば両側において絶縁領域７により境界
がつけられている。この絶縁領域７は酸化シリコン領域
を有し、該領域は部分的に前記半導体基体１に凹むと共
に該半導体基体の局部酸化（LOCOS）により得ることが
できる。
れ、本発明によれば、この接触領域は前記ｐ型表面領域
４の絶縁層５から遠い方の側に設けられる。この接触領
域はｐ型に比較的重めにドープされた埋め込み領域３に
より形成される。表面領域４と埋め込み領域３は、共
に、本発明によれば両側において絶縁領域７により境界
がつけられている。この絶縁領域７は酸化シリコン領域
を有し、該領域は部分的に前記半導体基体１に凹むと共
に該半導体基体の局部酸化（LOCOS）により得ることが
できる。
【００２２】上記接触領域３は絶縁領域７を形成した後
に、ホウ素を有するイオンを用いた打ち込みにより表面
領域４の下に設けられる。この処理の間には、各々１０
15イオン／cm2及び２００KeVなる比較的多い線量及び比
較的高い打ち込みエネルギが各々使用される。しかしな
がら、上記絶縁領域７はこの接触領域３の打ち込みに対
して効果的なマスクを形成する程十分に厚い。このよう
に、接触領域３は自動的に正しい位置（スポット）に形
成される。
に、ホウ素を有するイオンを用いた打ち込みにより表面
領域４の下に設けられる。この処理の間には、各々１０
15イオン／cm2及び２００KeVなる比較的多い線量及び比
較的高い打ち込みエネルギが各々使用される。しかしな
がら、上記絶縁領域７はこの接触領域３の打ち込みに対
して効果的なマスクを形成する程十分に厚い。このよう
に、接触領域３は自動的に正しい位置（スポット）に形
成される。
【００２３】上記の比較的重めの線量のために、接触領
域３は比較的高いドーピング濃度、従って表面領域４に
比較して低い面積抵抗を有する。接触領域３は、かくし
て、半導体領域４に対して十分に低い抵抗接続をもたら
す。
域３は比較的高いドーピング濃度、従って表面領域４に
比較して低い面積抵抗を有する。接触領域３は、かくし
て、半導体領域４に対して十分に低い抵抗接続をもたら
す。
【００２４】本発明によれば、酸化物領域７中のメモリ
セルは表面領域４が必要とする以上の空間は必要としな
い。本発明においてはメモリセルの幅は、与えられたリ
ソグラフィに対しては可能な限り小さくとられるので、
０．５μｍなる最小のリソグラフィック寸法ｌ（エル）
に等しくなる。同様のことが導体領域６の幅に関しても
成り立つ。従って、このメモリセル自体は０．２５μｍ
2を超えるようなチップ表面面積を占有することはな
い。この面積は、同一のリソグラフィが与えられた場合
に従来のメモリセルが必要としていたものよりは大幅に
小さい。
セルは表面領域４が必要とする以上の空間は必要としな
い。本発明においてはメモリセルの幅は、与えられたリ
ソグラフィに対しては可能な限り小さくとられるので、
０．５μｍなる最小のリソグラフィック寸法ｌ（エル）
に等しくなる。同様のことが導体領域６の幅に関しても
成り立つ。従って、このメモリセル自体は０．２５μｍ
2を超えるようなチップ表面面積を占有することはな
い。この面積は、同一のリソグラフィが与えられた場合
に従来のメモリセルが必要としていたものよりは大幅に
小さい。
【００２５】当該メモリ素子は、ｐ型表面領域４とシリ
コン層６との間に、これらの間に介挿された酸化シリコ
ン層５に少なくとも局部的に電気的降伏が発生するよう
な十分に高い電圧の短いパルスを印加することによりプ
ログラムされる。図１のｂはプログラムされた状態の当
該メモリセルを示している。この場合、導体領域６のｎ
型シリコンと半導体領域４のｐ型シリコンとは酸化物層
５が破裂した箇所で相互に接触することになり、かくし
て整流ｐｎ接合８が形成される。この点に関しては、上
記整流接合８が専ら表面領域４中にのみ描かれている
が、実際には半導体領域４の物質が絶縁層５の開口を介
して導体層６中に侵入する可能性もあることに注意され
たい。その場合には、整流接合８はプログラミング後に
少なくとも導体領域６中にも位置することになるであろ
う。
コン層６との間に、これらの間に介挿された酸化シリコ
ン層５に少なくとも局部的に電気的降伏が発生するよう
な十分に高い電圧の短いパルスを印加することによりプ
ログラムされる。図１のｂはプログラムされた状態の当
該メモリセルを示している。この場合、導体領域６のｎ
型シリコンと半導体領域４のｐ型シリコンとは酸化物層
５が破裂した箇所で相互に接触することになり、かくし
て整流ｐｎ接合８が形成される。この点に関しては、上
記整流接合８が専ら表面領域４中にのみ描かれている
が、実際には半導体領域４の物質が絶縁層５の開口を介
して導体層６中に侵入する可能性もあることに注意され
たい。その場合には、整流接合８はプログラミング後に
少なくとも導体領域６中にも位置することになるであろ
う。
【００２６】プログラミング中には、好ましくは、シリ
コン層６にｐ型表面領域４に対して負のプログラミング
電圧が印加される。その場合には、表面領域４の表面に
蓄積層、即ち増加された自由電荷密度の層、が誘起さ
れ、これによりプログラミング電圧が酸化物層５全体に
わたって存在することになる。このことは反対の極性の
電圧が印加される場合（これにより、自由電荷は確かに
上記表面から離れるように駆動され、プログラミング電
圧がこれにより発生された空乏領域の間に部分的に掛か
る）に比べて低いプログラミング電圧で十分であること
を意味している。当該実施例においては、メモリセルを
プログラミングするのに−１２ボルトのプログラミング
電圧で十分であることが分かった。半導体領域４が反対
にドープされている、即ちｎ型である、場合も同様の考
えが当てはまる。その場合は、プログラミング電圧の極
性がそれに適合され、したがって好ましくは導体領域６
には半導体領域４に対して正の電圧が印加される。この
場合、多結晶シリコン層１６、６におけるドーピング濃
度は非常に高いので、当該層内には重大な空乏領域は発
生しない。
コン層６にｐ型表面領域４に対して負のプログラミング
電圧が印加される。その場合には、表面領域４の表面に
蓄積層、即ち増加された自由電荷密度の層、が誘起さ
れ、これによりプログラミング電圧が酸化物層５全体に
わたって存在することになる。このことは反対の極性の
電圧が印加される場合（これにより、自由電荷は確かに
上記表面から離れるように駆動され、プログラミング電
圧がこれにより発生された空乏領域の間に部分的に掛か
る）に比べて低いプログラミング電圧で十分であること
を意味している。当該実施例においては、メモリセルを
プログラミングするのに−１２ボルトのプログラミング
電圧で十分であることが分かった。半導体領域４が反対
にドープされている、即ちｎ型である、場合も同様の考
えが当てはまる。その場合は、プログラミング電圧の極
性がそれに適合され、したがって好ましくは導体領域６
には半導体領域４に対して正の電圧が印加される。この
場合、多結晶シリコン層１６、６におけるドーピング濃
度は非常に高いので、当該層内には重大な空乏領域は発
生しない。
【００２７】マトリクスに含まれる場合は、プログラミ
ングする際、前記シリコン層１６を第１の選択線として
使用すると共に該線に第２の選択線として使用されるで
あろう接触領域３に対して−１２ボルトのプログラミン
グ電圧を印加し、且つ、当該マトリクスの残りの選択線
の対応する第１及び第２の選択線の間に反対の電圧差を
付与することにより選択することができる。その場合、
所望のセル内のみにおいて実際に１２ボルトが絶縁層５
の間に掛かるから、専らこの所望のセルだけがプログラ
ムされる。プログラムされない非選択セルではプログラ
ム電圧は反対の極性で印加されることになり、このプロ
グラム電圧の一部がその場合に表面領域４に誘起される
空乏領域の間に掛かることになる。
ングする際、前記シリコン層１６を第１の選択線として
使用すると共に該線に第２の選択線として使用されるで
あろう接触領域３に対して−１２ボルトのプログラミン
グ電圧を印加し、且つ、当該マトリクスの残りの選択線
の対応する第１及び第２の選択線の間に反対の電圧差を
付与することにより選択することができる。その場合、
所望のセル内のみにおいて実際に１２ボルトが絶縁層５
の間に掛かるから、専らこの所望のセルだけがプログラ
ムされる。プログラムされない非選択セルではプログラ
ム電圧は反対の極性で印加されることになり、このプロ
グラム電圧の一部がその場合に表面領域４に誘起される
空乏領域の間に掛かることになる。
【００２８】このアドレス方法においては、供給された
プログラミング電圧が既にプログラムされたセル内で形
成されたｐｎ接合８の間に逆バイアス電圧として掛かる
可能性がある。このことは、ｐｎ接合８の降伏電圧は使
用されるプログラミング電圧よりも高くなくてはならな
いことを意味している。セルの直列抵抗は比較的良好に
導通する接触領域３と同様に良好に導通するシリコン層
１６とにより主に決まり、比較的短い半導体領域４の特
定のドーピング濃度によっては僅かな程度にしか影響さ
れないから、この半導体領域４のドーピング濃度はその
要件に従って、当該素子の全直列抵抗を過度に増加させ
ることなく、自由に調整することが可能である。本実施
例においては、表面領域４には約１０16ｃｍ-3なるホウ
素濃度が使用されるので、形成される接合８の降伏電圧
は１２ボルトなるプログラミング電圧に十分に耐えるこ
とができる。
プログラミング電圧が既にプログラムされたセル内で形
成されたｐｎ接合８の間に逆バイアス電圧として掛かる
可能性がある。このことは、ｐｎ接合８の降伏電圧は使
用されるプログラミング電圧よりも高くなくてはならな
いことを意味している。セルの直列抵抗は比較的良好に
導通する接触領域３と同様に良好に導通するシリコン層
１６とにより主に決まり、比較的短い半導体領域４の特
定のドーピング濃度によっては僅かな程度にしか影響さ
れないから、この半導体領域４のドーピング濃度はその
要件に従って、当該素子の全直列抵抗を過度に増加させ
ることなく、自由に調整することが可能である。本実施
例においては、表面領域４には約１０16ｃｍ-3なるホウ
素濃度が使用されるので、形成される接合８の降伏電圧
は１２ボルトなるプログラミング電圧に十分に耐えるこ
とができる。
【００２９】次に、本発明による半導体装置の第２の実
施例を図２のａに斜視図として示す。また、同図のｂは
同じ半導体装置の平面図である。なお、通常当該装置を
被覆及び表面処理している多数の絶縁層は説明を明瞭化
するため両図からは削除してある。
施例を図２のａに斜視図として示す。また、同図のｂは
同じ半導体装置の平面図である。なお、通常当該装置を
被覆及び表面処理している多数の絶縁層は説明を明瞭化
するため両図からは削除してある。
【００３０】この第２の実施例において、当該半導体装
置はマトリクスの形態のメモリセルを有している。この
マトリクスは第１の方向に延びる多数（ｎ個）の平行な
細長形状の導体トラック２４（図では４個のみを示す）
と、上記第１の方向を横切る第２の方向に延びる多数
（ｍ個）の平行な細長形状の導体トラック２６（図では
３個のみを示す）とにより形成されている。この実施例
における第１及び第２の導体トラックの両方はシリコン
の半導体トラックにより形成されている。第１の半導体
トラック２４は単結晶構造であり、ホウ素によりｐ型に
ドープされている。一方、第２の半導体トラック２６は
多結晶シリコンを有し、砒素により反対に、即ちｎ型
に、ドープされている。これら２種の導体トラック２
４、２６は、約２nmの酸化シリコン、約６nmの窒化シリ
コン、約２nmの酸化シリコンの順の約１０nmの厚さのい
わゆるＯＮＯ層の形態の絶縁層５により互いに分離され
ている。
置はマトリクスの形態のメモリセルを有している。この
マトリクスは第１の方向に延びる多数（ｎ個）の平行な
細長形状の導体トラック２４（図では４個のみを示す）
と、上記第１の方向を横切る第２の方向に延びる多数
（ｍ個）の平行な細長形状の導体トラック２６（図では
３個のみを示す）とにより形成されている。この実施例
における第１及び第２の導体トラックの両方はシリコン
の半導体トラックにより形成されている。第１の半導体
トラック２４は単結晶構造であり、ホウ素によりｐ型に
ドープされている。一方、第２の半導体トラック２６は
多結晶シリコンを有し、砒素により反対に、即ちｎ型
に、ドープされている。これら２種の導体トラック２
４、２６は、約２nmの酸化シリコン、約６nmの窒化シリ
コン、約２nmの酸化シリコンの順の約１０nmの厚さのい
わゆるＯＮＯ層の形態の絶縁層５により互いに分離され
ている。
【００３１】ｐ型の第１の導体トラック２４はｎ型のシ
リコン基体１上に設けられ、各々がｐｎ接合２１を形成
する。これらのｐｎ接合は動作中は逆方向にバイアスさ
れ、導体トラック２４相互間及びこれらトラックと基体
１との間の十分な電気的絶縁を保証する。
リコン基体１上に設けられ、各々がｐｎ接合２１を形成
する。これらのｐｎ接合は動作中は逆方向にバイアスさ
れ、導体トラック２４相互間及びこれらトラックと基体
１との間の十分な電気的絶縁を保証する。
【００３２】第１の導体トラック２４は側部が長尺の溝
の形態の細長形状の絶縁領域２７により境界が形成され
ており、これら溝の壁は酸化シリコンの絶縁層２８によ
り被覆されている。これら溝２７は、更に、既知の方法
により適切な充填物２９で満たされている。この実施例
においては、溝２７は多結晶シリコンにより充填され、
該多結晶シリコンが次いで短期間酸化工程を用いて酸化
シリコンにより被覆される。
の形態の細長形状の絶縁領域２７により境界が形成され
ており、これら溝の壁は酸化シリコンの絶縁層２８によ
り被覆されている。これら溝２７は、更に、既知の方法
により適切な充填物２９で満たされている。この実施例
においては、溝２７は多結晶シリコンにより充填され、
該多結晶シリコンが次いで短期間酸化工程を用いて酸化
シリコンにより被覆される。
【００３３】当該メモリセルの各メモリ素子は第２の導
体トラック２６が第１の導体トラック２４と交差する領
域に存在する。この場合、第２の導体トラック２６がこ
れらメモリ素子のｎ型シリコン導体領域６を構成し、第
１の導体トラック２４がそれらに対応するｐ型シリコン
の半導体領域４を構成する。これら半導体領域４の下に
はｐ型埋め込み層の形態の比較的重めにドープされた接
触領域３があり、これら領域は各半導体領域４に対する
十分に低い抵抗の接続を保証する。
体トラック２６が第１の導体トラック２４と交差する領
域に存在する。この場合、第２の導体トラック２６がこ
れらメモリ素子のｎ型シリコン導体領域６を構成し、第
１の導体トラック２４がそれらに対応するｐ型シリコン
の半導体領域４を構成する。これら半導体領域４の下に
はｐ型埋め込み層の形態の比較的重めにドープされた接
触領域３があり、これら領域は各半導体領域４に対する
十分に低い抵抗の接続を保証する。
【００３４】第１の導体トラック２４は、ｎ型基体１上
にエピタキシャル成長されたｐ型シリコン層から作成さ
れる。当該層に必要とされるドーピングは成長中叉は成
長後に加えられる。前もって、ｎ型シリコン基体１はそ
の表面が重めにｐ型にドープされており、これにより比
較的重めにドープされたｐ型埋め込み層が該基体と上記
エピタキシャル層との境界に形成されるようにし、この
埋め込み層が前記接触領域３を形成する。
にエピタキシャル成長されたｐ型シリコン層から作成さ
れる。当該層に必要とされるドーピングは成長中叉は成
長後に加えられる。前もって、ｎ型シリコン基体１はそ
の表面が重めにｐ型にドープされており、これにより比
較的重めにドープされたｐ型埋め込み層が該基体と上記
エピタキシャル層との境界に形成されるようにし、この
埋め込み層が前記接触領域３を形成する。
【００３５】上記エピタキシャル成長の後、形成された
シリコン層には適切なマスクを使用した局部エッチング
により表面２に溝２７を設ける。これら溝２７は基体１
中にまでエッチングされ、これにより隣接する導体トラ
ック２４の良好な横方向の絶縁を保証する。この方法に
よれば、第１の導体トラック２４と絶縁領域２７との間
の位置合わせ許容誤差を伴う位置合わせ工程は必要とさ
れないので、空間の節約となる。前記溝は既知の方法に
より誘電体層２８で被覆され、多結晶シリコン２９によ
り充填される。上記溝は充填に先立ち底部を開口させる
ことができる。その場合は、充填物は最終的な半導体装
置において基体に接続され、これにより当該充填物が動
作中に浮動容量板として動作することにより当該装置の
動作に悪影響を及ぼすのを防止することができる。
シリコン層には適切なマスクを使用した局部エッチング
により表面２に溝２７を設ける。これら溝２７は基体１
中にまでエッチングされ、これにより隣接する導体トラ
ック２４の良好な横方向の絶縁を保証する。この方法に
よれば、第１の導体トラック２４と絶縁領域２７との間
の位置合わせ許容誤差を伴う位置合わせ工程は必要とさ
れないので、空間の節約となる。前記溝は既知の方法に
より誘電体層２８で被覆され、多結晶シリコン２９によ
り充填される。上記溝は充填に先立ち底部を開口させる
ことができる。その場合は、充填物は最終的な半導体装
置において基体に接続され、これにより当該充填物が動
作中に浮動容量板として動作することにより当該装置の
動作に悪影響を及ぼすのを防止することができる。
【００３６】前記溝２７の異方性エッチングは当該溝の
横方向の寸法を最小にまで減じるので、このエッチング
によっては最小のチップ面積しか失われることはない。
この目的のため、例えば、既知の異方的に動作するプラ
ズマがエッチング手段として使用される。かくして、第
１の導体トラック２４と溝２７の両方の幅は使用される
マスクのみによって略決定され、従って使用されるリソ
グラフィの精度のみに依存する。この実施例において
は、０．５μｍなる最小リソグラフィ寸法を有し移相技
術（phase-shifting techniques）を含むリソグラフィ
が使用され、前記溝及び導体トラックの幅は約０．２５
μｍにすぎない。しかしながら、前記溝の深さは１μｍ
を超え、従って隣接するセル間の電流通路の長さは十分
に長く、小さな溝幅に拘らず隣接するセル間の降伏を防
止することができる。
横方向の寸法を最小にまで減じるので、このエッチング
によっては最小のチップ面積しか失われることはない。
この目的のため、例えば、既知の異方的に動作するプラ
ズマがエッチング手段として使用される。かくして、第
１の導体トラック２４と溝２７の両方の幅は使用される
マスクのみによって略決定され、従って使用されるリソ
グラフィの精度のみに依存する。この実施例において
は、０．５μｍなる最小リソグラフィ寸法を有し移相技
術（phase-shifting techniques）を含むリソグラフィ
が使用され、前記溝及び導体トラックの幅は約０．２５
μｍにすぎない。しかしながら、前記溝の深さは１μｍ
を超え、従って隣接するセル間の電流通路の長さは十分
に長く、小さな溝幅に拘らず隣接するセル間の降伏を防
止することができる。
【００３７】第２の導体トラック２６は連続したｎ型多
結晶シリコン層から類似の方法で作成されるが、該シリ
コン層は全表面にわたり設けられ、次いで異方性エッチ
ング手段でパターンにエッチングされる。結果として、
第２の導体トラック２６とこれら第２の導体トラックを
相互に分離する溝２５は、使用されるエッチングマスク
のにみにより略決まるような幅を有することになる。こ
こで、第１の導体トラック２４と第２の導体トラック２
６は当該メモリマトリクスのワードラインとビットライ
ンを各々形成する。
結晶シリコン層から類似の方法で作成されるが、該シリ
コン層は全表面にわたり設けられ、次いで異方性エッチ
ング手段でパターンにエッチングされる。結果として、
第２の導体トラック２６とこれら第２の導体トラックを
相互に分離する溝２５は、使用されるエッチングマスク
のにみにより略決まるような幅を有することになる。こ
こで、第１の導体トラック２４と第２の導体トラック２
６は当該メモリマトリクスのワードラインとビットライ
ンを各々形成する。
【００３８】本実施例において使用されるリソグラフィ
は０．５μｍなる精度を有する一方、これに加えて例え
ば「微細リソグラフィの世界」1992年9/10月号の第６〜
１２頁に“Phase-Shifting Mask Strategies: Line-Spa
ce Patterns”なる題名で掲載されたM. D. Levensonの
記事に述べられているような移相技術が使用される。な
お、この記事の内容の詳細に関しては同文献を参照され
たい。このような技術は、当該メモリマトリクスのよう
な実質的に多数の連続したトラックのみを有するような
比較的簡単な構造に特に適している。結果として、種々
のトラック２４、２６及び溝２５、２７の幅は、使用さ
れるリソグラフィに関係する０．５μｍなる最小リソグ
ラフィ寸法ｌ（エル）よりも約係数２だけ小さく形成す
ることができる。この実施例においては、従って、上記
幅はｌ（エル）／２、即ち０．２５μｍに等しくなる。
もっと小さな寸法さえも、例えば紫外線、Ｘ線叉は電子
リソグラフィのような可視光よりも短い波長の照射を用
いる先端の光学リソグラフィ叉は画像技術を用いること
により達成することができる。
は０．５μｍなる精度を有する一方、これに加えて例え
ば「微細リソグラフィの世界」1992年9/10月号の第６〜
１２頁に“Phase-Shifting Mask Strategies: Line-Spa
ce Patterns”なる題名で掲載されたM. D. Levensonの
記事に述べられているような移相技術が使用される。な
お、この記事の内容の詳細に関しては同文献を参照され
たい。このような技術は、当該メモリマトリクスのよう
な実質的に多数の連続したトラックのみを有するような
比較的簡単な構造に特に適している。結果として、種々
のトラック２４、２６及び溝２５、２７の幅は、使用さ
れるリソグラフィに関係する０．５μｍなる最小リソグ
ラフィ寸法ｌ（エル）よりも約係数２だけ小さく形成す
ることができる。この実施例においては、従って、上記
幅はｌ（エル）／２、即ち０．２５μｍに等しくなる。
もっと小さな寸法さえも、例えば紫外線、Ｘ線叉は電子
リソグラフィのような可視光よりも短い波長の照射を用
いる先端の光学リソグラフィ叉は画像技術を用いること
により達成することができる。
【００３９】図２のｂに平面図として示すように、この
実施例においては、対応する絶縁部を含む一つのメモリ
セルはｌ2（エルの自乗）、即ち０．２５μｍ2、にすぎ
ないチップ面積上に実現することができる。この場合、
メモリ素子自体４、５、６はｌ2／４を占有するにすぎ
ない。この値は既知のメモリセルで必要とされる面積よ
りも一桁程少ない大きさである。結果として、本発明に
よれば０．５μｍのリソグラフィの場合約４００Ｍbit
／ｃｍ2の情報密度を実現することができ、従って本発
明は多くのコンピュータ応用分野に加えて例えばオーデ
ィオ及び／叉はビデオメモリにおけるような大きな不揮
発メモリ容量が望まれる応用分野にとって（専らではな
いが）非常に適している。このように、例えば１時間程
のディジタルのステレオ音楽情報の従来のコンパクトデ
ィスク（ＣＤ）の記憶内容を、既知のデータ圧縮技術を
用いて本発明による半導体装置の２cm2未満内に記憶す
ることが可能である。また、この発明はメモリを完全に
電気的に読出すことができ、その結果スペース及び電力
を要し且つ比較的故障じがちな可動部分等を必要とする
ことがないという付加的な利点を有している。扱いの容
易さ及び記憶された音楽及び／叉は画像に関する情報を
再生／表示することができるように、当該半導体装置は
例えばチップカードのように構成することもできる。
実施例においては、対応する絶縁部を含む一つのメモリ
セルはｌ2（エルの自乗）、即ち０．２５μｍ2、にすぎ
ないチップ面積上に実現することができる。この場合、
メモリ素子自体４、５、６はｌ2／４を占有するにすぎ
ない。この値は既知のメモリセルで必要とされる面積よ
りも一桁程少ない大きさである。結果として、本発明に
よれば０．５μｍのリソグラフィの場合約４００Ｍbit
／ｃｍ2の情報密度を実現することができ、従って本発
明は多くのコンピュータ応用分野に加えて例えばオーデ
ィオ及び／叉はビデオメモリにおけるような大きな不揮
発メモリ容量が望まれる応用分野にとって（専らではな
いが）非常に適している。このように、例えば１時間程
のディジタルのステレオ音楽情報の従来のコンパクトデ
ィスク（ＣＤ）の記憶内容を、既知のデータ圧縮技術を
用いて本発明による半導体装置の２cm2未満内に記憶す
ることが可能である。また、この発明はメモリを完全に
電気的に読出すことができ、その結果スペース及び電力
を要し且つ比較的故障じがちな可動部分等を必要とする
ことがないという付加的な利点を有している。扱いの容
易さ及び記憶された音楽及び／叉は画像に関する情報を
再生／表示することができるように、当該半導体装置は
例えばチップカードのように構成することもできる。
【００４０】本発明による半導体装置の第３の実施例を
図３に示す。この実施例の出発材料は比較的軽めにドー
プされたｐ型シリコン基体１であり、この基体には表面
３０に局部酸化により部分的に凹んだ酸化シリコンパタ
ーン３１が設けられている。この酸化物パターン３１は
２つのアイランド３２、４２を囲み、これらアイランド
はイオン打ち込みにより各々ｎ型及びｐ型に前記基体１
よりは幾らか重めにドープされている。
図３に示す。この実施例の出発材料は比較的軽めにドー
プされたｐ型シリコン基体１であり、この基体には表面
３０に局部酸化により部分的に凹んだ酸化シリコンパタ
ーン３１が設けられている。この酸化物パターン３１は
２つのアイランド３２、４２を囲み、これらアイランド
はイオン打ち込みにより各々ｎ型及びｐ型に前記基体１
よりは幾らか重めにドープされている。
【００４１】ｎ型アイランド３２の表面３０には比較的
重めにドープされたｐ型のソース領域３３とドレイン領
域３４とを持つＰＭＯＳトランジスタが存在し、これら
ソース及びドレイン領域は当該ｎ型アイランド３２の一
部により相互に分離され、該一部が当該トランジスタの
チャンネル領域３５を形成する。当該トランジスタは、
更に、ゲート電極３６を有し、該電極は酸化シリコンの
比較的薄いゲート誘電体３７によりチャンネル領域３５
から分離されている。ゲート電極３６はｎ型の多結晶シ
リコンを有すると共に珪化チタンにより被覆されるが、
珪化チタンは多結晶シリコンに比べて電気的に比較的良
好な導電性を有し、従ってゲート電極３６の電気抵抗を
低下させる。上記チャンネル３５のコンダクタンスはゲ
ート電極３６を用いて変調することができる。前記ソー
ス領域３３とドレイン領域３４とには、電気的接続とし
て珪化チタンのソース電極３８とドレイン電極３９とが
各々設けられている。
重めにドープされたｐ型のソース領域３３とドレイン領
域３４とを持つＰＭＯＳトランジスタが存在し、これら
ソース及びドレイン領域は当該ｎ型アイランド３２の一
部により相互に分離され、該一部が当該トランジスタの
チャンネル領域３５を形成する。当該トランジスタは、
更に、ゲート電極３６を有し、該電極は酸化シリコンの
比較的薄いゲート誘電体３７によりチャンネル領域３５
から分離されている。ゲート電極３６はｎ型の多結晶シ
リコンを有すると共に珪化チタンにより被覆されるが、
珪化チタンは多結晶シリコンに比べて電気的に比較的良
好な導電性を有し、従ってゲート電極３６の電気抵抗を
低下させる。上記チャンネル３５のコンダクタンスはゲ
ート電極３６を用いて変調することができる。前記ソー
ス領域３３とドレイン領域３４とには、電気的接続とし
て珪化チタンのソース電極３８とドレイン電極３９とが
各々設けられている。
【００４２】ｐ型アイランド４２は、上記と同様に、ｐ
型チャンネル領域４５により相互に分離された比較的重
めにドープされたｎ型のソース領域４３とドレイン領域
４４とを持つＮＭＯＳトランジスタを有している。上記
チャンネル領域４５は酸化シリコンの比較的薄いゲート
誘電体４７とｎ型シリコンのゲート電極４６とによりこ
の順で被覆され、このゲート電極によりチャンネル領域
４５のコンダクタンスを制御することができる。低電気
抵抗を達成するため、ゲート電極４６には比較的良好な
導電性の珪化チタンの頂部層が設けられている。また、
前記ソース及びドレイン領域４３、４４には珪化チタン
の良好な導電性のソース及びドレイン電極４８、４９が
各々設けられている。なお、上記２つのトランジスタの
ドレイン電極３９、４９は一体である。
型チャンネル領域４５により相互に分離された比較的重
めにドープされたｎ型のソース領域４３とドレイン領域
４４とを持つＮＭＯＳトランジスタを有している。上記
チャンネル領域４５は酸化シリコンの比較的薄いゲート
誘電体４７とｎ型シリコンのゲート電極４６とによりこ
の順で被覆され、このゲート電極によりチャンネル領域
４５のコンダクタンスを制御することができる。低電気
抵抗を達成するため、ゲート電極４６には比較的良好な
導電性の珪化チタンの頂部層が設けられている。また、
前記ソース及びドレイン領域４３、４４には珪化チタン
の良好な導電性のソース及びドレイン電極４８、４９が
各々設けられている。なお、上記２つのトランジスタの
ドレイン電極３９、４９は一体である。
【００４３】上記２つのトランジスタのソース及びドレ
イン電極３８、４８、３９、４９及びゲート電極３６、
４６の頂部層は一つの同じ工程で設けられる。この場
合、珪化チタンに代えて、例えば珪化コバルト及び珪化
プラチナ等の他の珪化物を確かに使用することができる
し、例えばチタン・タングステン及びアルミニウム等の
金属も多分使用することができる。
イン電極３８、４８、３９、４９及びゲート電極３６、
４６の頂部層は一つの同じ工程で設けられる。この場
合、珪化チタンに代えて、例えば珪化コバルト及び珪化
プラチナ等の他の珪化物を確かに使用することができる
し、例えばチタン・タングステン及びアルミニウム等の
金属も多分使用することができる。
【００４４】上記アセンブリの全体は約０．５μｍ〜１
μｍの厚さの誘電体中間層５０、即ちこの実施例におい
ては下部構造にも拘らず略平坦な表面５１を持つ流動ガ
ラス（flow glass：ＢＰＳＧ）の層、により被覆され
る。上記のような平坦な表面５１は、上記アセンブリを
層５０が設けられた後に約摂氏９００度の温度にまで加
熱し、これにより該層５０が流れてそれ自身で滑らかに
なることによって得ることができる。この目的のために
は、原理的に純粋酸化シリコンを含む他の型のガラスを
使用することもできる。しかしながら、これらのガラス
はこれら材料の軟化温度がかなり高いという欠点を有し
ている。他の例として、絶縁層を設け、その後例えばフ
ォトレジストを塗布してエッチング（etch-back）する
ことにより平坦化することもできる。
μｍの厚さの誘電体中間層５０、即ちこの実施例におい
ては下部構造にも拘らず略平坦な表面５１を持つ流動ガ
ラス（flow glass：ＢＰＳＧ）の層、により被覆され
る。上記のような平坦な表面５１は、上記アセンブリを
層５０が設けられた後に約摂氏９００度の温度にまで加
熱し、これにより該層５０が流れてそれ自身で滑らかに
なることによって得ることができる。この目的のために
は、原理的に純粋酸化シリコンを含む他の型のガラスを
使用することもできる。しかしながら、これらのガラス
はこれら材料の軟化温度がかなり高いという欠点を有し
ている。他の例として、絶縁層を設け、その後例えばフ
ォトレジストを塗布してエッチング（etch-back）する
ことにより平坦化することもできる。
【００４５】上記誘電体中間層５０は、前記トランジス
タを伴う下側の基体１からメモリセルのマトリクスを分
離している。このようにして、動作中にメモリセルを制
御する電子回路の一部を形成するこれらトランジスタは
当該メモリマトリクスの下に集積することができるの
で、制御用として殆ど付加的な空間を必要としない。
尚、制御電極等は上記中間層５０の開口を介してメモリ
マトリクスに結合される。
タを伴う下側の基体１からメモリセルのマトリクスを分
離している。このようにして、動作中にメモリセルを制
御する電子回路の一部を形成するこれらトランジスタは
当該メモリマトリクスの下に集積することができるの
で、制御用として殆ど付加的な空間を必要としない。
尚、制御電極等は上記中間層５０の開口を介してメモリ
マトリクスに結合される。
【００４６】上記マトリクスは、ｐ型シリコンを有する
多数（ｎ個）の互いに平行な第１の導体トラック５４
と、ｎ型シリコンの多数（ｍ個）の互いに平行な第２の
導体トラック５６とにより形成されている。尚、図３に
おいては４本のトラック５４と１本のトラック５６のみ
が示されている。第１の導体トラック５４は誘電体中間
層５０上に位置し、この層がこれら導体トラック５４を
下側の基体１及び該基体中のトランジスタから分離して
いる。第２の導体トラック５６は第１の導体トラック５
４を横切る方向で交差し、第１の導体トラック５４から
約６nmの窒化シリコン及び約２nmの酸化シリコンの順の
約８nm厚の絶縁層５によって分離されている。第１の導
体トラック５４と第２の導体トラック５６とが重なり合
う全ての位置には、当該第１の導体トラック５４の一部
を形成するｐ型シリコンの半導体領域４と当該第２の導
体トラック５６の一部を形成するｎ型シリコンの導体領
域６とを有するメモリ素子が存在する。これらメモリセ
ルの各々には、更に、珪化タングステンの接触領域３が
設けられ、この接触領域は当該第１の導体トラックにお
ける半導体領域４の下側に位置する。
多数（ｎ個）の互いに平行な第１の導体トラック５４
と、ｎ型シリコンの多数（ｍ個）の互いに平行な第２の
導体トラック５６とにより形成されている。尚、図３に
おいては４本のトラック５４と１本のトラック５６のみ
が示されている。第１の導体トラック５４は誘電体中間
層５０上に位置し、この層がこれら導体トラック５４を
下側の基体１及び該基体中のトランジスタから分離して
いる。第２の導体トラック５６は第１の導体トラック５
４を横切る方向で交差し、第１の導体トラック５４から
約６nmの窒化シリコン及び約２nmの酸化シリコンの順の
約８nm厚の絶縁層５によって分離されている。第１の導
体トラック５４と第２の導体トラック５６とが重なり合
う全ての位置には、当該第１の導体トラック５４の一部
を形成するｐ型シリコンの半導体領域４と当該第２の導
体トラック５６の一部を形成するｎ型シリコンの導体領
域６とを有するメモリ素子が存在する。これらメモリセ
ルの各々には、更に、珪化タングステンの接触領域３が
設けられ、この接触領域は当該第１の導体トラックにお
ける半導体領域４の下側に位置する。
【００４７】本発明によるメモリマトリクスは比較的簡
素な構成であり、製造工程の比較的遅い段階で形成する
ことができる。それに加えて、本半導体装置は種々の半
導体工程、即ち本実施例におけるＣＭＯＳ工程以外に例
えばユニチャンネルＭＯＳ工程及びバイポーラ工程等に
おいても適用することができる。
素な構成であり、製造工程の比較的遅い段階で形成する
ことができる。それに加えて、本半導体装置は種々の半
導体工程、即ち本実施例におけるＣＭＯＳ工程以外に例
えばユニチャンネルＭＯＳ工程及びバイポーラ工程等に
おいても適用することができる。
【００４８】本実施例においては、上記メモリマトリク
スはトランジスタが形成され且つ誘電体中間層５０が設
けられるまでは形成されない。この目的のため、接触領
域３用の導電層と、例えば多結晶の形態のｐ型にドープ
されたシリコン層とが、この順で、誘電体中間層５０上
に設けられ、その後これら２つの層をパターン状にエッ
チングして第１の導体トラック５４を形成する。形成さ
れるべき各トラック５４の間の層はこの間に上記誘電体
中間層５０まで除去される。このようにして形成された
溝５５は誘電体中間層５０まで達し図１の領域７に相当
するような絶縁領域を形成する。この絶縁領域は半導体
領域４及びその下側の接触領域３の両側部に境界を形成
し、かくして第１の導体トラック５４相互間の良好な絶
縁を保証する。
スはトランジスタが形成され且つ誘電体中間層５０が設
けられるまでは形成されない。この目的のため、接触領
域３用の導電層と、例えば多結晶の形態のｐ型にドープ
されたシリコン層とが、この順で、誘電体中間層５０上
に設けられ、その後これら２つの層をパターン状にエッ
チングして第１の導体トラック５４を形成する。形成さ
れるべき各トラック５４の間の層はこの間に上記誘電体
中間層５０まで除去される。このようにして形成された
溝５５は誘電体中間層５０まで達し図１の領域７に相当
するような絶縁領域を形成する。この絶縁領域は半導体
領域４及びその下側の接触領域３の両側部に境界を形成
し、かくして第１の導体トラック５４相互間の良好な絶
縁を保証する。
【００４９】第１の導体トラック５４が設けられた後、
当該半導体アセンブリは窒化シリコン層と酸化シリコン
層とによりこの順で被覆され、これら層は形成されるべ
きメモリセル用の誘電体５として作用すると共に各第１
の導体トラック５４の間に位置する溝５５をも被覆す
る。この絶縁層上には次いでｎ型のシリコン層が設けら
れ、このシリコン層から第２の導体トラック５６がエッ
チング形成される。この実施例においても、少なくとも
上記メモリマトリクスを形成するために０．５μｍのリ
ソグラフィが移相技術と組み合わせて使用されるので、
関連する絶縁領域７、５５を含むメモリ素子４、５、６
は約０．２５μｍ2なるチップ面積を占有するにすぎな
い。
当該半導体アセンブリは窒化シリコン層と酸化シリコン
層とによりこの順で被覆され、これら層は形成されるべ
きメモリセル用の誘電体５として作用すると共に各第１
の導体トラック５４の間に位置する溝５５をも被覆す
る。この絶縁層上には次いでｎ型のシリコン層が設けら
れ、このシリコン層から第２の導体トラック５６がエッ
チング形成される。この実施例においても、少なくとも
上記メモリマトリクスを形成するために０．５μｍのリ
ソグラフィが移相技術と組み合わせて使用されるので、
関連する絶縁領域７、５５を含むメモリ素子４、５、６
は約０．２５μｍ2なるチップ面積を占有するにすぎな
い。
【００５０】上記において、本発明は２、３の実施例に
ついてのみ説明したが、本発明がこれら実施例のみに限
定されるものでないことは明かである。当業者であれば
本発明の範囲内において種々変更可能である。例えば、
使用される半導体材料に関し上記説明で述べた導電型は
同時に全て反対の導電型のものに置き換えることが可能
であり、また使用される材料自体も他の材料に置換する
ことができる。
ついてのみ説明したが、本発明がこれら実施例のみに限
定されるものでないことは明かである。当業者であれば
本発明の範囲内において種々変更可能である。例えば、
使用される半導体材料に関し上記説明で述べた導電型は
同時に全て反対の導電型のものに置き換えることが可能
であり、また使用される材料自体も他の材料に置換する
ことができる。
【００５１】プログラム可能な当該素子はメモリセル中
で使用されるのみならずプログラマブル論理回路のスイ
ッチとしても使用することができる。更に、プログラミ
ング後に形成される整流接合は、ダイオードとは異なる
一種の半導体スイッチング素子の一部を形成するように
してもよい。特に、上記のような整流接合は例えばバイ
ポーラトランジスタのエミッタ・ベース接合を形成する
ようにしてもよい。このようにして、トランジスタを選
択的に形成することもできる。
で使用されるのみならずプログラマブル論理回路のスイ
ッチとしても使用することができる。更に、プログラミ
ング後に形成される整流接合は、ダイオードとは異なる
一種の半導体スイッチング素子の一部を形成するように
してもよい。特に、上記のような整流接合は例えばバイ
ポーラトランジスタのエミッタ・ベース接合を形成する
ようにしてもよい。このようにして、トランジスタを選
択的に形成することもできる。
【００５２】本発明による半導体装置は如何なる好適な
基体上にも設けることができる。特に、誘電体中間層に
より半導体本体の残りの部分から分離されているような
半導体材料の（単結晶の）頂部層を持つ半導体本体を有
する基体から始めることもできる。上記のような構造
は、通常、ＳＯＩ（Silicon On Insulator）と呼ばれ
る。この場合は、プログラム可能な素子の前記導体領域
叉は半導体領域は例えば上記頂部層から形成され、前記
絶縁領域は好ましくは前記誘電体中間層まで下方に延在
させるとよい。
基体上にも設けることができる。特に、誘電体中間層に
より半導体本体の残りの部分から分離されているような
半導体材料の（単結晶の）頂部層を持つ半導体本体を有
する基体から始めることもできる。上記のような構造
は、通常、ＳＯＩ（Silicon On Insulator）と呼ばれ
る。この場合は、プログラム可能な素子の前記導体領域
叉は半導体領域は例えば上記頂部層から形成され、前記
絶縁領域は好ましくは前記誘電体中間層まで下方に延在
させるとよい。
【００５３】また、本発明は例えばガラス等からなる完
全に誘電体の基体から始めることも可能であり、この場
合は制御機能のために薄膜トランジスタを使用するとよ
い。
全に誘電体の基体から始めることも可能であり、この場
合は制御機能のために薄膜トランジスタを使用するとよ
い。
【００５４】かくして、本発明はプログラム可能な素子
を非常に高密度で集積することが可能な半導体装置を提
供することになる。
を非常に高密度で集積することが可能な半導体装置を提
供することになる。
【図１】 図１はプログラム可能なメモリセルを有する
本発明による半導体装置の第１の実施例を示し、同図の
ａは断面図を、ｂはプログラミング後の断面図を各々示
す、
本発明による半導体装置の第１の実施例を示し、同図の
ａは断面図を、ｂはプログラミング後の断面図を各々示
す、
【図２】 図２は本発明による半導体装置の第２の実施
例を示し、同図のａは斜視図を、ｂは平面図を各々示
す、
例を示し、同図のａは斜視図を、ｂは平面図を各々示
す、
【図３】 図３は本発明による半導体装置の第３の実施
例の断面図である。
例の断面図である。
１…半導体基体、 ３…接触領域、４…
半導体領域、 ５…絶縁層、６…導体領
域、 ７…絶縁領域、８…整流接合。
半導体領域、 ５…絶縁層、６…導体領
域、 ７…絶縁領域、８…整流接合。
フロントページの続き (72)発明者 ピエール ヘルマヌス ウォールリー オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 レイノウト ウォルテイヤー オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １
Claims (13)
- 【請求項１】 絶縁層の少なくとも一部により互いに分
離されたドープされた半導体領域と導体領域とを有する
プログラム可能な素子を備える半導体装置であって、前
記導体領域は前記半導体領域の材料とで整流接合を形成
するに適した材料を有し、前記プログラム可能な素子に
は前記半導体領域に隣接すると共に該半導体領域に比べ
て比較的低い電気抵抗を有するような接触領域が設けら
れるような半導体装置において、 前記接触領域は前記半導体領域の前記絶縁層から遠い方
の側に設けられると共に該半導体領域により前記絶縁層
から分離され、 前記半導体領域及び前記接触領域の両領域は互いに対向
する各側部において絶縁領域により境界を形成されてい
る、ことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記絶縁領域は前記半導体領域と前記接触領域との側部
の境界を形成すると共に少なくとも絶縁層により被覆さ
れた溝を有していることを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記溝が充填物により充填されていることを特徴とする
半導体装置。 - 【請求項４】 請求項１ないし請求項３の何れか一項に
記載の半導体装置において、前記半導体領域及び前記接
触領域の両領域は側部が前記絶縁領域により境界とされ
る第１の細長形状の導体トラックの一部を形成し、前記
導体領域は前記第１の導体トラックを横切る方向に延び
る第２の細長形状の導体トラックの一部を形成している
ことを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において、
前記第１の導体トラックは第１導電型の第１の半導体ト
ラックにより形成され、前記接触領域は比較的重めにド
ープされた前記第１導電型の埋め込み半導体領域を有し
ていることを特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、
前記第２の導体トラックは前記第１の半導体トラックの
上方に設けられた前記第１導電型とは反対の第２導電型
の第２の半導体トラックを有していることを特徴とする
半導体装置。 - 【請求項７】 請求項５に記載の半導体装置において、
前記第２の導体トラックは前記第１の導体トラックとで
整流ショットキ接合を形成するに適した材料を有してい
ることを特徴とする半導体装置。 - 【請求項８】 請求項５、請求項６叉は請求項７に記載
の半導体装置において、前記第１の半導体トラックは半
導体基体上に位置し、前記第１の導体トラックは少なく
とも前記半導体基体の表面領域とでｐｎ接合を形成し、
このｐｎ接合は動作中に逆方向にバイアスされ、前記第
１の半導体トラックの側部の境界を形成する前記絶縁領
域は少なくとも前記表面領域まで延在していることを特
徴とする半導体装置。 - 【請求項９】 請求項４ないし請求項７の何れか一項に
記載の半導体装置において、前記第１の導体トラックは
この第１の導体トラックを下側に隣接する半導体基体か
ら分離する誘電体中間層の上に設けられ、前記第１の導
体トラックの側部の境界を形成する前記絶縁領域は上記
誘電体中間層まで延在していることを特徴とする半導体
装置。 - 【請求項１０】 請求項９に記載の半導体装置におい
て、前記第１の導体トラックは、金属を含むと共に前記
誘電体中間層に隣接し且つ前記接触領域が一部を形成す
る底部層と、前記絶縁層に隣接すると共に前記半導体領
域が一部を形成する頂部層とを有する複合層により形成
されていることを特徴とする半導体装置。 - 【請求項１１】 請求項１ないし請求項１０の何れか一
項に記載の半導体装置であって、各々がプログラム可能
な素子を有するメモリセルのマトリクスが備えられた半
導体装置において、 前記マトリクスは第１の方向に延在する複数（ｎ）個の
平行な第１の導体トラックと、上記第１の方向を横切る
第２の方向に延在する複数（ｍ）個の平行な第２の導体
トラックとを有し、 前記第１の導体トラックは細長形状の絶縁領域により側
部の境界が形成され、 前記第１の導体トラックと前記第２の導体トラックとが
前記絶縁層により互いに分離されている、ことを特徴と
する半導体装置。 - 【請求項１２】 請求項１１に記載の半導体装置におい
て、前記マトリクスは誘電体中間層により下側に隣接す
る半導体本体から分離され、当該半導体本体における前
記マトリクスの下に少なくとも半導体スイッチング素子
が設けられていることを特徴とする半導体装置。 - 【請求項１３】 請求項１２に記載の半導体装置におい
て、前記誘電体中間層には局部的に開口が設けられ、前
記半導体スイッチング素子の主電極と前記マトリクスの
導体トラックとが上記開口を介して電気的に相互接続さ
れていることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92203576 | 1992-11-20 | ||
| NL92203576.1 | 1992-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209082A true JPH06209082A (ja) | 1994-07-26 |
| JP2670744B2 JP2670744B2 (ja) | 1997-10-29 |
Family
ID=8211058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312681A Expired - Fee Related JP2670744B2 (ja) | 1992-11-20 | 1993-11-18 | プログラム可能な素子を備えた半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5502326A (ja) |
| JP (1) | JP2670744B2 (ja) |
| KR (1) | KR100303931B1 (ja) |
| DE (1) | DE69329139T2 (ja) |
| TW (1) | TW225044B (ja) |
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|---|---|---|---|---|
| JP2000068479A (ja) * | 1998-08-26 | 2000-03-03 | Hitachi Ltd | 半導体集積回路装置 |
| US6396121B1 (en) * | 2000-05-31 | 2002-05-28 | International Business Machines Corporation | Structures and methods of anti-fuse formation in SOI |
| US6992365B2 (en) * | 2001-10-12 | 2006-01-31 | Ovonyx, Inc. | Reducing leakage currents in memories with phase-change material |
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| CA2520140C (en) * | 2004-05-06 | 2007-05-15 | Sidense Corp. | Split-channel antifuse array architecture |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| EP1846952A4 (en) * | 2005-02-10 | 2012-11-07 | Semiconductor Energy Lab | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
| CN100546034C (zh) * | 2005-02-10 | 2009-09-30 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| JP2007194592A (ja) * | 2005-12-20 | 2007-08-02 | Tdk Corp | 誘電体素子とその製造方法 |
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